KR20070099975A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, SAC 질화막을 형성하지 않기 때문에 SAC 질화막을 형성함으로써 발생되는 스트레스를 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있고, 소오스 콘택 및 드레인 콘택 형성시 오정렬등에 의해 발생될 수 있는 게이트 측벽의 스페이서 및 게이트 상부의 하드 마스크막의 손상으로 인한 콘택 플러그와 게이트의 간격이 좁아지는 문제를 소오스 콘택 및 드레인 콘택 측벽에 스페이서를 형성함에 해결할 수 있는 반도체 소자의 제조 방법이 제시된다.
SAC 질화막, 콘택 스페이서
Description
도 1(a) 내지 도 1(e)는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 터널 산화막
103 : 제 1 폴리실리콘막 104 : 유전체막
105 : 제 2 폴리실리콘막 106 : 텅스텐막
107 : 하드 마스크막 108 : 접합 영역
108a : 소오스 영역 108b : 드레인 영역
109 : 절연막 110 : 제 1 스페이서
111 : 제 1 층간 절연막 112 : 소오스 콘택
113 : 제 2 스페이서 114 : 소오스 콘택 플러그
115 : 제 2 층간 절연막 116 : 드레인 콘택
117 : 제 3 스페이서 118 : 드레인 콘택 플러그
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 SAC(Self Align Contact) 질화막을 형성하지 않아 SAC 질화막으로 인해 발생되는 스트레스를 방지할 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 파울러-노드하임(Fowler-Nordheim; FN) 터널링 현상을 이용하여 플로팅 게이트에 전자를 주입함으로써 데이터 프로그램을 수행하며, 대용량 및 높은 집적도를 제공한다.
NAND형 플래쉬 메모리 소자는 다수의 셀 블럭으로 구성되며, 하나의 셀 블럭은 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 하나의 스트링을 구성하는 다수의 셀 스트링, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 형성된 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터로 구성된다. 여기서, NAND형 플래쉬 메모리 소자의 셀은 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트와 게이트 양측에 형성된 접합부로 구성된다. 또한, 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터는 셀 게이트와 동일 공정에 의해 형성된 게이트와 게이트 양측의 반도체 기판상에 형성된 소오스 영역 및 드레인 영역으로 구성된다. 그리고, 층간 절연막을 통해 소오스 라인 및 드레인의 소정 영역을 노출시키는 소오스 콘택 및 드레인 콘택이 형성되고, 이들 콘택이 매립되도록 플러그가 형성된 후 금속 배선이 형성된다.
그런데, 반도체 소자의 고집적화에 따른 소자 사이의 간격이 좁아짐에 따라 선택 트랜지스터 사이의 간격도 좁아지게 되어 소오스 및 드레인 콘택의 형성이 쉽지 않고, 그에 따라 플러그 형성도 쉽지 않다. 이를 개선하기 위해 자기정렬 콘택(Self Align Contact) 공정으로 콘택을 형성하고 있다. 이를 위해 층간 절연막으로 사용되는 산화막 계열의 물질과 식각 선택비가 크게 차이나는 질화막을 식각 정지막으로 이용하고 있다. 그런데, SAC 질화막은 형성시 반도체 기판에 스트레스를 크게 미치기 때문에 반도체 기판, 특히 소오스 및 드레인 영역에 큰 스트레스를 가하게 된다. 따라서, SAC 질화막 형성시 가해지는 스트레스로 인해 문턱 전압이 변화되고 리텐션 특성이 열화되어 소자의 신뢰성이 저하시킨다. 또한, SAC 질화막을 형성하게 되면 소오스 영역 및 드레인 영역의 노출 면적을 충분히 확보하지 못하는 문제점도 있다.
본 발명의 목적은 SAC 질화막을 형성하지 않음으로써 SAC 질화막에 의해 발생되는 소자의 신뢰성 저하를 개선할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 소오스 콘택 및 드레인 콘택의 측벽에 스페이서를 형성함으로써 자기정렬 식각으로 콘택 형성시 발생할 수도 있는 게이트 스페이서 손상을 보상하여 게이트와 콘택 플러그간의 거리를 충분히 확보할 수 있는 반도체 소 자의 제조 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상부의 소정 영역에 게이트를 형성한 후 상기 게이트 측벽에 제 1 스페이서를 형성하는 단계; 상기 반도체 기판의 소정 영역에 소오스 영역 및 드레인 영역을 형성하는 단계; 전체 구조 상부에 제 1 층간 절연막을 형성한 후 상기 제 1 층간 절연막의 소정 영역을 식각하여 상기 소오스 영역을 노출시키는 소오스 콘택을 형성하는 단계; 상기 소오스 콘택 측벽에 제 2 스페이서를 형성한 후 상기 소오스 콘택이 매립되도록 소오스 콘택 플러그를 형성하는 단계; 전체 구조 상부에 제 2 층간 절연막을 형성한 후 상기 제 2 및 제 1 층간 절연막의 소정 영역을 식각하여 상기 드레인 영역을 노출시키는 드레인 콘택을 형성하는 단계; 및 상기 드레인 콘택 측벽에 제 3 스페이서를 형성한 후 상기 드레인 콘택이 매립되도록 드레인 콘택 플러그를 형성하는 단계를 포함한다.
또한, 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상부의 소정 영역에 다수의 셀 게이트, 소오스 및 드레인 선택 게이트를 형성하는 단계; 상기 셀 게이트와 상기 소오스 및 드레인 선택 게이트 사이가 매립되도록 절연막을 형성하는 동시에 상기 제 2 게이트 측벽에 제 1 스페이서를 형성하는 단계; 전체 구조 상부에 제 1 층간 절연막을 형성한 후 상기 제 1 층간 절연막의 소정 영역을 식각하여 소오스 영역을 노출시키는 소오스 콘택을 형성하는 단계; 상기 소오스 콘택 측벽에 제 2 스페이서를 형성한 후 상기 소오스 콘택이 매립되도록 소 오스 콘택 플러그를 형성하는 단계; 전체 구조 상부에 제 2 층간 절연막을 형성한 후 상기 제 2 및 제 1 층간 절연막의 소정 영역을 식각하여 드레인 영역을 노출시키는 드레인 콘택을 형성하는 단계; 및 상기 드레인 콘택 측벽에 제 3 스페이서를 형성한 후 상기 드레인 콘택이 매립되도록 드레인 콘택 플러그를 형성하는 단계를 포함한다.
상기 제 1, 제 2 및 제 3 스페이서는 동일 물질, 예컨데 산화막으로 형성하고, 상기 소오스 콘택 플러그 및 드레인 콘택 플러그는 폴리실리콘막을 이용하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(e)는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, NAND형 플래쉬 메모리 소자의 제조 방법을 예를들어 설명하기 위한 것이다.
도 1(a)를 참조하면, 반도체 기판(101) 상부에 터널 산화막(102), 제 1 폴리실리콘막(103), 유전체막(104), 제 2 폴리실리콘막(105), 텅스텐막(106) 및 하드 마스크막(107)을 적층한 후 소정의 사진 및 식각 공정으로 이들을 패터닝한다. 이에 의해 셀 영역에는 플로팅 게이트와 콘트롤 게이트가 적층된 셀 게이트가 형성되고, 선택 트랜지스터 영역에도 이와 동일한 적층 구조의 게이트가 형성된다. 한편, 선택 트랜지스터 영역의 게이트는 유전체막(104)이 일부 제거되어 제 1 폴리실리콘 막(103)과 제 2 폴리실리콘막(105)이 연결되도록 형성하는 것이 바람직하다. 그리고, 이온 주입 공정을 실시하여 셀 게이트 사이의 반도체 기판(101)에 접합 영역(108)을 형성하고, 선택 트랜지스터 영역의 게이트 사이의 반도체 기판(101)에 소오스 영역(108a) 및 드레인 영역(108b)를 형성한다. 전체 구조 상부에 절연막(109), 바람직하게는 산화막을 형성한 후 전면 식각 공정을 실시하여 셀 게이트 사이를 매립하는 동시에 선택 트랜지스터 영역의 게이트 측벽에 제 1 스페이서(110)를 형성한다. 그리고, 게이트 사이를 절연시키고 상부 배선과의 절연을 위한 제 1 층간 절연막(111)을 예컨데 HDP 산화막을 이용하여 형성한다.
도 1(b)를 참조하면, 전체 구조 상부에 제 1 감광막(도시안됨)을 형성한 후 소오스 영역(109a)을 노출시키는 마스크를 이용한 사진 및 현상 공정으로 제 1 감광막(도시안됨)을 패터닝한다. 패터닝된 제 1 감광막(도시안됨)을 마스크로 이용한 식각 공정으로 제 1 층간 절연막(111)을 식각하여 소오스 영역(108a)을 노출시키는 소오스 콘택(112)을 형성한다. 이때, 소오스 콘택(112) 형성시 오정렬 등에 의해 게이트 측벽의 스페이서(110) 또는 게이트 상부의 하드 마스크막(107)이 손상될 수 있다. 이 경우 이후 형성될 콘택 플러그와 게이트 사이의 간격을 충분히 확보하지 못해 콘택 플러그와 게이트가 단락되거나 이들이 서로 영향을 미쳐 소자 동작에 치명적인 악영향을 줄 수 있다. 따라서, 전체 구조 상부에 절연막을 형성한 후 전면 식각하여 소오스 콘택(112) 측벽에 제 2 스페이서(113)를 형성한다. 이렇게 하면 손상된 부분을 복구하여 콘택 플러그와 게이트 사이의 절연 마진을 충분히 확보할 수 있다. 한편, 소오스 콘택(112) 측벽에 형성되는 제 2 스페이서(113)는 게이트 측벽에 형성된 제 1 스페이서(110)와 동일 물질로 형성하는 것이 바람직하다. 이는 제 2 스페이서(113)을 제 1 스페이서(110)와 다른 물질로 형성할 경우 막질 차이로 인한 스트레스가 기판에 가해지기 때문에 이를 방지하기 위함이다.
도 1(c)를 참조하면, 소오스 콘택(112)이 매립되도록 전체 구조 상부에 도전층, 바람직하게는 폴리실리콘막을 형성한 후 전면 식각하여 소오스 콘택 플러그(114)를 형성한다.
도 1(d)를 참조하면, 전체 구조 상부에 제 2 층간 절연막(115)을 예컨데 TEOS막을 이용하여 형성한 후 평탄화한다. 제 2 층간 절연막(115) 상부에 제 2 감광막(도시안됨)을 형성한 후 드레인 영역(108b)을 노출시키는 마스크를 이용한 사진 및 현상 공정으로 제 2 감광막(도시안됨)을 패터닝한다. 패터닝된 제 2 감광막(도시안됨)을 마스크로 이용한 식각 공정으로 제 2 층간 절연막(115) 및 제 1 층간 절연막(111)을 식각하여 드레인 영역(109b)을 노출시키는 드레인 콘택(116)을 형성한다. 그리고, 소오스 콘택(112)의 측벽에 제 2 스페이서(113)를 형성하는 이유와 마찬가지 이유로 드레인 콘택(116) 측벽에 제 3 스페이서(117)를 형성한다. 이 경우 제 3 스페이서(117)도 게이트 측벽에 형성된 제 1 스페이서(110)와 동일한 물질로 형성하여 스트레스 발생을 방지한다.
도 1(e)를 참조하면, 드레인 콘택(116)이 매립되도록 도전층, 바람직하게는 폴리실리콘막을 형성하여 드레인 콘택 플러그(118)를 형성한다.
상술한 바와 같이 본 발명에 의하면 SAC 질화막을 형성하지 않기 때문에 SAC 질화막을 형성함으로써 발생되는 스트레스를 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다. 또한, 소오스 콘택 및 드레인 콘택 형성시 오정렬등에 의해 발생될 수 있는 게이트 측벽의 스페이서 및 게이트 상부의 하드 마스크막의 손상으로 인한 콘택 플러그와 게이트의 간격이 좁아지는 문제를 소오스 콘택 및 드레인 콘택 측벽에 스페이서를 형성함에 해결할 수 있다. 그리고, 콘택의 노출 면적을 증가시켜 플러그 물질의 매립 특성을 향상시킬 수 있다.
Claims (5)
- 반도체 기판 상부의 소정 영역에 게이트를 형성한 후 상기 게이트 측벽에 제 1 스페이서를 형성하는 단계;상기 반도체 기판의 소정 영역에 소오스 영역 및 드레인 영역을 형성하는 단계;전체 구조 상부에 제 1 층간 절연막을 형성한 후 상기 제 1 층간 절연막의 소정 영역을 식각하여 상기 소오스 영역을 노출시키는 소오스 콘택을 형성하는 단계;상기 소오스 콘택 측벽에 제 2 스페이서를 형성한 후 상기 소오스 콘택이 매립되도록 소오스 콘택 플러그를 형성하는 단계;전체 구조 상부에 제 2 층간 절연막을 형성한 후 상기 제 2 및 제 1 층간 절연막의 소정 영역을 식각하여 상기 드레인 영역을 노출시키는 드레인 콘택을 형성하는 단계; 및상기 드레인 콘택 측벽에 제 3 스페이서를 형성한 후 상기 드레인 콘택이 매립되도록 드레인 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 반도체 기판 상부의 소정 영역에 다수의 셀 게이트, 소오스 및 드레인 선택 게이트를 형성하는 단계;상기 셀 게이트와 상기 소오스 및 드레인 선택 게이트 사이가 매립되도록 절연막을 형성하는 동시에 상기 제 2 게이트 측벽에 제 1 스페이서를 형성하는 단계;전체 구조 상부에 제 1 층간 절연막을 형성한 후 상기 제 1 층간 절연막의 소정 영역을 식각하여 소오스 영역을 노출시키는 소오스 콘택을 형성하는 단계;상기 소오스 콘택 측벽에 제 2 스페이서를 형성한 후 상기 소오스 콘택이 매립되도록 소오스 콘택 플러그를 형성하는 단계;전체 구조 상부에 제 2 층간 절연막을 형성한 후 상기 제 2 및 제 1 층간 절연막의 소정 영역을 식각하여 드레인 영역을 노출시키는 드레인 콘택을 형성하는 단계; 및상기 드레인 콘택 측벽에 제 3 스페이서를 형성한 후 상기 드레인 콘택이 매립되도록 드레인 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1, 제 2 및 제 3 스페이서는 동일 물질로 형성하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1, 제 2 및 제 3 스페이서는 산화 막을 이용하여 형성하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 소오스 콘택 플러그 및 드레인 콘택 플러그는 폴리실리콘막을 이용하여 형성하는 반도체 소자의 제조 방법.
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