KR940001811B1

KR940001811B1 - 반도체 소자의 격리막 형성방법

Info

Publication number: KR940001811B1
Application number: KR1019910009971A
Authority: KR
Inventors: 전영권
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1991-06-17
Filing date: 1991-06-17
Publication date: 1994-03-09
Also published as: KR930001372A

Abstract

내용 없음.

Description

반도체 소자의 격리막 형성방법

제1도는 종래의 소자격리막 형성공정을 나타낸 단면도

제2도는 본 발명의 소자격리막 형성공정을 나타낸 단면도

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2 : 패드산화막

3 : 질화막 4 : 반응막

5 : 반응층 6 : CVD 산화막

7 : 절연막

본 발명은 반도체 소자의 격리막 형성방법에 관한 것으로, 특히 격리영역의 패턴 크기에 관계없이 일정깊이로 트렌치를 형성함은 물론 트렌치 측벽 및 저부의 손상을 방지하기에 적당하도록 한 것이다. 종래의 소자 격리막 형성공정은 제1도의 제1a도에 도시된 바와같이 실리콘기판(1)위에 패드 산화막(2)과 질화막(3)을 차례로 형성하고 그위에 감광제(8)를 덮은 후 포토/에치 공정을 거쳐 트렌치 윈도우(Trench Window)를 형성하고 기판(1)을 에치하여 트렌치를 형성한다.

그리고 제1b도와 같이 감광제(8)를 제거하고 폴리실리콘(9)(또는 BSG)을 형성하여 채널스톱이온의 확산소스로 사용한다.

다음에 제1c도와 같이 감광제(10)를 사용하여 포토/에치 공정으로 N웰(11)을 패터닝하고 N웰(11) 패턴의 폴리실리콘(9)를 제거한다.

이어제1d도와 같이 감광제(10)를 제거하고 제1e도와 같이 붕소이온을 확산시켜 필드채널스톱층(12)을 형성한다.

또한, 트렌치내에 열산화막(13)을 형성하고 전체표면에 CVD 산화막(14)을 형성한 후 CVD 산화막(14)의 요철부분에 폴리머(15)를 도포하여 CVD 산화막(14)을 평탄화시킨다.

다음에 제1f도와 같이 상기 질화막(3)의 표면까지 건식식각하여 표면이 평탄화된 소자격리부를 형성한다.

그러나 상기와 같은 종래의 격리막 형성방법에 있어서는 트렌치를 형성하기 위하여 기판(1)을 수직으로 에치하므로 트렌치 측벽 및 저면부에 결정결함이 발생하기 쉬우며, 패턴크기에 따라 식각깊이가 달라질 뿐만 아니라 CVD 산화막(14)을 채울 때 그루빙(Grooving)이 나타나는 마이크로-로딩(Micro-Loading) 효과가 발생하는 결점이 있다.

본 발명은 이와같은 종래의 결점을 해결하기 위한 것으로 기판에 선택적으로 반응층을 형성하고 식각 제거하므로써 기판에 트렌치를 저손상되게 형성함과 아울러 트렌치 형성 및 산화막 필링(Filling)시의 마이크로-로딩 효과를 방지할 수 있는 반도체 소자의 격리막 형성방법을 제공하는데 그 목적이 있다.

이하에서 이와같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면 제2도에 의하여 상세히 설명하면 다음과 같다.

즉, 제2a도와 같이 실리콘기판(1)위에 패드산화막(2)과 질화막(3)을 형성하고 포토/에치 공정으로 마스크창을 형성한 후 반응막(4)을 스퍼터링 혹은 CVD법으로 형성한다.

그리고 이방성 건식식각하여 상기 패드산화막(2)과 질화막(3)으로 이루어지는 반응 저지층 둘레에 반응막(4)의 측벽을 형성하고, 제2b도와 같이 활성 ㄸ또는 비활성 분위기에서 열처리하여 실리콘기판(1)과 반응막(4)과의 반응층(5)을 형성한 후 기판(1)을 반응층(5) 형성 깊이보다 얇게 식각하여 샐로우 트렌치(Shallow Trench)를 형성한다.

여기서, 상기 반응막(4)으로는 실리콘기판(1)과 용해도가 있는 금속이나 또는 화합물이 될 수 있는 금속을 사용하며, 예를들어 용해도가 있는 금속으로는 Al, Ba, Cr, Cu, Fe, Ni, Pb, Sb, Sn, Tl을 사용하고, 화합물이 될 수 있는 금속으로는 Na, Mg, Ca, Ba, La, Ce, Pr, Nd, Sm, Y, Ti, Sr, Zr, Hf, Th, U, Np, Pu, V, Nb, Ta, Cr, Mo, Nb, W, Mn, Re, Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Be와 Zr의 합금, Cu와 Mg의 합금, Al과 Na의 합금, Al과 Cr의 합금, Al과 Mn의 합금, Al과 Fe의 합금, Al과 Ni의 합금, Al과 Fe와 Mg의 합금, Al과 Cu와 Mg의 합금을 사용한다.

여기서 각 금속에 대한 실리콘의 용해도는 Al의 경우 577℃-400℃에서 4 at% 이내, Ba 경우 1000℃-800℃에서 2at%이내, Cr의 경우 1000℃ 이하에서 6 at%이내, Cu 경우 555℃ 이하에서 10at%이내, Fe 경우 540℃ 이하에서 7at%이내, Ni 경우 700℃ 이하에서 10at%이내, Pb 경우 327℃ 이하에서 전율고용체, Sb 경우 630℃ 이하에서 전율고용체, Sn 경우 232℃ 이하에서 전율고용체, Tl 경우 302℃ 이하에서 전율고용체이다.

또한, 실리콘과 금속과의 반응층(5)으로는 NaSi₂, Mg₂Si, CaSi₂, CaSi, Ca₂Si, BaSi, LaSi₂, CeSi₂, PrSi₂, NdSi₂, SmSi₂, YSi, YSi₂, TiSi, TiSi₂, Ti₅Si₃, Zr₂Si₃, ZrSi₂, HfSi₂, ThSi₂, USi₂, USi, U₃Si₂, U₃Si, NpSi₂, PuSi₂, VSi₂, V₃Si, VsSi₃, NbSi₂, Nb₅Si₃, TaSi₂, CrSi₂, CrSi, Cr₃Si₂, Cr₃Si, MoSi₂, Mo₃Si, Mo₅Si₃, WSi₂, WnSi₂, MnSi, Mn₅Si₃, Mn₃Si, ReSi₂, FeSi₂, FeSi, Fe₅Si₃, Fe₃Si, CoSi₂, Co₂Si, NiSi₂, NiSi, Ni₂Si₂, Ni₂Si, Ni₅Si₂, Ni₃Si, Ru₂Si₃, RuSi, Ru₂Si, RhSi, RhSi_0.5, Rh₂Si, Rh₅Si₃, Rh₃Si₂, RhSi, PdSi, Pd₂Si, Os₂Si₃, OsSi, Ir₃Si₂, IrSi_0.3, IrSi₃, Ir₃Si, Ir₂Si, Ir₃Si₂, IrSi₃, PtSi, Pt₂Si, BeZrSi, Pd₄Al₃Si, Cu₃Si, Cu₃Si, Cu_1.5Si₄, Cu₅Si, Cu₇Si, Cu_1.6Mg₆Si₇, Cu₃SiMg₂, AlNaSi₄, Al₃CrSi, Al₁₃Cr₄Si₄, Al₅(Mn, Si)₂, Al₂₁Mn₃Si₅, Al₉Mn₃Si, Al₁₃Cr₄Si₄, Al₅(Mn, Si)₂, Al₂₁Mn₃Si₅, Al₉Mn₃Si, AlFeSi, Al₂₁Fe₃Si₅, AL₉Fe₂Si₂, Al₄FeSi₂, Al₈FeMg₃Si, Al₅Cu₂Mg₈Si₆가 있다.

다음에 제2c도와 같이 상기 반응층(5)을 습식식각으로 제거한 후 CVD 산화막 (6)을 형성하고 그위에 평탄화용 절연막(7)을 형성한다. 이어서 제2d도와 같이 CVD 산화막(6)과 절연막(7)의 식각 선택비(약 1 : 1)가 유사하게 되도록 에치백하며 산화성 분위기에서 열처리를 실시하여 샐로우 트렌치 형성시 발생하기 쉬운 손상을 방지하도록 한다.

또한, 제2e도와 같이 질화막(3)을 습식식각으로 제거하므로 소자격리부를 형성한다.

이상에서 설명한 바와같은 본 발명에 의하면 반응층(5)을 격리부 둘레를 따라 형성시키고 습식식각으로 제거하기 때문에 트렌치 측벽 및 저면부의 손상을 방지할 수 있음은 물론 격리영역의 패턴 크기에 관계없이 일정한 깊이로 트렌치로 형성할 수 있을 뿐만 아니라 CVD 산화막(6)을 채울 때 그루빙이 나타나지 않기 때문에 마이크로-로딩 효과를 방지할 수 있는 효과가 있다.

Claims

반도체 소자 격리부를 형성하는 방법에 있어서, 실리콘 기판(1)의 소자 격리부 둘레에 반응막(4)의 측벽을 형성하고 열처리하여 반응층(5)을 형성하는 공정과, 상기 반응층(5) 깊이보다 얇게 기판(1)을 식각하여 트렌치를 형성하는 공정과, 상기 반응층(5)을 습식식각으로 제거하고, CVD 산화막(6)과 평탄화용 절연막(7)을 형성하는 공정과, 상기 CVD 산화막(6)과 절연막(7)의 식각 선택비를 1 : 1로 하여 에치백하고 산화성 분위기에서 열처리한 후 질화막(2)을 제거하는 공정을 차례로 실시함을 특징으로 하는 반도체 소자의 격리막 형성 방법.
제1항에 있어서, 반응막(4)으로는 기판 원소에 대하여 용해도를 갖거나 화합물을 형성할 수 있는 물질을 이용함을 특징으로 하는 반도체 소자의 격리막 형성 방법.
제2항에 있어서, 용해도가 있는 금속으로는 Al, Ba, Cr, Cu, Fe, Ni, Pb, Sb, Sn, Tl을 사용하고, 화합물이 될 수 있는 금속으로는 Na, Mg, Ca, Ba, La, Ce, Pr, Nd, Sm, Y, Ti, Sr, Zr, Hf, Th, U, Np, Pu, V, Nb, Ta, Cr, Mo, Nb, W, Mn, Re, Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Be와 Zr의 합금, Cu와 Mg의 합금, Al과 Ma의 합금, Al과 Cr의 합금, Al과 Mn의 합금, Al과 Fe의 합금, Al과 Ni의 합금, Al과 Fe와 Mg의 합금, Al과 Cu와 Mg의 합금을 사용함을 특징으로 하는 반도체 소자의 격리막 형성방법.
제3항에 있어서, 실리콘의 용해도는 Al의 경우 577℃-400℃에서 4 at% 이내, Ba 경우 1000℃-800℃에서 2at%이내, Cr의 경우 1000℃ 이하에서 6 at%이내, Cu 경우 555℃ 이하에서 10at%이내, Fe 경우 540℃ 이하에서 7at%이내, Ni 경우 700℃ 이하에서 10at%이내, Pb 경우 327℃ 이하에서 전율고용체, Sb 경우 630℃ 이하에서 전율고용체, Sn 경우 232℃ 이하에서 전율고용체, Tl 경우 302℃ 이하에서 전율고용체임을 특징으로 하는 반도체 소자의 격리막 형성방법.
제1항에 있어서, 반응층(5)으로는 NaSi₂, Mg₂Si, CaSi₂, CaSi, Ca₂Si, BaSi, LaSi₂, CeSi₂, PrSi₂, NdSi₂, SmSi₂, YSi, YSi₂, TiSi, TiSi₂, Ti₅Si₃, Zr₂Si₃, ZrSi₂, HfSi₂, ThSi₂, USi₂, USi, U₃Si₂, U₃Si, NpSi₂, PuSi₂, VSi₂, V₃Si, VsSi₃, NbSi₂, Nb₅Si₃, TaSi₂, CrSi₂, CrSi, Cr₃Si₂, Cr₃Si, MoSi₂, Mo₃Si, Mo₅Si₃, WSi₂, WnSi₂, MnSi, Mn₅Si₃, Mn₃Si, ReSi₂, FeSi₂, FeSi, Fe₅Si₃, Fe₃Si, CoSi₂, Co₂Si, NiSi₂, NiSi, Ni₂Si₂, Ni₂Si, Ni₅Si₂, Ni₃Si, Ru₂Si₃, RuSi, Ru₂Si, RhSi, RhSi_0.5, Rh₂Si, Rh₅Si₃, Rh₃Si₂, RhSi, PdSi, Pd₂Si, Os₂Si₃, OsSi, Ir₃Si₂, IrSi_0.3, IrSi₃, Ir₃Si, Ir₂Si, Ir₃Si₂, IrSi₃, PtSi, Pt₂Si, BeZrSi, Pd₄Al₃Si, Cu₃Si, Cu₃Si, Cu_1.5Si₄, Cu₅Si, Cu₇Si, Cu_1.6Mg₆Si₇, Cu₃SiMg₂, AlNaSi₄, Al₃CrSi, Al₁₃Cr₄Si₄, Al₅(Mn, Si)₂, Al₂₁Mn₃Si₅, Al₉Mn₃Si, Al₁₃Cr₄Si₄, Al₅(Mn, Si)₂, Al₂₁Mn₃Si₅, Al₉Mn₃Si, AlFeSi, Al₂₁Fe₃Si₅, AL₉Fe₂Si₂, Al₄FeSi₂, Al₈FeMg₃Si, Al₅Cu₂Mg₈Si₆가 있다.