TW202410395A - 半導體裝置 - Google Patents

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TW202410395A
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TW
Taiwan
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gate structure
substrate
active fin
region
pattern
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TW112123814A
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English (en)
Inventor
劉庭均
朴起寬
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體裝置，包含：第一主動鰭片及第二主動鰭片，位於基底的第一區及第二區上；隔離圖案，位於第一區與第二區之間的邊界及第一區及第二區的鄰近於其的部分上且分離第一主動鰭片與第二主動鰭片；第一閘極結構，位於第一區上的第一主動鰭片及隔離圖案上；第二閘極結構，位於第二區上的第二主動鰭片及隔離圖案上；第一源極/汲極層，位於鄰近於第一閘極結構的第一主動鰭片上；以及第二源極/汲極層，位於鄰近於第二閘極結構的第二主動鰭片上。第一閘極結構的重疊第一主動鰭片的部分的寬度大於第二閘極結構的重疊第二主動鰭片的部分的寬度。

Description

半導體裝置
[相關申請案的交叉參考]
本申請案主張2022年8月24日於韓國智慧財產局（Korean Intellectual Property Office；KIPO）申請的韓國專利申請案第10-2022-0106105號的優先權，所述申請案的內容以全文引用的方式併入本文中。
例示性實施例是關於半導體裝置。更特定地，例示性實施例是關於包含CMOS電晶體的半導體裝置。
由於電晶體已高度整合，因此包含於電晶體中的閘極電極及通道的大小減小。因此，電晶體不容易具有所要臨限電壓，且需要新方法。
例示性實施例提供一種具有增強特性的半導體裝置。
根據例示性實施例，提供一種半導體裝置。半導體裝置可包含：第一主動鰭片及第二主動鰭片，分別位於基底的第一區及第二區上；隔離圖案，位於基底的第一區與第二區之間的邊界及基底的第一區及第二區的鄰近於邊界的部分上，且使第一主動鰭片與第二主動鰭片彼此分離；第一閘極結構，位於基底的第一區上的第一主動鰭片及隔離圖案上；第二閘極結構，位於基底的第二區上的第二主動鰭片及隔離圖案上；第一源極/汲極層，位於第一主動鰭片的鄰近於第一閘極結構的部分上；以及第二源極/汲極層，位於第二主動鰭片的鄰近於第二閘極結構的部分上。在垂直於基底的上部表面的豎直方向上第一閘極結構的重疊第一主動鰭片的部分的寬度可大於在豎直方向上第二閘極結構的重疊第二主動鰭片的部分的寬度。
根據例示性實施例，提供一種半導體裝置。半導體裝置可包含：第一主動鰭片及第二主動鰭片，分別位於基底的第一區及第二區上，中的各者可在平行於基底的上部表面的第一方向上延伸；隔離圖案，位於基底的第一區與第二區之間的邊界及基底的第一區及第二區的鄰近於所述邊界的部分上，且使第一主動鰭片與第二主動鰭片彼此分離，且在基底的第一區及第二區上分別具有在第一方向上面向彼此的第一側壁及第二側壁；第一閘極結構，在基底的第一區上的第一主動鰭片及隔離圖案上在平行於基底的上部表面且與第一方向交叉的第二方向上延伸；第二閘極結構，在基底的第二區上的第二主動鰭片及隔離圖案上在第二方向上延伸；第一源極/汲極層，位於第一主動鰭片的鄰近於第一閘極結構的部分上；以及第二源極/汲極層，位於第二主動鰭片的鄰近於第二閘極結構的部分上。在第一方向上自邊界至隔離圖案的第一側壁的距離可小於在第一方向上自邊界至隔離圖案的第二側壁的距離。
根據例示性實施例，提供一種半導體裝置。半導體裝置可包含：第一主動鰭片及第二主動鰭片，分別位於基底的第一區及第二區上，所述主動鰭片中的各者可在平行於基底的上部表面的第一方向上延伸；隔離圖案，位於基底的第一區與第二區之間的邊界及基底的第一區及第二區的鄰近於所述邊界的部分上，且使第一主動鰭片與第二主動鰭片彼此分離，且在基底的第一區及第二區上分別具有在第一方向上面向彼此的第一側壁及第二側壁；第一閘極結構，在基底的第一區上的第一主動鰭片及隔離圖案上在平行於基底的上部表面且與第一方向交叉的第二方向上延伸；第二閘極結構，在基底的第二區上的第二主動鰭片及隔離圖案上在第二方向上延伸；第一源極/汲極層，位於第一主動鰭片的鄰近於第一閘極結構的部分上；第二源極/汲極層，位於第二主動鰭片的鄰近於第二閘極結構的部分上；第三閘極結構，位於基底的第一區上的第一主動鰭片上，且在第二方向上延伸且在第一方向上與第一閘極結構間隔開；以及第四閘極結構，位於基底的第二區上的第二主動鰭片上，且在第二方向上延伸且在第一方向上與第二閘極結構間隔開；第三源極/汲極層，位於第一主動鰭片的鄰近於第三閘極結構的部分上；以及第四源極/汲極層，位於第二主動鰭片的鄰近於第四閘極結構的部分上。在垂直於基底的上部表面的豎直方向上第一閘極結構的重疊第一主動鰭片的部分的寬度可大於在豎直方向上第二閘極結構的重疊第二主動鰭片的部分的寬度。
根據例示性實施例，提供一種半導體裝置。半導體裝置可包含：第一主動鰭片及第二主動鰭片，分別位於基底的第一區及第二區上；隔離圖案，位於基底的第一區與第二區之間的邊界及基底的第一區及第二區的鄰近於邊界的部分上，且使第一主動鰭片與第二主動鰭片彼此分離；第一閘極結構，位於基底的第一區上的第一主動鰭片及隔離圖案上；第一通道，在第一主動鰭片上在垂直於基底的上部表面的豎直方向上彼此間隔開，所述第一通道中的各者可至少部分地延伸穿過第一閘極結構；第二閘極結構，位於基底的第二區上的第二主動鰭片及隔離圖案上；第二通道，在第二主動鰭片上在豎直方向上彼此間隔開，所述第二通道中的各者可至少部分地延伸穿過第二閘極結構；第一源極/汲極層，位於第一主動鰭片的鄰近於第一閘極結構且接觸第一通道的部分上；以及第二源極/汲極層，位於第二主動鰭片的鄰近於第二閘極結構的部分上；第二源極/汲極層接觸第二通道。在豎直方向上第一閘極結構的重疊第一主動鰭片的部分的寬度可大於在豎直方向上第二閘極結構的重疊第二主動鰭片的部分的寬度。
根據例示性實施例，提供一種半導體裝置。半導體裝置可包含：第一主動鰭片及第二主動鰭片，分別位於基底的第一區及第二區上，所述主動鰭片中的各者可在平行於基底的上部表面的第一方向上延伸；隔離圖案，位於基底的第一區與第二區之間的邊界及基底的第一區及第二區的鄰近於所述邊界的部分上，且使第一主動鰭片與第二主動鰭片彼此分離，且在基底的第一區及第二區上分別具有在第一方向上面向彼此的第一側壁及第二側壁；第一閘極結構，在基底的第一區上的第一主動鰭片及隔離圖案上在平行於基底的上部表面且與第一方向交叉的第二方向上延伸；第一通道，在第一主動鰭片上在垂直於基底的上部表面的豎直方向上彼此間隔開，所述第一通道中的各者可至少部分地延伸穿過第一閘極結構；第二閘極結構可在基底的第二區上的第二主動鰭片及隔離圖案上在第二方向上延伸；第二通道，在第二主動鰭片上在豎直方向上彼此間隔開，所述第二通道中的各者可至少部分地延伸穿過第二閘極結構；第一源極/汲極層，位於第一主動鰭片的鄰近於第一閘極結構且接觸第一通道的部分上；以及第二源極/汲極層，位於第二主動鰭片的鄰近於第二閘極結構且接觸第二通道的部分上。在第一方向上自邊界至隔離圖案的第一側壁的距離可小於在第一方向上自邊界至隔離圖案的第二側壁的距離。
根據例示性實施例，提供一種半導體裝置。半導體裝置可包含：第一主動鰭片及第二主動鰭片，分別位於基底的第一區及第二區上，所述主動鰭片中的各者可在平行於基底的上部表面的第一方向上延伸；隔離圖案，位於基底的第一區與第二區之間的邊界及基底的第一區及第二區的鄰近於所述邊界的部分上，且使第一主動鰭片與第二主動鰭片彼此分離，且在基底的第一區及第二區上分別具有在第一方向上面向彼此的第一側壁及第二側壁；第一閘極結構，在基底的第一區上的第一主動鰭片及隔離圖案上在平行於基底的上部表面且與第一方向交叉的第二方向上延伸；第一通道，在第一主動鰭片上在垂直於基底的上部表面的豎直方向上彼此間隔開，所述第一通道中的各者可至少部分地延伸穿過第一閘極結構；第二閘極結構，在基底的第二區上的第二主動鰭片及隔離圖案上在第二方向上延伸；第二通道，在第二主動鰭片上在豎直方向上彼此間隔開，所述第二通道中的各者可至少部分地延伸穿過第二閘極結構；第一源極/汲極層，位於第一主動鰭片的鄰近於第一閘極結構的部分上；第二源極/汲極層，位於第二主動鰭片的鄰近於第二閘極結構的部分上；第三閘極結構，位於基底的第一區上的第一主動鰭片上，且在第二方向上延伸且在第一方向上與第一閘極結構間隔開；第三通道，在第一主動鰭片上在豎直方向上彼此間隔開，所述第三通道中的各者可至少部分地延伸穿過第三閘極結構；第四閘極結構，位於基底的第二區上的第二主動鰭片上，且在第二方向上延伸且在第一方向上與第二閘極結構間隔開；第四通道，在第二主動鰭片上在豎直方向上彼此間隔開，所述第四通道中的各者可至少部分地延伸穿過第四閘極結構；第三源極/汲極層，位於第一主動鰭片的鄰近於第三閘極結構的部分上；以及第四源極/汲極層，位於第二主動鰭片的鄰近於第四閘極結構的部分上。在豎直方向上第一閘極結構的重疊第一主動鰭片的部分的寬度可大於在豎直方向上第二閘極結構的重疊第二主動鰭片的部分的寬度。
在根據例示性實施例的半導體裝置的電晶體中，閘極結構的重疊主動鰭片的寬度可經調整使得電晶體可具有所要臨限電壓。
下文將參考隨附圖式更全面地描述根據例示性實施例的半導體裝置及其製造方法。在下文中，在說明書（且不必在申請專利範圍中）中，實質上平行於基底的上部表面且彼此交叉的兩個方向可分別稱為第一方向D1及第二方向D2，且實質上垂直於基底的上部表面的方向可稱為第三方向D3。在例示性實施例中，第一方向D1與第二方向D2可實質上彼此垂直。
圖1至圖4為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖。特定言之，圖1為平面視圖，且圖2至圖4為橫截面視圖。圖2包含沿著圖1的線A-A'及線B-B'截取的橫截面視圖，圖3為沿著圖1的線C-C'截取的橫截面視圖，且圖4包含沿著圖1的線D-D'及線E-E'截取的橫截面視圖。
參考圖1至圖4，半導體裝置可包含：第一基底100上的主動圖案105、第一隔離圖案120及第二隔離圖案125、第一閘極結構232及第二閘極結構234、第一源極/汲極層182及第二源極/汲極層184、第一閘極間隔件172及第二閘極間隔件174以及第一絕緣間層190。應理解，儘管術語第一、第二、第三等可在本文中用以描述各種元件、組件、區、層及/或區段，但此等元件、組件、區、層及/或區段不應受此等術語限制。除非上下文另外指示，否則此等術語僅用於將一個元件、組件、區、層或區段與另一元件、組件、區、層或區段區分開，例如作為命名常規。因此，在不脫離本發明的教示的情況下，可將下文在本說明書的一個章節中所論述的第一元件、組件、區、層或區段稱為本說明書的另一章節中或申請專利範圍中的第二元件、組件、區、層或區段。另外，在某些情況下，即使在本說明書中未使用「第一」、「第二」等來描述術語，但在申請專利範圍中仍可將所述術語稱為「第一」或「第二」，以將不同的所主張元件彼此區分開。
第一基底100可包含半導體材料，例如矽、鍺、矽鍺等，或III-V半導體化合物，例如GaP、GaAs、GaSb等。在一些實施例中，第一基底100可包含絕緣體上矽（silicon-on-insulator；SOI）基底或絕緣體上鍺（germanium-on-insulator；GOI）基底。
第一基底100可包含第一區I及第二區II。在例示性實施例中，第一區I可為其中形成NMOS電晶體的NMOS區，且第二區II可為其中形成PMOS電晶體的PMOS區。
圖1至圖4繪示第一基底100的第一區I及第二區II在第一方向D1上安置，然而，本發明概念的態樣可不限於此，且在一些實施例中，第一基底100的第一區I及第二區II可在第二方向D2上安置。
主動圖案105可具有自第一基底100的上部表面突出的鰭狀形狀，且因此亦可稱為主動鰭片。主動圖案105可包含由第一隔離圖案120覆蓋其側壁的下部主動圖案105a，及不由第一隔離圖案120覆蓋其側壁的上部主動圖案105b。在例示性實施例中，主動圖案105可在第一方向D1上延伸，且多個主動圖案105可在第二方向D2上彼此間隔開。
主動鰭片105（其中的各者可在第一基底100的第一區I及第二區II上在第一方向D1上延伸）可藉由第二隔離圖案125彼此間隔開。在下文中，若需要，主動鰭片105的在第一基底100的第一區I上的部分可稱為第一主動鰭片，且主動鰭片105的在第一基底100的第二區II上的部分可稱為第二主動鰭片。
主動圖案105可包含與第一基底100的材料實質上相同的材料，且第一隔離圖案120可包含氧化物，例如氧化矽。
在例示性實施例中，第二隔離圖案125可形成於第一基底100的第一區I及第二區II的鄰近於第一基底100的第一區I與第二區II之間的邊界的部分上，且可接觸主動圖案105及第一隔離圖案120在第一方向D1上的末端部分。在例示性實施例中，第二隔離圖案125的下部表面可低於第一基底100的上部表面或第一隔離圖案120的下部表面或與第一基底100的上部表面或第一隔離圖案120的下部表面實質上共面。
在例示性實施例中，自第一基底100的第一區I與第二區II之間的邊界至第一基底100的第一區I上的第二隔離圖案125的第一側壁的第一距離S1可小於自第一基底100的第一區I與第二區II之間的邊界至第一基底100的第二區II上的第二隔離圖案125的第二側壁的第二距離S2。
在例示性實施例中，第一基底100的第一區I上的第二隔離圖案125的鄰近於第一側壁的部分的下部表面可低於第二隔離圖案125的其他部分的下部表面。第二隔離圖案125的部分的此下部表面可稱為突出部分125a。
在例示性實施例中，第二隔離圖案125的上部表面可與第一隔離圖案120的上部表面實質上共面，然而，本發明概念的態樣可不限於此。第二隔離圖案125可包含氧化物，例如氧化矽，且在一些實施例中可與第一隔離圖案120合併。
在例示性實施例中，第一閘極結構232及第二閘極結構234可分別在第一基底100的第一區I及第二區II上的主動鰭片105及第一隔離圖案120及第二隔離圖案125上在第二方向D2上延伸。
第一閘極間隔件172可形成於第一閘極結構232在第一方向D1上的相對側壁中的各者上，且第二閘極間隔件174可形成於第二閘極結構234在第一方向D1上的相對側壁中的各者上。第一閘極間隔件172及第二閘極間隔件174中的各者可包含絕緣氮化物，例如氮化矽、氮氧化矽、碳氮氧化矽等。
在例示性實施例中，第一閘極結構232可包含堆疊於第一主動鰭片105以及第一隔離圖案120及第二隔離圖案125上的第一閘極絕緣圖案212及第一閘極電極222，且第二閘極結構234可包含堆疊於第二主動鰭片105以及第一隔離圖案120及第二隔離圖案125上的第二閘極絕緣圖案214及第二閘極電極224。
在例示性實施例中，第一閘極絕緣圖案212可形成於第一基底100的第一區I上的第一主動鰭片105的上部部分的上部表面及在第二方向D2上的側壁、第一基底100的第一區I上的第一隔離圖案120的部分的上部表面、第一主動鰭片105在第一方向D1上的末端部分及第一隔離圖案120的部分在第一方向D1上的側壁、第一基底100的第一區I上的第二隔離圖案125的部分的上部表面以及第一閘極間隔件172的內側壁上，且第一閘極電極222的下部表面及側壁可由第一閘極絕緣圖案212覆蓋。
另外，第二閘極絕緣圖案214可形成於第一基底100的第二區II上的第二主動鰭片105的上部部分的上部表面及在第二方向D2上的側壁、第一基底100的第二區II上的第一隔離圖案120的部分的上部表面、第二主動鰭片105在第一方向D1上的末端部分及第一隔離圖案120的部分在第一方向D1上的側壁、第一基底100的第二區II上的第二隔離圖案125的部分的上部表面以及第二閘極間隔件174的內側壁上，且第二閘極電極224的下部表面及側壁可由第二閘極絕緣圖案214覆蓋。
在例示性實施例中，第一基底100的第一區I上的第一主動鰭片105上的第一閘極結構232的部分在第一方向D1上的第一寬度W1可大於第一基底100的第二區II上的第二主動鰭片105上的第二閘極結構234的部分在第一方向D1上的第二寬度W2。在例示性實施例中，第一寬度W1可大於第一閘極結構232在第一方向D1上的寬度的一半，且第二寬度W2可小於第二閘極結構234在第一方向D1上的寬度的一半。
在例示性實施例中，可分別形成於第一基底100的第一區I及第二區II上的第一閘極結構232及第二閘極結構234可在第一方向D1上具有實質上相同的寬度，且可與第一基底100的第一區I與第二區II之間的邊界間隔開相同距離。自第一基底100的第一區I與第二區II之間的邊界至第二隔離圖案125的第一側壁的第一距離S1可小於自第一基底100的第一區I與第二區II之間的邊界至第二隔離圖案125的第二側壁的第二距離S2。
因此，在第三方向D3上第一閘極結構232的重疊第一主動鰭片105的部分的第一寬度W1可大於在第三方向D3上第二閘極結構234的重疊第二主動鰭片105的部分的第二寬度W2。
第一閘極絕緣圖案212及第二閘極絕緣圖案214中的各者可包含具有高介電常數的金屬氧化物，例如氧化鉿、氧化鉭、氧化鋯等。
第一閘極電極222及第二閘極電極224中的各者可包含金屬氮化物，例如氮化鈦、氮化鈦鋁、氮化鉭、氮化鉭鋁等，金屬合金，例如鈦鋁、碳化鈦鋁、氮氧化鈦鋁、碳氮化鈦鋁、碳氮氧化鈦鋁等，金屬碳化物、金屬氮氧化物、金屬碳氮化物、金屬碳氮氧化物或低阻值金屬，例如鎢、鋁、銅、鉭。
在例示性實施例中，第一閘極電極222及第二閘極電極224中的各者可包含障壁圖案及導電圖案。
第一源極/汲極層182及第二源極/汲極層184可分別形成於第一主動鰭片105及第二主動鰭片105的分別鄰近於第一閘極結構232及第二閘極結構234的部分的上部表面上，且可分別接觸第一閘極間隔件172及第二閘極間隔件174的下部側壁。
在例示性實施例中，第一源極/汲極層182在第二方向D2上的橫截面可具有帶有圓形角的矩形或圓的形狀，且第二源極/汲極層184在第二方向D2上的橫截面可具有五邊形或菱形的形狀。
若在第二方向D2上主動圖案105的相鄰者之間的距離較小，則自第一基底100的第一區I上的第一主動鰭片105生長的第一源極/汲極層182可彼此合併，且同樣地，自第一基底100的第二區II上的第二主動鰭片105生長的第二源極/汲極層184可彼此合併。
在例示性實施例中，第一源極/汲極層182可包含摻雜有n型雜質的單晶矽或單晶碳化矽，且因此可充當n通道金屬氧化物半導體（n-channel metal oxide semiconductor；NMOS）電晶體的源極/汲極區。另外，第二源極/汲極層184可包含摻雜有p型雜質的單晶矽鍺，且因此可充當p通道金屬半導體（p-channel metal oxide semiconductor；PMOS）電晶體的源極/汲極區。
第一源極/汲極層182及第二源極/汲極層184以及第二隔離圖案125的上部表面可由第一絕緣間層190覆蓋。第一絕緣間層190可包含絕緣材料，例如碳氧化矽、氧化矽、氮化矽、氮氧化矽、碳氮化矽、碳氮氧化矽等。
半導體裝置可更包含電連接至第一閘極電極222及第二閘極電極224以及第一源極/汲極層182及第二源極/汲極層184的接觸插塞及佈線。
半導體裝置可包含NMOS電晶體，所述NMOS電晶體具有充當通道的第一主動鰭片105、第一主動鰭片105上的第一閘極結構232以及第一基底100的第一區I上的第一主動鰭片105的鄰近於第一閘極結構232的部分上的第一源極/汲極層182。另外，半導體裝置可包含PMOS電晶體，所述PMOS電晶體具有充當通道的第二主動鰭片105、第二主動鰭片105上的第二閘極結構234以及第一基底100的第二區II上的第二主動鰭片105的鄰近於第二閘極結構234的部分上的第二源極/汲極層184。
因此，半導體裝置可包含具有NMOS電晶體及PMOS電晶體的CMOS電晶體，且NMOS電晶體及PMOS電晶體中的各者可為finFET。
如上所說明，在第三方向D3上第一閘極結構232的重疊第一主動鰭片105的部分在第一方向D1上的第一寬度W1可大於第一閘極結構232在第一方向D1上的寬度的一半，且因此NMOS電晶體可具有減小的臨限電壓。另外，在第三方向D3上第二閘極結構234的重疊第二主動鰭片105的部分在第一方向D1上的第二寬度W2可小於第二閘極結構234在第一方向D1上的寬度的一半，且因此PMOS電晶體可具有增加的臨限電壓。
因此，閘極結構的重疊各電晶體中的主動鰭片的部分的寬度可經調整使得各電晶體可具有所要臨限電壓。
另外，在第三方向D3上第一閘極結構232及第二閘極結構234中的各者的重疊主動鰭片105的部分的寬度可藉由改變下文參考圖5至圖16分別示出的第一區I及第二區II上的第二隔離圖案125的部分的寬度來調整。
圖5至圖16為示出製造根據例示性實施例的半導體裝置的方法的平面視圖及橫截面視圖。特定言之，圖5、圖7、圖10以及圖13為平面視圖，且圖6、圖8至圖9、圖11至圖12以及圖14至圖16為橫截面視圖。
圖6、圖8以及圖11包含分別沿著對應平面視圖的線A-A'及線B-B'截取的橫截面視圖，圖9、圖12、圖14以及圖16為分別沿著對應平面視圖的線C-C'截取的橫截面視圖，且圖15包含沿著對應平面視圖的線D-D'及線E-E'截取的橫截面視圖。
參考圖5及圖6，包含第一區I及第二區II的第一基底100的上部部分可移除以形成第一溝槽107，且因此可形成主動圖案105。
在例示性實施例中，主動圖案105可在第一方向D1上延伸，且多個主動圖案105可在第二方向D2上彼此間隔開。主動圖案105可自第一基底100朝上（例如，在第三方向D3上）突出，且因此亦可稱為主動鰭片105。
圖7至圖9，可移除主動鰭片105的鄰近於第一基底100的第一區I及第二區II之間的邊界的部分以形成第二溝槽110。
因此，在第一基底100的第一區I及第二區II上在第一方向D1上延伸的主動鰭片105可劃分成分別在第一基底100的第一區I及第二區II上的兩個部分。若需要，第一基底100的第一區I上的主動鰭片105的部分可稱為第一主動鰭片，且第一基底100的第二區II上的主動鰭片105的部分可稱為第二主動鰭片。
第二溝槽110可藉由移除在第一基底100的第一區I及第二區II上在第二方向D2上安置的一或多個主動鰭片105來形成，且第二溝槽110的下部表面可低於第一基底100的上部表面或與第一基底100的上部表面實質上共面。
在例示性實施例中，自第一基底100的第一區I與第二區II之間的邊界至第一基底100的第一區I上的第二溝槽110的第一側壁的第一距離S1可小於自第一基底100的第一區I與第二區II之間的邊界至第一基底100的第二區II上的第二溝槽110的第二側壁的第二距離S2。
在例示性實施例中，第一基底100的第一區I上的第二溝槽110的鄰近於第一側壁的部分的下部表面可低於第二溝槽110的其他部分的下部表面，此可稱為第三溝槽115。
參考圖10至圖12，第一隔離層可形成於其上具有主動鰭片105的第一基底100上，且可移除第一隔離層的上部部分以形成第一隔離圖案120及第二隔離圖案125。
第一隔離層的上部部分可藉由例如化學機械研磨（chemical mechanical polishing；CMP）製程及/或回蝕製程來移除。
在例示性實施例中，第一隔離圖案120可在第二方向D2上在彼此間隔開的主動鰭片105之間形成於第一基底100的上部表面上以填充第一溝槽107的下部部分，且因此第一隔離圖案120的上部表面可低於主動鰭片105的上部表面。主動鰭片105的其側壁由第一隔離圖案120覆蓋的部分可稱為下部主動圖案105a，且主動鰭片105的其側壁未由第一隔離圖案120覆蓋且朝上突出的部分可稱為上部主動圖案105b。
第二隔離圖案125可填充第二溝槽110及第三溝槽115的下部部分，且因此第二隔離圖案125的上部表面可低於主動鰭片105的上部表面。填充第三溝槽115的第二隔離圖案125的部分可稱為突出部分125a。
在例示性實施例中，第一隔離圖案120及第二隔離圖案125的上部表面可彼此實質上共面，然而，本發明概念的態樣可不限於此。
第一虛設閘極結構162及第二虛設閘極結構164可分別形成於其上具有主動圖案105以及第一隔離圖案120及第二隔離圖案125的第一基底100的第一區I及第二區II上。
第一虛設閘極結構162可包含在第三方向D3上依序堆疊的第一虛設閘極絕緣圖案132、第一虛設閘極電極142以及第一虛設閘極遮罩152，且第二虛設閘極結構164可包含在第三方向D3上依序堆疊的第二虛設閘極絕緣圖案134、第二虛設閘極電極144以及第二虛設閘極遮罩154。
在例示性實施例中，第一虛設閘極結構162及第二虛設閘極結構164中的各者可在第二方向D2上延伸。第一虛設閘極結構162可形成於第一基底100的第一區I上的第一主動鰭片105以及第一隔離圖案120及第二隔離圖案125上，且第二虛設閘極結構164可形成於第一基底100的第二區II上的第二主動鰭片105以及第一隔離圖案120及第二隔離圖案125上。
在例示性實施例中，第一基底100的第一區I上的第一主動鰭片105上的第一虛設閘極結構162的部分在第一方向D1上的第一寬度W1可大於第一基底100的第二區II上的第二主動鰭片105上的第二虛設閘極結構164的部分在第一方向D1上的第二寬度W2。
在例示性實施例中，分別在第一基底100的第一區I及第二區II上的第一虛設閘極結構162及第二虛設閘極結構164可在第一方向D1上具有實質上相同寬度，且可與第一基底100的第一區I與第二區II之間的邊界間隔開相同距離。自第一基底100的第一區I與第二區II之間的邊界至第二隔離圖案125的第一側壁的第一距離S1可小於自第一基底100的第一區I與第二區II之間的邊界至第二隔離圖案125的第二側壁的第二距離S2。因此，在第三方向D3上第一虛設閘極結構162的重疊第一主動鰭片105的部分在第一方向D1上的第一寬度W1可大於在第三方向D3上第二虛設閘極結構164的重疊第二主動鰭片105的部分在第一方向D1上的第二寬度W2。
第一虛設閘極絕緣圖案132及第二虛設閘極絕緣圖案134中的各者可包含氧化物，例如氧化矽，第一虛設閘極電極142及第二虛設閘極電極144中的各者可包含例如多晶矽，且第一虛設閘極遮罩152及第二虛設閘極遮罩154中的各者可包含絕緣氮化物，例如氮化矽。
參考圖13至圖15，第一閘極間隔件172及第二閘極間隔件174可分別形成於第一虛設閘極結構162及第二虛設閘極結構164在第一方向D1上的相對側壁中的各者上。
第一閘極間隔件172及第二閘極間隔件174可藉由在其上具有主動鰭片105、第一隔離圖案120及第二隔離圖案125以及第一虛設閘極結構162及第二虛設閘極結構164的第一基底100上形成第一間隔件層，且異向性地蝕刻第一間隔件層來形成。
可使用第一虛設閘極結構162及第二虛設閘極結構164以及第一閘極間隔件172及第二閘極間隔件174作為蝕刻遮罩來蝕刻主動圖案105的上部部分以分別在第一基底100的第一區I及第二區II上分別形成第一凹槽181及第二凹槽183。
圖15繪示第一凹槽181及第二凹槽183中的各者係藉由部分移除上部主動圖案105b來形成，然而，本發明概念的態樣可不限於此，且第一凹槽181及第二凹槽183中的各者可藉由部分移除下部主動圖案105a以及上部主動圖案105b來形成。
在蝕刻製程期間，亦可移除第一虛設閘極結構162與第二虛設閘極結構164之間的第二隔離圖案125的上部部分以形成第三凹槽185。
在例示性實施例中，可原位執行用於形成第一凹槽181及第二凹槽183的蝕刻製程及用於形成第一閘極間隔件172及第二閘極間隔件174的各向異性刻蝕製程。
第一選擇性磊晶生長（selective epitaxial growth；SEG）製程及第二選擇性磊晶生長（SEG）製程可使用藉由第一凹槽181及第二凹槽183暴露的主動圖案105的上部表面作為晶種來執行，以分別在第一基底100的第一區I及第二區II上的第一主動鰭片105及第二主動鰭片105的部分上分別形成第一源極/汲極層182及第二源極/汲極層184。
在例示性實施例中，第一SEG製程可使用矽源氣體，例如二矽烷（Si 2H 6）氣體及碳源氣體，例如SiH 3CH 3來執行，且因此單晶碳化矽層可形成為第一源極/汲極層182。亦可使用n型雜質源氣體，例如PH 3、POCl 3、P 2O 5等，使得摻雜有n型雜質的單晶碳化矽層可形成為第一源極/汲極層182。替代地，第一SEG製程可使用矽源氣體及雜質源氣體來執行，使得摻雜有n型雜質的單晶矽層可形成為第一源極/汲極層182。
在例示性實施例中，第二SEG製程可使用矽源氣體，例如二氯矽烷（SiH 2Cl 2）氣體，鍺源氣體，例如鍺烷（GeH 4）氣體來執行，且因此單晶矽鍺層可形成為第二源極/汲極層184。亦可使用p型雜質源氣體，例如二硼烷（B2H6）氣體，使得摻雜有p型雜質的單晶矽鍺層可形成為第二源極/汲極層184。
第一源極/汲極層182及第二源極/汲極層184可分別填充第一凹槽181及第二183，且可進一步生長以分別接觸第一閘極間隔件172及第二閘極間隔件174的下部側壁。第一源極/汲極層182及第二源極/汲極層184中的各者可在水平方向以及豎直方向上生長。
參考圖16，第一絕緣間層190可形成於第一基底100上，在所述第一基底100上具有主動鰭片105、第一虛設閘極結構162及第二虛設閘極結構164、第一閘極間隔件172及第二閘極間隔件174、第一源極/汲極層182及第二源極/汲極層184以及第一隔離圖案120及第二隔離圖案125，且可執行平坦化製程，直至暴露包含於第一虛設閘極結構162及第二虛設閘極結構164中的各者中的第一虛設閘極電極142及第二虛設閘極電極144的上部表面以移除第一絕緣間層190以及包含於第一虛設閘極結構162及第二虛設閘極結構164中的各者中的第一虛設閘極遮罩152及第二虛設閘極遮罩154的上部部分，且亦可移除第一閘極間隔件172及第二閘極間隔件174的上部部分。
平坦化製程可包含CMP製程及/或回蝕製程。
可移除第一虛設閘極電極142及第二虛設閘極電極144以及第一虛設閘極絕緣圖案132及第二虛設閘極絕緣圖案134以分別在第一基底100的第一區I及第二區II上形成第一開口202及第二開口204，所述第一開口202及第二開口204可暴露主動圖案105的上部表面及第一隔離圖案120及第二隔離圖案125的上部表面。
在例示性實施例中，第一虛設閘極電極142及第二虛設閘極電極144以及第一虛設閘極絕緣圖案132及第二虛設閘極絕緣圖案134可藉由依序執行乾式蝕刻製程及濕式蝕刻製程來移除。可使用例如氫氟酸（HF）作為蝕刻溶液來執行濕式蝕刻製程。
再次參考圖1至圖4，第一閘極絕緣層可形成於第一開口202及第二開口204的底部及側壁、第一絕緣間層190的上部表面以及第一閘極間隔件172及第二閘極間隔件174的上部表面上，第一閘極電極層可形成於第一閘極絕緣層上以填充第一開口202及第二開口204的其餘部分，且第一閘極電極層及第一閘極絕緣層可經平坦化，直至暴露第一絕緣間層190的上部表面為止。
因此，包含第一閘極電極222及覆蓋第一閘極電極222的下部表面及側壁的第一閘極絕緣圖案212的第一閘極結構232可形成於第一開口202中，且包含第二閘極電極224及覆蓋第二閘極電極224的下部表面及側壁的第二閘極絕緣圖案214的第二閘極結構234可形成於第二開口204中。
接觸插塞及佈線可進一步形成為電連接至第一閘極電極222及第二閘極電極224以及第一源極/汲極層182及第二源極/汲極層184以完成半導體裝置的製造。
如上所示出，可移除主動鰭片105的鄰近於第一基底100的第一區I及第二區II之間的邊界的部分以形成第二溝槽110，且第二隔離圖案125可形成於第二溝槽110中。第一基底100的第一區I上的第二隔離圖案125的部分的寬度可調整為小於第一基底100的第二區II上的第二隔離圖案125的部分的寬度。
因此，在第一基底100的第一區I上在第三方向D3上重疊第一主動鰭片105的第一閘極結構232的寬度可大於在第一基底100的第二區II上在第三方向D3上重疊第二主動鰭片105的第二閘極結構234的寬度。因此，包含第一閘極結構232的NMOS電晶體可具有減小的臨限電壓，且包含第二閘極結構234的PMOS電晶體可具有增加的臨限電壓。
圖17及圖18分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖，且可分別對應於圖1及圖3。
此半導體裝置可與圖1至圖4的半導體裝置實質上相同或類似，除第一閘極結構232的位置及形狀以外，且因此本文中省略其重複的解釋。
參考圖17及圖18，包含於第一閘極結構232中的第一閘極電極222可不覆蓋第一主動鰭片105在第一方向D1上的末端部分在第一方向D1上的側壁，且因此第一閘極電極222可僅形成於第一主動鰭片105的末端部分的上部表面及在第二方向D2上的側壁上。
包含於第一閘極結構232中的第一閘極絕緣圖案212可或可不形成於第一主動鰭片105在第一方向D1上的末端部分在第一方向D1上的側壁上。
第一閘極結構232的側壁上的面向第二隔離圖案125的第一閘極間隔件172可形成於第一主動鰭片105在第一方向D1上的末端部分在第一方向D1上的側壁上。
圖19及圖20分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖，且可分別對應於圖1及圖3。
此半導體裝置可與圖1至圖4的半導體裝置實質上相同或類似，除第一閘極結構232及第二閘極結構234的位置及形狀以外，且因此本文中省略其重複的解釋。
參考圖19及圖20，第一閘極結構232及第二閘極結構234可分別形成於分別在第一基底100的第一區I及第二區II上的第一鰭片105及第二鰭片105的上部表面及在第二方向D2上的側壁上，且可不分別形成於第一主動鰭片105及第二主動鰭片105在第一方向D1上的末端部分在第一方向D1上的側壁上。
第一閘極間隔件172及第二閘極間隔件174可分別形成於第一主動鰭片105及第二主動鰭片105的上部表面及在第二方向D2上的側壁上，且可不分別形成於第一主動鰭片105及第二主動鰭片105在第一方向D1上的末端部分在第一方向D1上的側壁上。
在例示性實施例中，第一閘極結構232在第一方向D1上的寬度可大於第二閘極結構234在第一方向D1上的寬度，且因此在第三方向D3上第一閘極結構232的重疊第一主動鰭片105的部分的第一寬度W1可大於在第三方向D3上重疊第二主動鰭片105的第二閘極結構234在第一方向D1上的第二寬度W2。
圖21至圖23為示出根據例示性實施例的半導體裝置的橫截面視圖，且可對應於圖3。
此等半導體裝置可與圖1至圖4的半導體裝置實質上相同或類似，除突出部分以外，且因此本文中省略其重複的解釋。
參考圖21，突出部分125a可形成於在第一基底100的第二區II上第二隔離圖案125的鄰近於其第二側壁的部分處，且突出部分125a的下部表面可低於第二隔離圖案125的其他部分的下部表面。
參考圖22，突出部分125a可形成於在第一基底100的第一區I上第二隔離圖案125的鄰近於其第一側壁及在第一基底100的第二區II上鄰近於其第二側壁的各別部分處，且突出部分125a中的各者的下部表面可低於第二隔離圖案125的其他部分的下部表面。
在例示性實施例中，分別在第一基底100的第一區I及第二區II上的突出部分125a的下部表面可彼此實質上共面。
替代地，參考圖23，第一基底100的第一區I上的突出部分125a的下部表面可低於第一基底100的第二區II上的突出部分125a的下部表面。
圖24為示出根據例示性實施例的半導體裝置的平面視圖，且可對應於圖1。
此半導體裝置可與圖1至圖4的半導體裝置實質上相同或類似，除第二隔離圖案的形狀以外，且因此本文中省略其重複的解釋。
參考圖24，在平面視圖中，第二隔離圖案125在第一方向D1上的側壁中的各者可具有自第一基底100的第一區I與第二區II之間的邊界朝向第一基底100的第一區I或第二區II的中心部分的凸面形狀的形狀而非線形。
圖25及圖26分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖，且可分別對應於圖1及圖3。
此半導體裝置可與圖1至圖4的半導體裝置實質上相同或類似，除更包括閘極結構以外，且因此本文中省略其重複的解釋。
參考圖25及圖26，除第一閘極結構232及第二閘極結構234之外，半導體裝置可更包含第一基底100的第一區I上的第五閘極結構231及第五虛設閘極結構236，以及第一基底100的第二區II上的第六閘極結構233及第六虛設閘極結構238。
圖25及圖26繪示第一基底100的第一區I上的第五閘極結構231中的一者及第五虛設閘極結構236中的一者，然而，本發明概念的態樣可不限於此，且多個第五閘極結構231及多個第五虛設閘極結構236可安置於第一基底100的第一區I上。
同樣地，圖25及圖26繪示第一基底100的第二區II上的第六閘極結構233中的一者及第六虛設閘極結構238中的一者，然而，本發明概念的態樣可不限於此，且多個第六閘極結構233及多個第六虛設閘極結構238可安置於第一基底100的第二區II上。
第五閘極結構231可包含堆疊於第一主動鰭片105及第一隔離圖案120上的第五閘極絕緣圖案211及第五閘極電極221，且第六閘極結構233可包含堆疊於第二主動鰭片105及第一隔離圖案120上的第六閘極絕緣圖案213及第六閘極電極223。
另外，第五虛設閘極結構236可包含堆疊於第一隔離圖案120及第二隔離圖案125上的第五虛設閘極絕緣圖案216及第五虛設閘極電極226，且第六虛設閘極結構238可包含堆疊於第一隔離圖案120及第二隔離圖案125上的第六虛設閘極絕緣圖案218及第六虛設閘極電極228。
在例示性實施例中，第五閘極絕緣圖案211可形成於第一基底100的第一區I上的第一主動鰭片105的上部部分的上部表面及在第二方向D2上的側壁、第一基底100的第一區I上的第一隔離圖案120的部分的上部表面以及第一閘極間隔件172的內側壁上，且第五閘極電極221的下部表面及側壁可由第五閘極絕緣圖案211覆蓋。
另外，第六閘極絕緣圖案213可形成於第一基底100的第二區II上的第二主動鰭片105的上部部分的上部表面及在第二方向D2上的側壁、第一基底100的第二區II上的第一隔離圖案120的部分的上部表面以及第二閘極間隔件174的內側壁上，且第六閘極電極223的下部表面及側壁可由第六閘極絕緣圖案213覆蓋。
在例示性實施例中，第五虛設閘極絕緣圖案216可形成於第一基底100的第一區I上的第一隔離圖案120及第二隔離圖案125的部分的上部表面以及第一閘極間隔件172的內側壁上，且第五虛設閘極電極226的下部表面及側壁可由第五虛設閘極絕緣圖案216覆蓋。
另外，第六虛設閘極絕緣圖案218可形成於第一基底100的第二區II上的第一隔離圖案120及第二隔離圖案125的部分的上部表面以及第二閘極間隔件174的內側壁上，且第六虛設閘極電極228的下部表面及側壁可由第六虛設閘極絕緣圖案218覆蓋。
當與分別在第一基底100的第一區I及第二區II的鄰近於第一基底100的第一區I與第二區II之間的邊界的部分上的第一閘極結構232及第二閘極結構234相比較時，所述第一閘極結構232及第二閘極結構234可在第三方向D3上與第一主動鰭片105及第二主動鰭片105分別重疊了第一寬度W1及第二寬度W2，分別在第一基底100的第一區I及第二區II上的第五閘極結構231及第六閘極結構233可在第三方向D3上分別與第一主動鰭片105及第二主動鰭片105分別重疊了第五寬度W5及第六寬度W6。
在例示性實施例中，第五寬度W5及第六寬度W6可實質上彼此相等，然而，本發明概念的態樣可不限於此。第一寬度W1可小於或等於第五寬度W5且大於第五寬度W5的一半。第二寬度W2可小於第六寬度W6的一半。當提及定向、佈局、位置、形狀、大小、組成、量或其他量測時，本文中所使用的術語，諸如「相同」、「相等」、「平面」或「共面」未必意謂恰好相同的定向、佈局、位置、形狀、大小、組成、量或其他量測，但意欲涵蓋可例如歸因於製造製程而出現的可接受變化內的幾乎相同的定向、佈局、位置、形狀、大小、組成、量或其他量測。除非上下文或其他陳述另外指示，否則本文中可使用術語「實質上」來強調此含義。舉例而言，描述為「實質上相同」、「實質上相等」或「實質上平面」的術語可為完全相同、相等或平面或可為在可例如歸因於製造製程而出現的可接受變化內的相同、相等或平面。
圖27及圖28分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖，且可分別對應於圖25及圖26。
此半導體裝置可與圖25至圖26的半導體裝置實質上相同或類似，除第一閘極結構232的位置及形狀以外，且因此本文中省略其重複的解釋。
參考圖27及圖28，如在參考圖17及圖18所示出的半導體裝置中，包含於第一閘極結構232中的第一閘極電極222可不覆蓋第一主動鰭片105在第一方向D1上的末端部分在第一方向D1上的側壁，且因此第一閘極電極222可僅形成於第一主動鰭片105的末端部分的上部表面及在第二方向D2上的側壁上。
圖29及圖30分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖，且可分別對應於圖25及圖26。
此半導體裝置可與圖25至圖26的半導體裝置實質上相同或類似，除第一閘極結構232及第二閘極結構234的位置及形狀以外，且因此本文中省略其重複的解釋。
參考圖29及圖30，如在參考圖19及圖20所示出的半導體裝置中，第一閘極結構232及第二閘極結構234可分別形成於分別在第一基底100的第一區I及第二區II上的第一鰭片105及第二鰭片105的上部表面及在第二方向D2上的側壁上，且可不分別形成於第一主動鰭片105及第二主動鰭片105在第一方向D1上的末端部分在第一方向D1上的側壁上。
第一閘極結構232在第一方向D1上的寬度可大於第二閘極結構234在第一方向D1上的寬度，且因此在第三方向D3上第一閘極結構232的重疊第一主動鰭片105的部分的第一寬度W1可大於在第三方向D3上重疊第二主動鰭片105的第二閘極結構234在第一方向D1上的第二寬度W2。
圖31為示出根據例示性實施例的半導體裝置的平面視圖，且可對應於圖25。
此半導體裝置可與圖25至圖26的半導體裝置實質上相同或類似，除第二隔離圖案的形狀以外，且因此本文中省略其重複的解釋。
參考圖31，在平面視圖中，第二隔離圖案125在第一方向D1上的側壁中的各者可具有自第一基底100的第一區I與第二區II之間的邊界朝向第一基底100的第一區I或第二區II的凸面形狀的形狀而非線形。
在例示性實施例中，圖31中所繪示的第二隔離圖案125的第一側壁及第二側壁中的各者的曲率可小於圖24中所繪示的第二隔離圖案125的第一側壁及第二側壁中的各者的曲率。
圖31繪示第二隔離圖案125延伸穿過在第二方向D2上安置的五個主動鰭片105，然而，本發明概念的態樣可不限於此，且第二隔離圖案125可延伸穿過小於或超過五個主動鰭片105的多個主動鰭片105。在例示性實施例中，當第二隔離圖案125通過其的主動鰭片105的數目增加時，第二隔離圖案125的第一側壁及第二側壁中的各者的曲率可減小。
圖32及圖33為示出根據例示性實施例的半導體裝置的橫截面視圖，且可分別對應於圖3及圖4。
此半導體裝置可與圖1至圖4的半導體裝置實質上相同或類似，除更包括頂蓋圖案、接觸插塞、歐姆接觸以及絕緣間層以外，且因此本文中省略其重複的解釋。
參考圖32及圖33，半導體裝置可更包含第一閘極結構232及第一閘極間隔件172上的第一頂蓋圖案262以及第二閘極結構234及第二閘極間隔件174上的第二頂蓋圖案264。
第一頂蓋圖案262及第二頂蓋圖案264中的各者可包含絕緣氮化物，例如氮化矽、氮氧化矽等。
另外，半導體裝置可更包含第一絕緣間層190上的第三絕緣間層270、分別延伸穿過第一絕緣間層190及第三絕緣間層270以接觸第一源極/汲極層182及第二源極/汲極層184的第一接觸插塞282及第二接觸插塞284，以及分別延伸穿過第三絕緣間層270以及第一頂蓋圖案262及第二頂蓋圖案264以分別接觸第一閘極電極222及第二閘極電極224的第三接觸插塞292及第四接觸插塞294。
第一接觸插塞282、第二接觸插塞284、第三接觸插塞292至第四接觸插塞294中的各者可包含導電圖案及覆蓋導電圖案的下部表面及側壁的障壁圖案。
第一歐姆接觸圖案186可形成於第一源極/汲極層182與第一接觸插塞282之間，且第二歐姆接觸圖案188可形成於第二源極/汲極層184與第二接觸插塞284之間。第一歐姆接觸圖案186及第二歐姆接觸188中的各者可包含金屬矽化物，例如矽化鈷、矽化鎳、矽化鈦等。
第三絕緣間層270可包含氧化物，例如氧化矽，且第一接觸插塞282、第二接觸插塞284、第三接觸插塞292至第四接觸插塞294中的各者可包含例如金屬、金屬氮化物、金屬矽化物等。
圖34至圖37為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖。特定言之，圖34為平面視圖，且圖35至圖37為橫截面視圖。圖35包含沿著圖34的線A-A'及線B-B'截取的橫截面視圖，圖36為沿著圖34的線C-C'截取的橫截面視圖，且圖37包含沿著圖34的線D-D'及線E-E'截取的橫截面視圖。
此半導體裝置可包含與參考圖1至圖4所示出的元件實質上相同或相似的元件，且因此本文中省略其重複的解釋。
如下文所示出，半導體裝置可為多橋通道場效電晶體（multi-bridge channel field effect transistor；MBCFET），所述多橋通道場效電晶體包含在第三方向D3上彼此間隔開且分別充當通道的第一半導體圖案322，以及在第三方向D3上彼此間隔開且分別充當通道的第二半導體圖案324。因此，除第一半導體圖案322及第二半導體圖案324以外的其他元件可具有與包含於圖1至圖4的finFET中的對應元件類似的功能及結構。
參考圖34至圖37，半導體裝置可包含在包含第一區I及第二區II的第二基底300上的主動圖案305、第三隔離圖案340及第四隔離圖案345、第三閘極結構472及第四閘極結構474、第一半導體圖案322及第二半導體圖案324、第三源極/汲極層412及第四源極/汲極層414、第三閘極間隔件392及第四閘極間隔件394、第一內部間隔件400以及第二絕緣間層420。
主動圖案305可具有自第二基底300的上部表面突出的鰭狀形狀，且因此亦可稱為主動鰭片305。主動圖案305在第二方向D2上的側壁可由第二基底300上的第三隔離圖案340部分地覆蓋。在例示性實施例中，主動圖案305可在第一方向D1上延伸，且多個主動圖案305可在第二方向D2上彼此間隔開。在下文中，若需要，第二基底300的第一區I上的主動鰭片305的部分可稱為第三主動鰭片，且第二基底300的第二區II上的主動鰭片305的部分可稱為第四主動鰭片。
在例示性實施例中，第四隔離圖案345可形成於第二基底300的第一區I及第二區II的鄰近於第二基底300的第一區I與第二區II之間的邊界的部分上，且可接觸主動圖案305及第三隔離圖案340在第一方向D1上的末端部分。在例示性實施例中，第四隔離圖案345的下部表面可低於第二基底300的上部表面或第三隔離圖案340下部表面或與第二基底300的上部表面或第三隔離圖案340的下部表面實質上共面。
在例示性實施例中，自第二基底300的第一區I與第二區II之間的邊界至第二基底300的第一區I上的第四隔離圖案345的第一側壁的第三距離S3可小於自第二基底300的第一區I與第二區II之間的邊界至第二基底300的第二區II上的第四隔離圖案345的第二側壁的第四距離S4。
在例示性實施例中，第二基底300的第一區I上的第四隔離圖案345的鄰近於第一側壁的部分的下部表面可低於第四隔離圖案345的其他部分的下部表面，此可稱為突出部分345a。
在例示性實施例中，第四隔離圖案345的上部表面可與第三隔離圖案340的上部表面實質上共面，然而，本發明概念的態樣可不限於此。第三隔離圖案340及第四隔離圖案345中的各者可包含氧化物，例如氧化矽，且在一些實施例中可彼此合併。
多個第一半導體圖案322可分別形成於多個層級處，且可在第三方向D3上與主動圖案305的上部表面彼此間隔開。多個第一半導體圖案322中的各者可在第一方向D1上延伸。另外，多個第二半導體圖案324可分別形成於多個層級處，且可在第三方向D3上與主動圖案305的上部表面彼此間隔開。多個第二半導體圖案324中的各者可在第一方向D1上延伸。圖35及圖36繪示分別在三個層級處的三個第一半導體圖案322及分別在三個層級處的三個第二半導體圖案234，然而，本發明概念的態樣可不限於此。
在例示性實施例中，多個第一半導體圖案322及第二半導體圖案324中的各者可為包含半導體材料（例如，矽、鍺等）的奈米薄片或奈米線。在例示性實施例中，多個第一半導體圖案322及第二半導體圖案324中的各者可充當電晶體中的通道，且因此亦可稱為通道。
第一內部間隔件400可在第三方向D3上形成於第一半導體圖案322的相鄰者之間，且可接觸第一半導體圖案322中的各者在第一方向D1上的末端部分的上部表面或下部表面。另外，第一內部間隔件400可接觸第三源極/汲極層412的側壁及第三閘極結構472的側壁。第一內部間隔件400可包含絕緣氮化物，例如氮化矽。
圖36繪示第一內部間隔件400僅形成於第一半導體圖案322之間，然而，本發明概念的態樣可不限於此，且亦可形成於第二半導體圖案324之間。
在例示性實施例中，第三閘極結構472及第四閘極結構474可分別在第二基底300的第一區I及第二區II上的主動圖案305以及第三隔離圖案340及第四隔離圖案345上在第二方向D2上延伸。
第三閘極間隔件392可形成於第三閘極結構472在第一方向D1上的相對側壁中的各者上，且第四閘極間隔件394可形成於第四閘極結構474在第一方向D1上的相對側壁中的各者上。第三閘極間隔件392及第四閘極間隔件394中的各者可包含絕緣氮化物，例如氮化矽、氮氧化矽、碳氮氧化矽等。
在例示性實施例中，第三閘極結構472可覆蓋第一半導體圖案322中的各者的下部表面及上部表面以及在第二方向D2上的側壁，且亦覆蓋第一半導體圖案322中的各者在第一方向D1上的側壁。另外，第四閘極結構474可覆蓋第二半導體圖案324中的各者的下部表面及上部表面以及在第二方向D2上的側壁，且亦覆蓋第二半導體圖案324中的各者在第一方向D1上的側壁。
在例示性實施例中，第三閘極結構472可包含堆疊於主動鰭片305以及第三隔離圖案340及第四隔離圖案345上的第三閘極絕緣圖案452及第三閘極電極462，且第四閘極結構474可包含堆疊於主動鰭片305以及第三隔離圖案340及第四隔離圖案345上的第四閘極絕緣圖案454及第四閘極電極464。
在例示性實施例中，第三閘極絕緣圖案452可形成於第二基底300的第一區I上的第三主動鰭片305的上部表面及在第二方向D2上的側壁、第二基底300的第一區I上的第三隔離圖案340的部分的上部表面、第三主動鰭片305在第一方向D1上的末端部分及第三隔離圖案340的部分在第一方向D1上的側壁、第二基底300的第一區I上的第四隔離圖案345的部分的上部表面、第一半導體圖案322中的各者的表面以及第三閘極間隔件392的內側壁上，且第三閘極電極462的下部表面及側壁可由第三閘極絕緣圖案452覆蓋。
另外，第四閘極絕緣圖案454可形成於第二基底300的第二區II上的第四主動鰭片305的上部表面及在第二方向D2上的側壁、第二基底300的第二區II上的第三隔離圖案340部分的上部表面、第四主動鰭片305在第一方向D1上的末端部分及第三隔離圖案340的部分在第一方向D1上的側壁、第二基底300的第二區II上的第四隔離圖案345的部分的上部表面、第二半導體圖案324中的各者的表面以及第四閘極間隔件394的內側壁上，且第四閘極電極464的下部表面及側壁可由第四閘極絕緣圖案454覆蓋。
在例示性實施例中，第二基底300的第一區I上的第三主動鰭片305上的第三閘極結構472的部分在第一方向D1上第三寬度W3可大於第二基底300的第二區II上的第四主動鰭片305上的第四閘極結構474的部分在第一方向D1上的第四寬度W4。在例示性實施例中，第三寬度W3可大於第三閘極結構472在第一方向D1上的寬度的一半，且第四寬度W4可小於第四閘極結構474在第一方向D1上的寬度的一半。
在例示性實施例中，可分別形成於第二基底300的第一區I及第二區II上的第三閘極結構472及第四閘極結構474可在第一方向D1上具有實質上相同寬度，且可與第二基底300的第一區I與第二區II之間的邊界間隔開相同距離。自第二基底300的第一區I與第二區II之間的邊界至第四隔離圖案345的第一側壁的第三距離S3可小於自第二基底300的第一區I與第二區II之間的邊界至第四隔離圖案345的第二側壁的第四距離S4。
因此，在第三方向D3上第三閘極結構472的重疊第三主動鰭片305的部分的第三寬度W3可大於在第三方向D3上第四閘極結構474的重疊第四主動鰭片305的部分的第四寬度W4。
第三源極/汲極層412及第四源極/汲極層414可分別形成於第三主動鰭片305及第四主動鰭片305的分別鄰近於第三閘極結構472及第四閘極結構474的部分的上部表面上，且可分別接觸第三閘極間隔件392及第四閘極間隔件394的下部側壁。
在例示性實施例中，第三源極/汲極層412在第二方向D2上的橫截面可具有帶有圓形角的矩形或圓的形狀，且第四源極/汲極層414在第二方向D2上的橫截面可具有五邊形或菱形的形狀。
若在第二方向D2上主動圖案305的相鄰者之間的距離較小，則自第二基底300的第一區I上的第三主動鰭片305生長的第三源極/汲極層412可彼此合併，且同樣地，自第二基底300的第二區II上的第四主動鰭片305生長的第四源極/汲極層414可彼此合併。
在例示性實施例中，第三源極/汲極層412可包含摻雜有n型雜質的單晶矽或單晶碳化矽，且因此可充當NMOS電晶體的源極/汲極區。另外，第四源極/汲極層414可包含摻雜有p型雜質的單晶矽鍺，且因此可充當PMOS電晶體的源極/汲極區。
第三源極/汲極層412及第四源極/汲極層414以及第四隔離圖案345的上部表面可由第二絕緣間層420覆蓋。
如上所示出，在第三方向D3上第三閘極結構472的重疊第三主動鰭片305的部分在第一方向D1上的第三寬度W3可大於第三閘極結構472在第一方向D1上的寬度的一半，且因此NMOS電晶體可具有減小的臨限電壓。另外，在第三方向D3上第四閘極結構474的重疊第四主動鰭片305的部分在第一方向D1上的第四寬度W4可小於第四閘極結構474在第一方向D1上的寬度的一半，且因此PMOS電晶體可具有增加的臨限電壓。
因此，閘極結構的重疊各電晶體中的主動鰭片的部分的寬度可經調整使得各電晶體可具有所要臨限電壓。
圖38至圖49為示出製造根據例示性實施例的半導體裝置的方法的平面視圖及橫截面視圖。特定言之，圖38、圖40、圖43以及圖46為平面視圖，且圖39、圖41至圖42、圖44至圖45以及圖47至圖49為橫截面視圖。
圖39、圖41以及圖44包含分別沿著對應平面視圖的線A-A'及線B-B'截取的橫截面視圖，圖42、圖45、圖47以及圖49為分別沿著對應平面視圖的線C-C'截取的橫截面視圖，且圖48包含沿著對應平面視圖的線D-D'及線E-E'截取的橫截面視圖。
此方法可包含與參考圖5至圖16以及圖1至圖4所示出的製程實質上相同或相似的製程，且因此本文中省略其重複的解釋。
參考圖38及圖39，犧牲層及半導體層可交替且重複地堆疊於包含第一區I及第二區II的第二基底300上，在第一方向D1上延伸的第一蝕刻遮罩可形成於半導體層中的最上部者上，且可使用第一蝕刻遮罩蝕刻半導體層、犧牲層以及第二基底300的上部部分以形成第四溝槽307。
因此，在第一方向D1上延伸的主動圖案305可形成於第二基底300上，且犧牲線310及半導體線320可交替且重複地在第三方向D3上堆疊於主動圖案305上。主動圖案305可具有自第二基底300的上部表面突出的鰭狀形狀，且因此亦可稱為主動鰭片。
在下文中，主動鰭片305及交替且重複地堆疊於主動鰭片305上的犧牲線310以及半導體線320可統稱為線結構。在例示性實施例中，線結構可在第二基底300的第一區I及第二區II上在第一方向D1上延伸，且多個線結構可在第二方向D2上彼此間隔開。
圖39繪示分別在三個層級處的三個犧牲線310及三個半導體線320，然而，本發明概念的態樣可不限於此。犧牲線320可包含相對於第二基底300及半導體線320具有蝕刻選擇性的材料，例如矽鍺。
參考圖40至圖42，可移除線結構的鄰近於第二基底300的第一區I與第二區II之間的邊界的部分以形成第五溝槽330。
因此，在第二基底300的第一區I及第二區II上在第一方向D1上延伸的線結構可劃分成分別在第二基底300的第一區I及第二區II上的兩個部分。若需要，包含於第二基底300的第一區I上的線結構中的主動鰭片305的部分可稱為第三主動鰭片，且第二基底300的第二區II上的主動鰭片305的部分可稱為第四主動鰭片。
第五溝槽330可藉由移除在第二基底300的第一區I及第二區II上在第二方向D2上安置的一或多個線結構來形成，且第五溝槽330的下部表面可低於第二基底300的上部表面或與第二基底300的上部表面實質上共面。
在例示性實施例中，自第二基底300的第一區I與第二區II之間的邊界至第二基底300的第一區I上的第五溝槽330的第一側壁的第三距離S3可小於自第二基底300的第一區I與第二區II之間的邊界至第二基底300的第二區II上的第五溝槽330的第二側壁的第四距離S4。
在例示性實施例中，第二基底300的第一區I上的第五溝槽330的鄰近於第一側壁的部分的下部表面可低於第五溝槽330的其他部分的下部表面，此可稱為第六溝槽335。
參考圖43至圖45，第二隔離層可形成於其上具有線結構的第二基底300上，且可移除第二隔離層的上部部分以形成第三隔離圖案340及第四隔離圖案345。
在例示性實施例中，第三隔離圖案340可在第二方向D2上彼此間隔開的線結構之間形成於第二基底300的上部表面上以填充第四溝槽307的下部部分。在例示性實施例中，第三隔離圖案340的上部表面可低於主動鰭片305的上部表面或與主動鰭片305的上部表面實質上共面。
另外，第四隔離圖案345可填充第五溝槽330及第六溝槽335的下部部分。在例示性實施例中，第四隔離圖案345的上部表面可低於主動鰭片305的上部表面或與主動鰭片305的上部表面實質上共面。填充第六溝槽335的第四隔離圖案345的部分可稱為突出部分345a。
在例示性實施例中，第三隔離圖案340及第四隔離圖案345的上部表面可彼此實質上共面，然而，本發明概念的態樣可不限於此。
第三虛設閘極結構382及第四虛設閘極結構384可分別形成於其上具有線結構以及第三隔離圖案340及第四隔離圖案345的第二基底300的第一區I及第二區II上。
第三虛設閘極結構382可包含在第三方向D3上依序堆疊的第三虛設閘極絕緣圖案352、第三虛設閘極電極362以及第三虛設閘極遮罩372，且第四虛設閘極結構384可包含在第三方向D3上依序堆疊的第四虛設閘極絕緣圖案354、第四虛設閘極電極364以及第四虛設閘極遮罩374。
在例示性實施例中，第三虛設閘極結構382及第四虛設閘極結構384中的各者可在第二方向D2上延伸。第三虛設閘極結構382可形成於第二基底300的第一區I上的線結構以及第三隔離圖案340及第四隔離圖案345上，且第四虛設閘極結構384可形成於第二基底300的第二區II上的線結構以及第三隔離圖案340及第四隔離圖案345上。
在例示性實施例中，第二基底300的第一區I的線結構上的第三虛設閘極結構382的部分在第一方向D1上的第三寬度W3可大於第二基底300的第二區II上的線結構上的第四虛設閘極結構384部分在第一方向D1上的第四寬度W4。因此，在第三方向D3上第三虛設閘極結構382的重疊線結構的部分在第一方向D1上的第三寬度W3可大於在第三方向D3上第四虛設閘極結構384的重疊線結構的部分在第一方向D1上的第四寬度W4。
參考圖46至圖48，第三閘極間隔件392及第四閘極間隔件394可分別形成於第三虛設閘極結構382及第四虛設閘極結構384在第一方向D1上的相對側壁中的各者上。
可使用第三虛設閘極結構382及第四虛設閘極結構384以及第三閘極間隔件392及第四閘極間隔件394作為蝕刻遮罩來蝕刻線結構的上部部分以分別在第二基底300的第一區I及第二區II上分別形成第三開口411及第四開口413。
在蝕刻製程期間，亦可移除第三虛設閘極結構382與第四虛設閘極結構384之間的第四隔離圖案345的上部部分以形成第四凹槽415。
當執行蝕刻製程時，第三虛設閘極結構382及第四虛設閘極結構384以及第三閘極間隔件392及第四閘極間隔件394下方的犧牲線310及半導體線320可分別轉換成第一犧牲圖案312及第二犧牲圖案314以及第一半導體圖案322及第二半導體圖案324。第一犧牲圖案312及第一半導體圖案322可形成於第二基底300的第一區I上，且第二犧牲圖案314及第二半導體圖案324可形成於第二基底300的第二區II上。
在下文中，在第二基底300的第一區I上第三虛設閘極結構382、第三虛設閘極結構382的相對側壁上的第三閘極間隔件392以及其下的第一半導體圖案322及第一犧牲圖案312可統稱為第一堆疊結構，且在第二基底300的第二區II上第四虛設閘極結構384、第四虛設閘極結構384的相對側壁上的第四閘極間隔件394以及其下的第二半導體圖案324及第二犧牲圖案314可統稱為第二堆疊結構。
在例示性實施例中，第一堆疊結構及第二堆疊結構可分別在第二基底300的第一區I及第二區II上在第二方向D2上延伸。
可移除第一犧牲圖案312中的各者的鄰近於第三開口411的部分以形成第一間隙，且第一內部間隔件400可形成於第三開口411中。在一些實施例中，亦可移除第二犧牲圖案314中的各者的鄰近於第四開口413的部分以形成第二間隙，且第二內部間隔件可形成於第四開口413中。
可使用分別藉由第三開口411及第四開口413暴露的第三主動圖案305及第四主動圖案305的上部表面、第一犧牲圖案312及第二犧牲圖案314的側壁，以及第一半導體圖案322及第二半導體圖案324的側壁作為晶種來執行第三SEG製程及第四SEG製程以分別在第二基底300的第一區I及第二區II上的第三主動鰭片305及第四主動鰭片305的部分上分別形成第三源極/汲極層412及第四源極/汲極層414。
在例示性實施例中，第三源極/汲極層412可包含摻雜有n型雜質的單晶碳化矽層或摻雜有n型雜質的單晶矽層，且第四源極/汲極層414可包含摻雜有p型雜質的單晶矽鍺層。
第三源極/汲極層412及第四源極/汲極層414可分別填充第三開口411及第四開口413，且可進一步生長以分別接觸第三閘極間隔件392及第四閘極間隔件394的下部側壁。在例示性實施例中，第三源極/汲極層412在第二方向D2上的橫截面可具有帶有圓形角的矩形或圓的形狀，且第四源極/汲極層414在第二方向D2上的橫截面可具有五邊形或菱形的形狀。
參考圖49，第二絕緣間層420可形成於其上具有第一堆疊結構及第二堆疊結構、第三源極/汲極層412及第四源極/汲極層414以及第三隔離圖案340及第四隔離圖案345的第二基底300上，且可執行平坦化製程直至包含於第一堆疊結構及第二堆疊結構中的各者中的第三虛設閘極電極362及第四虛設閘極電極364的上部表面經暴露以移除包含於第三虛設閘極結構382及第四虛設閘極結構384中的各者中的第二絕緣間層420以及第三虛設閘極遮罩372及第四虛設閘極遮罩374的上部部分為止，且亦可移除第三閘極間隔件392及第四閘極間隔件394的上部部分。
第三虛設閘極電極362及第四虛設閘極電極364、第三虛設閘極絕緣圖案352及第四虛設閘極絕緣圖案354以及第一犧牲圖案312及第二犧牲圖案314可藉由例如濕式蝕刻製程及/或乾式蝕刻製程來移除。
因此，暴露第三閘極間隔件392的內側壁、第一半導體圖案322中的最上部者的上部表面、第一半導體圖案322的側壁以及第三隔離圖案340及第四隔離圖案345的上部表面的第五開口432，以及第一半導體圖案322之間且暴露第一半導體圖案322的下部表面及上部表面以及第一內部間隔件400的側壁的第三間隙442可形成於第二基底300的第一區I上。
另外，暴露第四閘極間隔件394的內側壁、第二半導體圖案324中的最上部者的上部表面、第二半導體圖案324的側壁以及第三隔離圖案340及第四隔離圖案345的上部表面的第六開口434，以及第二半導體圖案324之間且暴露第二半導體圖案324的下部表面及上部表面的第四間隙444可形成於第二基底300的第二區II上。
再次參考圖34至圖37，第二閘極絕緣層可形成於第三閘極間隔件392及第四閘極間隔件394的內部側壁及上部表面、第一半導體圖案322及第二半導體圖案324的表面、第三隔離圖案340及第四隔離圖案345的上部表面以及第二絕緣間層420的上部表面上，第二閘極電極層可形成於第二閘極絕緣層上以填充第五開口432及第六開口434以及第三間隙442及第四間隙444的其餘部分，且可平坦化第二閘極電極層及第二閘極絕緣層直至暴露第二絕緣間層420的上部表面為止。
因此，包含第三閘極電極462的第三閘極結構472及覆蓋第三閘極電極462的下部表面及側壁的第三閘極絕緣圖案452可形成於第五開口432及第三間隙442中，且包含第四閘極電極464的第四閘極結構474及覆蓋第四閘極電極464的下部表面及側壁的第四閘極絕緣圖案454可形成於第六開口434及第四間隙444中。
在例示性實施例中，第二閘極電極層可包含障壁層及導電層，且在此情況下，第三閘極電極462及第四閘極電極464中的各者可包含障壁圖案及導電圖案。
接觸插塞及佈線可進一步形成為電連接至第三閘極電極462及第四閘極電極464以及第三源極/汲極層412及第四源極/汲極層414以完成半導體裝置的製造。
圖50及圖51分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖，且可分別對應於圖34及圖36。
此半導體裝置可與圖34至圖37的半導體裝置實質上相同或類似，除第一閘極結構472的位置及形狀以外，且因此本文中省略其重複的解釋。
參考圖50及圖51，包含於第三閘極結構472中的第三閘極電極462可不覆蓋第三主動鰭片305在第一方向D1上的末端部分在第一方向D1上的側壁，且因此第三閘極電極462可僅形成於第三主動鰭片305的末端部分的上部表面及在第二方向D2上的側壁上。
圖52及圖53分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖，且可分別對應於圖34及圖36。
此半導體裝置可與圖34至圖37的半導體裝置實質上相同或類似，除第三閘極結構472及第四閘極結構474的位置及形狀以外，且因此本文中省略其重複的解釋。
參考圖52及圖53，第三閘極結構472及第四閘極結構474可分別形成於分別在第二基底300的第一區I及第二區II上的第三鰭片305及第四鰭片305的上部表面及在第二方向D2上的側壁上，且可不分別形成於第三主動鰭片305及第四主動鰭片305在第一方向D1上的末端部分在第一方向D1上的側壁上。
在例示性實施例中，第三閘極結構472在第一方向D1上的寬度可大於第四閘極結構474在第一方向D1上的寬度，且因此在第三方向D3上第三閘極結構472的重疊第三主動鰭片305的部分的第三寬度W3可大於在第三方向D3上重疊第四主動鰭片305的第四閘極結構474在第一方向D1上的第四寬度W4。
圖54至圖56為示出根據例示性實施例的半導體裝置的橫截面視圖，且可對應於圖36。
此等半導體裝置可與圖34至圖37的半導體裝置實質上相同或類似，除突出部分以外，且因此本文中省略其重複的解釋。
參考圖54，突出部分345a可形成於在第二基底300的第二區II上第四隔離圖案345的鄰近於其第二側壁的部分處，且突出部分345a的下部表面可低於第四隔離圖案345的其他部分的下部表面。
參考圖55，突出部分345a可形成於在第二基底300的第一區I上第四隔離圖案345的鄰近於其第一側壁及在第二基底300的第二區II上鄰近於其第二側壁的各別部分處，且突出部分345a中的各者的下部表面可低於第四隔離圖案345的其他部分的下部表面。
在例示性實施例中，分別在第二基底300的第一區I及第二區II上的突出部分345a的下部表面可彼此實質上共面。
替代地，參考圖56，第二基底300的第一區I上的突出部分345a的下部表面可低於第二基底300的第二區II上的突出部分345a的下部表面。
圖57為示出根據例示性實施例的半導體裝置的平面視圖，且可對應於圖34。
此半導體裝置可與圖34至圖37的半導體裝置實質上相同或類似，除第二隔離圖案的形狀以外，且因此本文中省略其重複的解釋。
參考圖57，在平面視圖中，第四隔離圖案345在第一方向D1上的側壁中的各者可具有自第二基底300的第一區I與第二區II之間的邊界朝向第二基底300的第一區I或第二區II的中心部分的凸面形狀的形狀而非線形。
圖58及圖59分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖，且可分別對應於圖34及圖36。
此半導體裝置可與圖34至圖37的半導體裝置實質上相同或類似，除更包括閘極結構以外，且因此本文中省略其重複的解釋。
參考圖58及圖59，除第三閘極結構472及第四閘極結構474之外，半導體裝置可更包含第二基底300的第一區I上的第七閘極結構471及第七虛設閘極結構476，以及第二基底300的第二區II上的第八閘極結構473及第八虛設閘極結構478。
圖58及圖59繪示第二基底300的第一區I上的第七閘極結構471中的一者及第七虛設閘極結構476中的一者，然而，本發明概念的態樣可不限於此，且多個第七閘極結構471及多個第七虛設閘極結構476可安置於第二基底300的第一區I上。
同樣地，圖58及圖59繪示第二基底300的第二區II上的第八閘極結構473中的一者及第八虛設閘極結構478中的一者，然而，本發明概念的態樣可不限於此，且多個第八閘極結構473及多個第八虛設閘極結構478可安置於第二基底300的第二區II上。
第七閘極結構471可包含堆疊於第三主動鰭片305及第三隔離圖案340上的第七閘極絕緣圖案451及第七閘極電極461，且第八閘極結構233可包含堆疊於第四主動鰭片305及第三隔離圖案340上的第八閘極絕緣圖案453及第八閘極電極463。
另外，第七虛設閘極結構476可包含堆疊於第三隔離圖案340及第四隔離圖案345上的第七虛設閘極絕緣圖案456及第七虛設閘極電極466，且第八虛設閘極結構478可包含堆疊於第三隔離圖案340及第四隔離圖案345上的第八虛設閘極絕緣圖案458及第八虛設閘極電極468。
在例示性實施例中，第七閘極絕緣圖案451可形成於第二基底300的第一區I上的第三主動鰭片305的上部表面及在第二方向D2上的側壁、第二基底300的第一區I上的第三隔離圖案340部分的上部表面以及第三閘極間隔件392的內側壁上，且第七閘極電極461的下部表面及側壁可由第七閘極絕緣圖案451覆蓋。
另外，第八閘極絕緣圖案453可形成於第二基底300的第二區II上的第四主動鰭片305的上部表面及在第二方向D2上的側壁、第二基底300的第二區II上的第三隔離圖案340部分的上部表面以及第四閘極間隔件394的內側壁上，且第八閘極電極453的下部表面及側壁可由第八閘極絕緣圖案453覆蓋。
在例示性實施例中，第七虛設閘極絕緣圖案456可形成於第二基底300的第一區I上的第三隔離圖案340及第四隔離圖案345的部分的上部表面以及第三閘極間隔件392的內側壁上，且第七虛設閘極電極466的下部表面及側壁可由第七虛設閘極絕緣圖案456覆蓋。
另外，第八虛設閘極絕緣圖案458可形成於第二基底300的第二區II上的第三隔離圖案340及第四隔離圖案345的部分的上部表面以及第四閘極間隔件394的內側壁上，且第八虛設閘極電極468的下部表面及側壁可由第八虛設閘極絕緣圖案458覆蓋。
當與分別在第二基底300的第一區I及第二區II的鄰近於第二基底300的第一區I與第二區II之間的邊界的部分上的第三閘極結構472及第四閘極結構474相比較時，所述第三閘極結構472及第四閘極結構474可在第三方向D3上與第三主動鰭片305及第四主動鰭片305分別重疊了第三寬度W3及第四寬度W4，分別在第二基底300的第一區I及第二區II上的第七閘極結構471及第八閘極結構473可分別在第三方向D3上與第三主動鰭片305及第四主動鰭片305分別重疊了第七寬度W7及第八寬度W8。
在例示性實施例中，第七寬度W7及第八寬度W8可實質上彼此相等，然而，本發明概念的態樣可不限於此。第三寬度W3可小於或等於第七寬度W7且大於第七寬度W7的一半。第四寬度W4可小於第八寬度W8的一半。
圖60及圖61分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖，且可分別對應於圖58及圖59。
此半導體裝置可與圖25至圖26的半導體裝置實質上相同或類似，除第三閘極結構472的位置及形狀以外，且因此本文中省略其重複的解釋。
參考圖60及圖61，如在參考圖50及圖51所示出的半導體裝置中，包含於第三閘極結構472中的第三閘極電極462可不覆蓋第三主動鰭片305在第一方向D1上的末端部分在第一方向D1上的側壁，且因此第三閘極電極462可僅形成於第三主動鰭片305的末端部分的上部表面及在第二方向D2上的側壁上。
圖62及圖63分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖，且可分別對應於圖58及圖59。
此半導體裝置可與圖58至圖59的半導體裝置實質上相同或類似，除第三閘極結構472及第四閘極結構474的位置及形狀以外，且因此本文中省略其重複的解釋。
參考圖62及圖63，如在參考圖52及圖53所示出的半導體裝置中，第三閘極結構472及第四閘極結構474可分別形成於分別在第二基底300的第一區I及第二區II上的第三鰭片305及第四鰭片305的上部表面及在第二方向D2上的側壁，且可不分別形成於第三主動鰭片305及第四主動鰭片305在第一方向D1上的末端部分在第一方向D1上側壁上。
第三閘極結構472在第一方向D1上的寬度可大於第四閘極結構474在第一方向D1上的寬度，且因此在第三方向D3上第三閘極結構472的重疊第三主動鰭片305的部分的第三寬度W3可大於在第三方向D3上重疊第四主動鰭片305的第四閘極結構474在第一方向D1上的第四寬度W4。
圖64為示出根據例示性實施例的半導體裝置的平面視圖，且可對應於圖58。
此半導體裝置可與圖58及圖59的半導體裝置相同或類似，除第四隔離圖案的形狀以外，且因此本文中省略其重複的解釋。
參考圖64，在平面視圖中，第四隔離圖案345在第一方向D1上的側壁中的各者可具有自第二基底300的第一區I與第二區II之間的邊界朝向第二基底300的第一區I或第二區II的中心部分的凸面形狀的形狀而非線形。
在例示性實施例中，圖64中所繪示的第四隔離圖案345的第一側壁及第二側壁中的各者的曲率可小於圖57中所繪示的第四隔離圖案345的第一側壁及第二側壁中的各者的曲率。
圖64繪示第四隔離圖案345延伸穿過在第二方向D2上安置的五個主動鰭片305，然而，本發明概念的態樣可不限於此，且第四隔離圖案345可延伸穿過小於或超過五個主動鰭片305的多個主動鰭片305。在例示性實施例中，當第四隔離圖案345通過其的主動鰭片305的數目增加時，第四隔離圖案345的第一側壁及第二側壁中的各者的曲率可減小。
圖65及圖66為示出根據例示性實施例的半導體裝置的橫截面視圖，且可分別對應於圖36及圖37。
此半導體裝置可與圖34至圖37的半導體裝置實質上相同或類似，除更包括頂蓋圖案、接觸插塞、歐姆接觸以及絕緣間層以外，且因此本文中省略其重複的解釋。
參考圖65及圖66，半導體裝置可更包含第三閘極結構472及第三閘極間隔件392上的第三頂蓋圖案482以及第四閘極結構474及第四閘極間隔件394上的第四頂蓋圖案484。
第三頂蓋圖案482及第四頂蓋圖案484中的各者可包含絕緣氮化物，例如氮化矽、氮氧化矽等。
另外，半導體裝置可更包含第二絕緣間層420上的第四絕緣間層490、延伸穿過第二絕緣間層420及第四絕緣間層490以分別接觸第三源極/汲極層412及第四源極/汲極層414的第五接觸插塞502及第六接觸插塞504，以及分別延伸穿過第四絕緣間層490以及第三頂蓋圖案482及第四頂蓋圖案484以分別接觸第三閘極電極462及第四閘極電極464的第七接觸插塞512及第八接觸插塞514。
第五接觸插塞502、第六接觸插塞504、第七接觸插塞512以及第八接觸插塞514中的各者可包含導電圖案及覆蓋導電圖案的下部表面及側壁的障壁圖案。
第三歐姆接觸圖案416可形成於第三源極/汲極層412與第五接觸插塞502之間，且第四歐姆接觸圖案418可形成於第四源極/汲極層414與第六接觸插塞504之間。第三歐姆接觸圖案416及第四歐姆接觸圖案418中的各者可包含金屬矽化物，例如矽化鈷、矽化鎳、矽化鈦等。
第四絕緣間層490可包含氧化物，例如氧化矽，且第五接觸插塞502、第六接觸插塞504、第七接觸插塞512以及第八接觸插塞514中的各者可包含例如金屬、金屬氮化物、金屬矽化物等。
圖67及圖68為示出根據例示性實施例的半導體裝置的橫截面視圖，且可分別對應於圖36及圖59。
此半導體裝置可與圖58至圖59的半導體裝置實質上相同或類似，除閘極結構及源極/汲極層的形狀以外，且因此本文中省略其重複的解釋。
參考圖67，第二半導體圖案324之間的第四閘極結構474的部分可具有面向第四源極/汲極層414的可為凹面的側壁，且相應地，第四源極/汲極層414的面向第四閘極結構474的部分的側壁可為凸面的。
因此，第四源極/汲極層414在第一方向D1上的側壁可在第三方向D3上具有壓花形狀，且第四源極/汲極層414在第一方向D1上的寬度可在第三方向D3上變化。
參考圖68，第二半導體圖案324之間的第八閘極結構473的部分可具有分別面向第四源極/汲極層414的可為凹面的相對側壁，且相應地，第四源極/汲極層414中的各者的面向第八閘極結構473的部分的側壁可為凸面的。
因此，第四源極/汲極層414在第一方向D1上的相對側壁中的各者可在第三方向D3上具有壓花形狀，且第四源極/汲極層414在第一方向D1上的寬度可在第三方向D3上變化。
圖69及圖70為示出根據例示性實施例的半導體裝置的橫截面視圖，且可分別對應於圖67及圖68。
此等半導體裝置可與圖67至圖68的半導體裝置實質上相同或類似，除源極/汲極層的形狀及結構以外，且因此本文中省略其重複的解釋。
參考圖69及圖70，第三源極/汲極層412及第四源極/汲極層414中的各者在第一方向D1上的橫截面可具有凸面的上部表面，且因此第三源極/汲極層412及第四源極/汲極層414中的各者在第一方向D1上的中心部分的上部表面可高於第三源極/汲極層412及第四源極/汲極層414中的各者在第一方向D1上的邊緣部分上部表面上部表面。
在例示性實施例中，第三源極/汲極層412及第四源極/汲極層414中的各者的中心部分的上部表面可實質上平坦（例如平面），且第三源極/汲極層412及第四源極/汲極層414中的各者的邊緣部分中的各者的上部表面的高度可自中心部分朝向其末端逐漸減小。
在例示性實施例中，第四源極/汲極層414可包含在第三方向D3上依序堆疊的第一磊晶層414a、第二磊晶層414b以及第三磊晶層414c。第一磊晶層414a及第二磊晶層414b中的各者可包含摻雜有p型雜質的矽鍺，且第三磊晶層414c可包含未經摻雜矽或摻雜有p型雜質的矽。
在例示性實施例中，包含於第二磊晶層414b中的鍺的濃度可高於包含於第一磊晶層414a中的鍺的濃度，且包含於第二磊晶層414b中的雜質的濃度可高於包含於第一磊晶層414a中的雜質的濃度，然而，本發明概念的態樣可不限於此。
圖71為示出根據例示性實施例的半導體裝置的橫截面視圖，且可對應於圖65。
此半導體裝置可與圖65的半導體裝置實質上相同或類似，除源極/汲極層的形狀以外，且因此本文中省略其重複的解釋。
參考圖71，如在圖69及圖70中所繪示的半導體裝置中，第三源極/汲極層412及第四源極/汲極層414中的各者在第一方向D1上的橫截面可具有凸面的上部表面，且因此第三源極/汲極層412及第四源極/汲極層414中的各者在第一方向D1上的中心部分的上部表面可高於第三源極/汲極層412及第四源極/汲極層414中的各者在第一方向D1上的邊緣部分的上部表面。
第五接觸插塞502及第六接觸插塞504可延伸穿過上部部分，例如分別在第三源極/汲極層412及第四源極/汲極層414在第一方向D1上的中心部分的上部部分，且因此例如第三源極/汲極層412及第四源極/汲極層414在第一方向D1上的相對邊緣部分中的至少一者的上部部分的其他上部部分可分別高於第五接觸插塞502及第六接觸插塞504的底部表面。
亦即，第三源極/汲極層412的自其其他部分突出的上部部分可安置於第三閘極結構472與第五接觸插塞502之間，且第四源極/汲極層414的自其其他部分突出的上部部分可安置於第四閘極結構474與第六接觸插塞504之間。
在例示性實施例中，第五接觸插塞502及第六接觸插塞504中的各者的下部表面可具有凸面形狀。
根據例示性實施例的半導體裝置可用於各種類型的記憶體裝置及系統中。舉例而言，半導體裝置可應用於邏輯裝置（例如CPU、MPU、AP等）中的CMOS電晶體。半導體裝置亦可應用於揮發性記憶體裝置（例如，DRAM裝置、SRAM裝置等）或非揮發性記憶體裝置（例如，快閃記憶體裝置、PRAM裝置、MRAM裝置、RRAM裝置等）中的CMOS電晶體。
前述內容示出例示性實施例，且不解釋為對其的限制。儘管已描述幾個例示性實施例，但所屬領域中具通常知識者將易於瞭解，在不實質上背離本發明概念的新穎教示內容及優點的情況下，許多修改在例示性實施例中為可能的。因此，所有此類修改意欲包含於如申請專利範圍中所限定的本發明概念的態樣的範圍內。在申請專利範圍中，手段加功能條款（means-plus-function clause）意欲涵蓋在本文中描述為執行所述功能的結構，且不僅涵蓋結構等效物且亦涵蓋等效結構。因此，應理解，前述內容示出各種例示性實施例但不應解釋為限於所揭露的特定例示性實施例，且對所揭露例示性實施例以及其他例示性實施例的修改意欲包含於所附申請專利範圍的範圍內。
100:第一基底 105:主動圖案/第一主動鰭片/第二主動鰭片 105a:下部主動圖案 105b:上部主動圖案 107:第一溝槽 110:第二溝槽 115:第三溝槽 120:第一隔離圖案 125:第二隔離圖案 125a、345a:突出部分 132:第一虛設閘極絕緣圖案 134:第二虛設閘極絕緣圖案 142:第一虛設閘極電極 144:第二虛設閘極電極 152:第一虛設閘極遮罩 154:第二虛設閘極遮罩 162:第一虛設閘極結構 164:第二虛設閘極結構 172:第一閘極間隔件 174:第二閘極間隔件 181:第一凹槽 182:第一源極/汲極層 183:第二凹槽 184:第二源極/汲極層 185:第三凹槽 186:第一歐姆接觸圖案 188:第二歐姆接觸圖案 190:第一絕緣間層 202:第一開口 204:第二開口 211:第五閘極絕緣圖案 212:第一閘極絕緣圖案 213:第六閘極絕緣圖案 214:第二閘極絕緣圖案 216:第五虛設閘極絕緣圖案 218:第六虛設閘極絕緣圖案 221:第五閘極電極 222:第一閘極電極 223:第六閘極電極 224:第二閘極電極 226:第五虛設閘極電極 228:第六虛設閘極電極 231:第五閘極結構 232:第一閘極結構 233:第六閘極結構 234:第二閘極結構 236:第五虛設閘極結構 238:第六虛設閘極結構 262:第一頂蓋圖案 264:第二頂蓋圖案 270:第三絕緣間層 282:第一接觸插塞 284:第二接觸插塞 292:第三接觸插塞 294:第四接觸插塞 300:第一基底 305:主動圖案/第三主動鰭片/第四主動鰭片 307:第四溝槽 310:犧牲線 312:第一犧牲圖案 314:第二犧牲圖案 320:半導體線 322:第一半導體圖案 324:第二半導體圖案 330:第五溝槽 335:第六溝槽 340:第三隔離圖案 345:第四隔離圖案 352:第三虛設閘極絕緣圖案 354:第四虛設閘極絕緣圖案 362:第三虛設閘極電極 364:第四虛設閘極電極 372:第三虛設閘極遮罩 374:第四虛設閘極遮罩 382:第三虛設閘極結構 384:第四虛設閘極結構 392:第三閘極間隔件 394:第四閘極間隔件 400:第一內部間隔件 411:第三開口 412:第三源極/汲極層 413:第四開口 414:第四源極/汲極層 414a:第一磊晶層 414b:第二磊晶層 414c:第三磊晶層 415:第四凹槽 416:第三歐姆接觸圖案 418:第四歐姆接觸圖案 420:第二絕緣間層 432:第五開口 434:第六開口 442:第三間隙 444:第四間隙 451:第七閘極絕緣圖案 452:第三閘極絕緣圖案 453:第八閘極絕緣圖案 454:第四閘極絕緣圖案 456:第七虛設閘極絕緣圖案 458:第八虛設閘極絕緣圖案 461:第七閘極電極 462:第三閘極電極 463:第八閘極電極 464:第四閘極電極 466:第七虛設閘極電極 468:第八虛設閘極電極 471:第七閘極結構 472:第三閘極結構 473:第八閘極結構 474:第四閘極結構 476:第七虛設閘極結構 478:第八虛設閘極結構 482:第三頂蓋圖案 484:第四頂蓋圖案 490:第四絕緣間層 502:第五接觸插塞 504:第六接觸插塞 512:第七接觸插塞 514:第八接觸插塞 A-A'、B-B'、C-C'、D-D'、E-E':線 D1:第一方向 D2:第二方向 D3:第三方向 I:第一區 II:第二區 S1:第一距離 S2:第二距離 S3:第三距離 S4:第四距離 W1:第一寬度 W2:第二寬度 W3:第三寬度 W4:第四寬度 W5:第五寬度 W6:第六寬度 W7:第七寬度 W8:第八寬度
圖1至圖4為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖。 圖5至圖16為示出製造根據例示性實施例的半導體裝置的方法的平面視圖及橫截面視圖。 圖17及圖18分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖。 圖19及圖20分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖。 圖21至圖23為示出根據例示性實施例的半導體裝置的橫截面視圖。 圖24為示出根據例示性實施例的半導體裝置的平面視圖。 圖25及圖26分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖。 圖27及圖28分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖。 圖29及圖30分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖。 圖31為示出根據例示性實施例的半導體裝置的平面視圖。 圖32及圖33為示出根據例示性實施例的半導體裝置的橫截面視圖。 圖34至圖37為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖。 圖38至圖49為示出製造根據例示性實施例的半導體裝置的方法的平面視圖及橫截面視圖。 圖50及圖51分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖。 圖52及圖53分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖。 圖54至圖56為示出根據例示性實施例的半導體裝置的橫截面視圖。 圖57為示出根據例示性實施例的半導體裝置的平面視圖。 圖58及圖59分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖。 圖60及圖61分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖。 圖62及圖63分別為示出根據例示性實施例的半導體裝置的平面視圖及橫截面視圖。 圖64為示出根據例示性實施例的半導體裝置的平面視圖。 圖65及圖66為示出根據例示性實施例的半導體裝置的橫截面視圖。 圖67至圖68為示出根據例示性實施例的半導體裝置的橫截面視圖。 圖69至圖70為示出根據例示性實施例的半導體裝置的橫截面視圖。 圖71為示出根據例示性實施例的半導體裝置的橫截面視圖。
100:第一基底
105:主動圖案/第一主動鰭片/第二主動鰭片
105a:下部主動圖案
105b:上部主動圖案
125:第二隔離圖案
125a:突出部分
172:第一閘極間隔件
174:第二閘極間隔件
182:第一源極/汲極層
184:第二源極/汲極層
190:第一絕緣間層
212:第一閘極絕緣圖案
214:第二閘極絕緣圖案
222:第一閘極電極
224:第二閘極電極
232:第一閘極結構
234:第二閘極結構
C-C':線
D1:第一方向
D2:第二方向
D3:第三方向
I:第一區
II:第二區
S1:第一距離
S2:第二距離
W1:第一寬度
W2:第二寬度

Claims (10)

  1. 一種半導體裝置，包括： 第一主動鰭片及第二主動鰭片，分別位於基底的第一區及第二區上； 隔離圖案，位於所述基底的所述第一區與所述第二區之間的邊界及所述基底的所述第一區及所述第二區的鄰近於所述邊界的部分上，所述隔離圖案使所述第一主動鰭片與所述第二主動鰭片彼此分離； 第一閘極結構，位於所述基底的所述第一區的所述第一主動鰭片及所述隔離圖案上； 第二閘極結構，位於所述基底的所述第二區上的所述第二主動鰭片及所述隔離圖案上； 第一源極/汲極層，位於所述第一主動鰭片的鄰近於所述第一閘極結構的部分上；以及 第二源極/汲極層，位於所述第二主動鰭片的鄰近於所述第二閘極結構的部分上， 其中在垂直於所述基底的上部表面的豎直方向上所述第一閘極結構的重疊所述第一主動鰭片的部分的寬度大於在所述豎直方向上所述第二閘極結構的重疊所述第二主動鰭片的部分的寬度。
  2. 如請求項1所述的半導體裝置，其中在所述豎直方向上所述第一閘極結構的重疊所述第一主動鰭片的所述部分的所述寬度大於所述第一閘極結構的總寬度的一半。
  3. 如請求項1所述的半導體裝置，其中在所述豎直方向上所述第二閘極結構的重疊所述第二主動鰭片的所述部分的所述寬度小於所述第二閘極結構的總寬度的一半。
  4. 如請求項1所述的半導體裝置，其中自所述邊界至所述基底的所述第一區上的所述隔離圖案的部分的第一側壁的第一距離小於自所述邊界至所述基底的所述第二區上的所述隔離圖案的部分的第二側壁的第二距離。
  5. 如請求項1所述的半導體裝置，其中所述第一閘極結構及所述第二閘極結構具有相同寬度。
  6. 如請求項1所述的半導體裝置，其中自所述邊界至所述第一閘極結構的距離等於自所述邊界至所述第二閘極結構的距離。
  7. 如請求項1所述的半導體裝置，其中所述第一源極/汲極層包含摻雜有n型雜質的矽或摻雜有n型雜質的碳化矽，且所述第二源極/汲極層包含摻雜有p型雜質的矽鍺。
  8. 如請求項1所述的半導體裝置，其中所述基底的所述第一區上的所述隔離圖案的部分的最下部表面低於所述基底的所述第二區上的所述隔離圖案的部分的最下部表面。
  9. 一種半導體裝置，包括： 第一主動鰭片及第二主動鰭片，分別位於基底的第一區及第二區上，所述第一主動鰭片及所述第二主動鰭片中的各者在平行於所述基底的上部表面的第一方向上延伸； 隔離圖案，位於所述基底的所述第一區與所述第二區之間的邊界及所述基底的所述第一區及所述第二區的鄰近於所述邊界的部分上，所述隔離圖案使所述第一主動鰭片與所述第二主動鰭片彼此分離且在所述基底的所述第一區及所述第二區上分別具有第一側壁及第二側壁，且使所述第一側壁與所述第二側壁在所述第一方向上面向彼此； 第一閘極結構，在所述基底的所述第一區上的所述第一主動鰭片及所述隔離圖案上在第二方向上延伸，所述第二方向平行於所述基底的所述上部表面且與所述第一方向交叉； 第二閘極結構，在所述基底的所述第二區上的所述第二主動鰭片及所述隔離圖案上在所述第二方向上延伸； 第一源極/汲極層，位於所述第一主動鰭片的鄰近於所述第一閘極結構的部分上；以及 第二源極/汲極層，位於所述第二主動鰭片的鄰近於所述第二閘極結構的部分上， 其中在所述第一方向上自所述邊界至所述隔離圖案的所述第一側壁的距離小於在所述第一方向上自所述邊界至所述隔離圖案的所述第二側壁的距離。
  10. 一種半導體裝置，包括： 第一主動鰭片及第二主動鰭片，分別位於基底的第一區及第二區上，所述第一主動鰭片及所述第二主動鰭片中的各者在平行於所述基底的上部表面的第一方向上延伸； 隔離圖案，位於所述基底的所述第一區與所述第二區之間的邊界及所述基底的所述第一區及所述第二區的鄰近於所述邊界的部分上，所述隔離圖案使所述第一主動鰭片與所述第二主動鰭片彼此分離且在所述基底的所述第一區及所述第二區上分別具有第一側壁及第二側壁，且使所述第一側壁與所述第二側壁在所述第一方向上面向彼此； 第一閘極結構，在所述基底的所述第一區上的所述第一主動鰭片及所述隔離圖案上在第二方向上延伸，所述第二方向平行於所述基底的所述上部表面且與所述第一方向交叉； 第二閘極結構，在所述基底的所述第二區上的所述第二主動鰭片及所述隔離圖案上在所述第二方向上延伸； 第一源極/汲極層，位於所述第一主動鰭片的鄰近於所述第一閘極結構的部分上； 第二源極/汲極層，位於所述第二主動鰭片的鄰近於所述第二閘極結構的部分上； 第三閘極結構，位於所述基底的所述第一區上的所述第一主動鰭片上，所述第三閘極結構在所述第二方向上延伸且在所述第一方向上與所述第一閘極結構間隔開； 第四閘極結構，位於所述基底的所述第二區上的所述第二主動鰭片上，所述第四閘極結構在所述第二方向上延伸且在所述第一方向上與所述第二閘極結構間隔開； 第三源極/汲極層，位於所述第一主動鰭片的鄰近於所述第三閘極結構的部分上；以及 第四源極/汲極層，位於所述第二主動鰭片的鄰近於所述第四閘極結構的部分上， 其中在垂直於所述基底的上部表面的豎直方向上所述第一閘極結構的重疊所述第一主動鰭片的部分的寬度大於在所述豎直方向上所述第二閘極結構的重疊所述第二主動鰭片的部分的寬度。
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