TW202418551A - 半導體裝置 - Google Patents
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Abstract
一種半導體裝置可包括包含主動圖案的基板、位於主動圖案上的通道圖案、源極/汲極圖案、閘極電極以及絕緣圖案。通道圖案可包括彼此間隔開且垂直地堆疊的半導體圖案。半導體圖案中的最下部半導體圖案可為第一半導體圖案。源極/汲極圖案可連接至半導體圖案。閘極電極可位於半導體圖案上且可包括位於除了第一半導體圖案之外的半導體圖案下方的多個內電極。絕緣圖案可位於第一半導體圖案與主動圖案之間。絕緣圖案可包括介電圖案及保護層。保護層可位於介電圖案與第一半導體圖案之間。保護層可位於介電圖案與主動圖案之間。
Description
[相關申請案的交叉參考]
本美國非臨時申請案基於35 U.S.C. §119主張優先於2022年10月25日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0138567號及2022年10月27日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0140469號，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念是有關於半導體裝置，且更具體而言是有關於包括場效電晶體的半導體裝置及其製造方法。
半導體裝置包括積體電路，所述積體電路包括金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）。隨著半導體裝置的大小及設計規則逐漸減縮，MOSFET的大小亦越來越按比例縮小。MOSFET的按比例縮小可能會使半導體裝置的操作特性劣化。因此，已進行各種研究來開發製造在克服由半導體裝置的高度整合造成的限制的同時具有優異效能的半導體裝置的方法。
本發明概念的一些實施例提供一種可靠性得到提高且電性性質得到改善的半導體裝置。
本發明概念的一些實施例提供一種製造可靠性得到提高且電性性質得到改善的半導體裝置的方法。
根據本發明概念的一些實施例，一種半導體裝置可包括：基板，包括主動圖案；通道圖案，位於主動圖案上，通道圖案包括彼此間隔開且垂直地堆疊的多個半導體圖案，且所述多個半導體圖案中的最下部半導體圖案為第一半導體圖案；源極/汲極圖案，連接至所述多個半導體圖案；閘極電極，位於所述多個半導體圖案上；以及絕緣圖案，位於第一半導體圖案與主動圖案之間。閘極電極可包括位於除了第一半導體圖案之外的所述多個半導體圖案下方的多個內電極。絕緣圖案可包括介電圖案及保護層。保護層可位於介電圖案與第一半導體圖案之間。保護層可位於介電圖案與主動圖案之間。
根據本發明概念的一些實施例，一種半導體裝置可包括：基板，包括主動區；裝置隔離層，位於主動區上，裝置隔離層界定位於主動區上的主動圖案；通道圖案，位於主動圖案上，通道圖案包括彼此間隔開且垂直地堆疊的多個半導體圖案，所述多個半導體圖案中的最下部半導體圖案為第一半導體圖案；源極/汲極圖案，連接至所述多個半導體圖案；閘極電極，位於所述多個半導體圖案上；以及絕緣圖案，位於第一半導體圖案與主動圖案之間。閘極電極可包括位於除了第一半導體圖案之外的所述多個半導體圖案下方的多個內電極。絕緣圖案可延伸至第一半導體圖案與主動圖案之間的裝置隔離層上。
根據本發明概念的一些實施例，一種半導體裝置可包括：基板，包括主動圖案；通道圖案，位於主動圖案上，通道圖案包括彼此間隔開且垂直地堆疊的多個半導體圖案，所述多個半導體圖案中的最下部半導體圖案為第一半導體圖案；源極/汲極圖案，連接至所述多個半導體圖案；閘極電極，位於所述多個半導體圖案上；以及絕緣圖案，位於第一半導體圖案與主動圖案之間。閘極電極可包括位於除了第一半導體圖案之外的所述多個半導體圖案下方的多個內電極。絕緣圖案可包括介電圖案及保護層。保護層可位於介電圖案與第一半導體圖案之間。保護層可位於介電圖案與主動圖案之間。閘極電極可在第一方向上延伸。保護層可在第一方向上具有第一寬度。介電圖案可在第一方向上具有第二寬度。第一寬度可與第二寬度不同。
圖1至圖3示出顯示根據本發明概念一些實施例的半導體裝置的邏輯胞元的概念圖。
參照圖1，可提供單高度胞元SHC。舉例而言，在基板100上可設置有第一電源線M1_R1及第二電源線M1_R2。第一電源線M1_R1可為用於提供源極電壓VSS（例如，地電壓）的路徑。第二電源線M1_R2可為用於提供汲極電壓VDD（例如，電源電壓）的路徑。
單高度胞元SHC可界定於第一電源線M1_R1與第二電源線M1_R2之間。單高度胞元SHC可包括一個第一主動區AR1及一個第二主動區AR2。第一主動區AR1及第二主動區AR2中的一者可為P型金屬氧化物半導體場效電晶體（PMOSFET）區，且第一主動區AR1及第二主動區AR2中的另一者可為N型金屬氧化物半導體場效電晶體（NMOSFET）區。舉例而言，單高度胞元SHC可具有設置於第一電源線M1_R1與第二電源線M1_R2之間的互補金屬氧化物半導體（complementary metal-oxide semiconductor，CMOS）結構。
第一主動區AR1及第二主動區AR2中的每一者可在第一方向D1上具有第一寬度W1。第一高度HE1可被定義為指示單高度胞元SHC在第一方向D1上的長度。第一高度HE1可與第一電源線M1_R1與第二電源線M1_R2之間的距離（例如，節距）實質上相同。
單高度胞元SHC可構成一個邏輯胞元。在本說明書中，邏輯胞元可意指實行特定功能的邏輯裝置，例如與（AND）、或（OR）、互斥或（XOR）、異或非（XNOR）及反相器。舉例而言，邏輯胞元可包括用於構成邏輯裝置的電晶體，且亦可包括將電晶體彼此連接的配線走線（wiring line）。
參照圖2，可提供雙高度胞元DHC。舉例而言，在基板100上可設置有第一電源線M1_R1、第二電源線M1_R2及第三電源線M1_R3。第一電源線M1_R1可設置於第二電源線M1_R2與第三電源線M1_R3之間。第三電源線M1_R3可為用於提供源極電壓VSS的路徑。
雙高度胞元DHC可界定於第二電源線M1_R2與第三電源線M1_R3之間。雙高度胞元DHC可包括兩個第一主動區AR1及兩個第二主動區AR2。
所述兩個第二主動區AR2中的一者可與第二電源線M1_R2相鄰。所述兩個第二主動區AR2中的另一者可與第三電源線M1_R3相鄰。所述兩個第一主動區AR1可與第一電源線M1_R1相鄰。當在平面中觀察時，第一電源線M1_R1可設置於所述兩個第一主動區AR1之間。
第二高度HE2可被定義為指示雙高度胞元DHC在第一方向D1上的長度。第二高度HE2可為圖1所示第一高度HE1的約兩倍。雙高度胞元DHC的所述兩個第一主動區AR1可共同連接於一起以用作一個主動區。
在本發明概念的實施例中，圖2中所示的雙高度胞元DHC可被定義為多高度胞元。儘管未示出，然而多高度胞元可包括胞元高度是單高度胞元SHC的高度的約三倍的三高度胞元。
參照圖3，在基板100上可設置有以二維方式設置的第一單高度胞元SHC1、第二單高度胞元SHC2及雙高度胞元DHC。第一單高度胞元SHC1可位於第一電源線M1_R1與第二電源線M1_R2之間。第二單高度胞元SHC2可位於第一電源線M1_R1與第三電源線M1_R3之間。第二單高度胞元SHC2可在第一方向D1上與第一單高度胞元SHC1相鄰。
雙高度胞元DHC可設置於第二電源線M1_R2與第三電源線M1_R3之間。雙高度胞元DHC可在第二方向D2上與第一單高度胞元SHC1及第二單高度胞元SHC2相鄰。
在第一單高度胞元SHC1與雙高度胞元DHC之間以及第二單高度胞元SHC2與雙高度胞元DHC之間可設置有分隔結構DB。分隔結構DB可將雙高度胞元DHC的主動區與第一單高度胞元SHC1及第二單高度胞元SHC2中的每一者的主動區電性分隔開。
圖4示出顯示根據本發明概念一些實施例的半導體裝置的平面圖。圖5A、圖5B、圖5C及圖5D示出分別沿著圖4所示線A-A'、B-B'、C-C'及D-D'截取的剖視圖。圖6示出顯示圖5A中繪示的區段M的實例的放大圖。圖4及圖5A至圖5D中繪示的半導體裝置是圖1所示的單高度胞元SHC的詳細實例。
參照圖4及圖5A至圖5D，基板100上可提供單高度胞元SHC。單高度胞元SHC上可設置有包括於邏輯電路中的邏輯電晶體。基板100可為化合物半導體基板或包含矽、鍺或矽-鍺的半導體基板。舉例而言，基板100可為矽基板。
基板100可包括第一主動區AR1及第二主動區AR2。第一主動區AR1及第二主動區AR2中的每一者可在第二方向D2上延伸。在實施例中，第一主動區AR1可為NMOSFET區，且第二主動區AR2可為PMOSFET區。
第一主動圖案AP1及第二主動圖案AP2可由形成於基板100的上部部分上的溝渠TR界定。第一主動圖案AP1可設置於第一主動區AR1上，且第二主動圖案AP2可設置於第二主動區AR2上。第一主動圖案AP1及第二主動圖案AP2可在第二方向D2上延伸。第一主動圖案AP1及第二主動圖案AP2可為基板100的在垂直方向上突出的部分。
在基板100上可設置有裝置隔離層ST。裝置隔離層ST可填充溝渠TR。裝置隔離層ST可包括氧化矽層。裝置隔離層ST可不覆蓋第一通道圖案CH1及第二通道圖案CH2（其將在以下進行論述）中的任一者。
在第一主動圖案AP1上可設置有第一通道圖案CH1。在第二主動圖案AP2上可設置有第二通道圖案CH2。第一通道圖案CH1及第二通道圖案CH2中的每一者可包括依序堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3可在垂直方向（或第三方向D3）上彼此間隔開。
第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可包含矽（Si）、鍺（Ge）或矽-鍺（SiGe）。舉例而言，第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3中的每一者可包含結晶矽。在本發明概念的實施例中，第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3可為堆疊的奈米片。
在第一主動圖案AP1上可設置有多個第一源極/汲極圖案SD1。在第一主動圖案AP1的上部部分上可形成有多個第一凹陷RS1。第一源極/汲極圖案SD1可對應地設置於第一凹陷RS1中。第一源極/汲極圖案SD1可為第一導電類型（例如，n型）的雜質區。第一通道圖案CH1可夹置於一對第一源極/汲極圖案SD1之間。舉例而言，所述一對第一源極/汲極圖案SD1可經由堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3彼此連接。
在第二主動圖案AP2上可設置有多個第二源極/汲極圖案SD2。在第二主動圖案AP2的上部部分上可形成有多個第二凹陷RS2。第二源極/汲極圖案SD2可對應地設置於第二凹陷RS2中。第二源極/汲極圖案SD2可為第二導電類型（例如，p型）的雜質區。第二通道圖案CH2可夹置於一對第二源極/汲極圖案SD2之間。舉例而言，所述一對第二源極/汲極圖案SD2可經由堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3彼此連接。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可為藉由選擇性磊晶生長（selective epitaxial growth，SEG）製程形成的磊晶圖案。舉例而言，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的每一者可具有高於第三半導體圖案SP3的頂表面的頂表面。作為另一實例，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的至少一者的頂表面可位於與第三半導體圖案SP3的頂表面的水準實質上相同的水準處。
在本發明概念的實施例中，第一源極/汲極圖案SD1可包含與基板100的半導體元素相同的半導體元素（例如，Si）。第二源極/汲極圖案SD2可包含晶格常數（lattice constant）較基板100的半導體元素的晶格常數大的半導體元素（例如，SiGe）。因此，一對第二源極/汲極圖案SD2可向第二通道圖案CH2提供壓縮應力。
在本發明概念的實施例中，第二源極/汲極圖案SD2在其側壁上可具有不平坦的壓花形狀。舉例而言，第二源極/汲極圖案SD2的側壁可具有波狀輪廓。第二源極/汲極圖案SD2的側壁可朝向絕緣圖案IF以及閘極電極GE（其將在以下進行論述）的第一內電極PO1及第二內電極PO2突出。
第一通道圖案CH1及第二通道圖案CH2上可設置有閘極電極GE。閘極電極GE中的每一者可在第一方向D1上延伸，同時跨過第一通道圖案CH1及第二通道圖案CH2伸展。閘極電極GE中的每一者可與第一通道圖案CH1及第二通道圖案CH2在垂直方向上交疊。閘極電極GE可在第二方向D2上以第一節距佈置。
閘極電極GE可包括夹置於第一半導體圖案SP1與第二半導體圖案SP2之間的第一內電極PO1、夹置於第二半導體圖案SP2與第三半導體圖案SP3之間的第二內電極PO2、以及位於第三半導體圖案SP3上的外電極OGE。
參照圖5D，閘極電極GE可設置於第二半導體圖案SP2及第三半導體圖案SP3中的每一者的頂表面TS、底表面BS以及相對的側壁SW上。閘極電極GE可設置於第一半導體圖案SP1的頂表面TS及相對的側壁SW上。舉例而言，根據本實施例的電晶體可為其中閘極電極GE以三維方式環繞第一通道圖案CH1及第二通道圖案CH2的三維場效電晶體（例如，多橋通道場效電晶體（multi-bridge channel field-effect transistor，MBCFET）或全環繞閘極場效電晶體（gate-all-around field-effect transistor，GAAFET））。
返回參照圖5A，在第一主動區AR1上，在第一源極/汲極圖案SD1與閘極電極GE的第一內電極PO1及第二內電極PO2之間以及在第一源極/汲極圖案SD1與絕緣圖案IF之間可夹置有內間隔件ISP。第一內電極PO1及第二內電極PO2以及絕緣圖案IF可越過內間隔件ISP而各自與第一源極/汲極圖案SD1間隔開。內間隔件ISP可限制及/或防止來自閘極電極GE的漏電流（leakage current）。
再次參照圖4及圖5A至圖5D，一對閘極間隔件GS可設置於包括於閘極電極GE中的外電極OGE的相對側壁上。閘極間隔件GS可沿著閘極電極GE在第一方向D1上延伸。閘極間隔件GS可具有較閘極電極GE的頂表面高的頂表面。閘極間隔件GS的頂表面可與第一層間介電層110（其將在以下進行論述）的頂表面共面。在實施例中，閘極間隔件GS可包括選自SiCN、SiCON及SiN中的至少一者。在另一實施例中，閘極間隔件GS可包括由選自SiCN、SiCON及SiN中的至少兩者形成的多層。
在本發明概念的實施例中，參照圖6，閘極間隔件GS可包括位於閘極電極GE的側壁上的第一間隔件GS1及位於第一間隔件GS1上的第二間隔件GS2。第一間隔件GS1及第二間隔件GS2中的每一者可包含含矽介電材料。舉例而言，第一間隔件GS1可包含含矽的低介電常數介電材料（例如SiCON）。第二間隔件GS2可包含具有優異抗蝕刻性的含矽介電材料（例如SiN）。當如下所述形成主動接觸件AC時，第二間隔件GS2可用作蝕刻終止層。第二間隔件GS2可用於以自對準（self-alignment）方式形成主動接觸件AC。
返回參照圖4及圖5A至圖5D，閘極電極GE上可設置有閘極頂蓋圖案GP。閘極頂蓋圖案GP可沿著閘極電極GE在第一方向D1上延伸。閘極頂蓋圖案GP可包含相對於第一層間介電層110及第二層間介電層120（其將在以下進行論述）具有蝕刻選擇性的材料。舉例而言，閘極頂蓋圖案GP可包含選自SiON、SiCN、SiCON及SiN中的至少一者。
在閘極電極GE與第一通道圖案CH1之間以及閘極電極GE與第二通道圖案CH2之間可夹置有閘極介電層GI。閘極介電層GI可覆蓋第一半導體圖案SP1至第三半導體圖案SP3中的每一者的頂表面TS、底表面BS以及相對的側壁SW（參見圖5D）。閘極介電層GI可覆蓋裝置隔離層ST的位於閘極電極GE之下的頂表面。
在本發明概念的實施例中，閘極介電層GI可包括氧化矽層、氮氧化矽層及高介電常數介電層中的一或多者。舉例而言，閘極介電層GI可具有其中氧化矽層與高介電常數介電層进行堆疊的結構。高介電常數介電層可包含介電常數大於氧化矽層的介電常數的高介電常數介電材料。舉例而言，高介電常數介電材料可包括選自以下中的至少一者：氧化鉿、氧化鉿矽、氧化鉿鋯、氧化鉿鉭、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅。
作為另外一種選擇，根據本發明概念的半導體裝置可包括使用負電容器的負電容場效電晶體。舉例而言，閘極介電層GI可包括呈現鐵電性質的鐵電材料層及呈現順電性質的順電材料層。
鐵電材料層可具有負電容且順電材料層可具有正電容。舉例而言，當二或更多個電容器串聯連接時且當每一電容器具有正電容時，總電容可減小至小於每一電容器的電容。相比之下，當串聯連接的二或更多個電容器中的至少一者具有負電容時，總電容可具有增大至大於每一電容器的電容絕對值的正值。
當具有負電容的鐵電材料層串聯連接至具有正電容的順電材料層時，串聯連接的鐵電材料層與順電材料層的總電容可增大。總電容的增大可用於使得包括鐵電材料層的電晶體能夠在室溫下具有小於約60毫伏/十倍漏電流變化（mV/decade）的次臨限擺幅（sub-threshold swing）。
鐵電材料層可具有鐵電性性質。鐵電材料層可包含例如氧化鉿、氧化鉿鋯、氧化鋇鍶鈦及氧化鉛鋯鈦中的一或多者。舉例而言，氧化鉿鋯可為其中氧化鉿經鋯（Zr）摻雜的材料。作為另一實例，氧化鉿鋯可為鉿（Hf）、鋯（Zr）及氧（O）的化合物。
鐵電材料層可更包含摻雜至鐵電材料層中的雜質。舉例而言，雜質可包括選自以下中的至少一者：鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）及錫（Sn）。鐵電材料層中所包含的雜質的類型可依據鐵電材料層中所包含的鐵電材料而發生改變。
當鐵電材料層包含氧化鉿時，鐵電材料層可包含例如釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）及釔（Y）等雜質中的至少一者。
當雜質是鋁（Al）時，鐵電材料層可包含約3原子百分比至8原子百分比的鋁。在本說明書中，雜質的比率可為鋁对鉿和鋁之和的比率。
當雜質是矽（Si）時，鐵電材料層可包含約2原子百分比至約10原子百分比的矽。當雜質是釔（Y）時，鐵電材料層可包含約2原子百分比至約10原子百分比的釔。當雜質是釓（Gd）時，鐵電材料層可包含約1原子百分比至約7原子百分比的釓。當雜質是鋯（Zr）時，鐵電材料層可包含約50原子百分比至約80原子百分比的鋯。
順電材料層可具有順電性質。順電材料層可包含例如選自氧化矽及高介電常數金屬氧化物中的至少一者。順電材料層中所包含的金屬氧化物可包括例如氧化鉿、氧化鋯及氧化鋁中的一或多者，但本發明概念並非僅限於此。
鐵電材料層與順電材料層可包含相同的材料。鐵電材料層可具有鐵電性性質，但順電材料層可不具有鐵電性質。舉例而言，當鐵電材料層及順電材料層包含氧化鉿時，鐵電材料層中所包含的氧化鉿可具有與順電材料層中所包含的氧化鉿的晶體結構不同的晶體結構。
鐵電材料層可具有呈鐵電性質的厚度。鐵電材料層的厚度可介於例如自約0.5奈米至約10奈米的範圍內，但本發明概念並非僅限於此。由於各种鐵電材料具有其各自的呈現出鐵電性質的臨界厚度，因此鐵電材料層的厚度可依據鐵電材料而定。
舉例而言，閘極介電層GI可包括單個鐵電材料層。作為另一實例，閘極介電層GI可包括彼此間隔開的多個鐵電材料層。閘極介電層GI可具有其中多個鐵電材料層與多個順電材料層交替堆疊的堆疊結構。
再次參照圖4及圖5A至圖5D，閘極電極GE可包括第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。第一金屬圖案可設置於閘極介電層GI上且可與第二半導體圖案SP2及第三半導體圖案SP3相鄰。第一金屬圖案可包含用於控制電晶體的臨限電壓的功函數金屬。可調節第一金屬圖案的厚度及組成物，以達成所期望的電晶體的臨限電壓。舉例而言，閘極電極GE的第一內電極PO1及第二內電極PO2可由第一金屬圖案或功函數金屬形成。
第一金屬圖案可包括金屬氮化物層。舉例而言，第一金屬圖案可包含氮（N）及選自鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）及鉬（Mo）中的至少一種金屬。另外，第一金屬圖案可更包含碳（C）。第一金屬圖案可包括多個堆疊的功函數金屬層。
第二金屬圖案可包含電阻小於第一金屬圖案的電阻的金屬。舉例而言，第二金屬圖案可包含選自鎢（W）、鋁（Al）、鈦（Ti）及鉭（Ta）中的至少一種金屬。舉例而言，閘極電極GE的外電極OGE可包括第一金屬圖案且更包括位於第一金屬圖案上的第二金屬圖案。
在基板100上可設置有第一層間介電層110。第一層間介電層110可覆蓋閘極間隔件GS以及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一層間介電層110可具有與閘極頂蓋圖案GP的頂表面及閘極間隔件GS的頂表面實質上共面的頂表面。在第一層間介電層110上可設置有第二層間介電層120，第二層間介電層120覆蓋閘極頂蓋圖案GP。在第二層間介電層120上可設置有第三層間介電層130。在第三層間介電層130上可設置有第四層間介電層140。舉例而言，第一層間介電層110至第四層間介電層140可包括氧化矽層。
單高度胞元SHC可具有在第二方向D2上彼此相對的第一邊界BD1與第二邊界BD2。第一邊界BD1及第二邊界BD2可在第一方向D1上延伸。單高度胞元SHC可具有在第一方向D1上彼此相對的第三邊界BD3與第四邊界BD4。第三邊界BD3及第四邊界BD4可在第二方向D2上延伸。
單高度胞元SHC可在其相對側上設置有在第二方向D2上彼此相對的一對分隔結構DB。舉例而言，所述一對分隔結構DB可對應地設置於單高度胞元SHC的第一邊界BD1及第二邊界BD2上。分隔結構DB可在與閘極電極GE平行的第一方向D1上延伸。分隔結構DB與和分隔結構DB相鄰的閘極電極GE之間的節距可與第一節距相同。
分隔結構DB可穿透第一層間介電層110及第二層間介電層120且可延伸至第一主動圖案AP1及第二主動圖案AP2中。分隔結構DB可穿透第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分。分隔結構DB可將單高度胞元SHC的主動區與相鄰的另一胞元的主動區電性分隔開。
主動接觸件AC可被設置成穿透第一層間介電層110及第二層間介電層120以與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2電性連接。在閘極電極GE的相對側上可對應地設置有一對主動接觸件AC。當在平面图中觀察時，主動接觸件AC可具有在第一方向D1上延伸的條形形狀。
主動接觸件AC可為自對準接觸件。舉例而言，閘極頂蓋圖案GP及閘極間隔件GS可用於以自對準方式形成主動接觸件AC。舉例而言，主動接觸件AC可覆蓋閘極間隔件GS的側壁的至少一部分。儘管未示出，然而主動接觸件AC可覆蓋閘極頂蓋圖案GP的頂表面的一部分。
在主動接觸件AC與第一源極/汲極圖案SD1之間以及在主動接觸件AC與第二源極/汲極圖案SD2之間可夹置有金屬-半導體化合物層SC或矽化物層。主動接觸件AC可經由金屬-半導體化合物層SC電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2中的一者。舉例而言，金屬-半導體化合物層SC可包含選自矽化鈦、矽化鉭、矽化鎢、矽化鎳及矽化鈷中的至少一者。
閘極接觸件GC可被設置成穿透第二層間介電層120及閘極頂蓋圖案GP以與閘極電極GE電性連接。當在平面图中觀察時，閘極接觸件GC可被設置成與第一主動區AR1及第二主動區AR2對應地交疊。舉例而言，閘極接觸件GC可設置於第二主動圖案AP2上（參見圖5B）。
在本發明概念的實施例中，參照圖5B，主動接觸件AC可具有與閘極接觸件GC相鄰的上部部分，且上部介電圖案UIP可填充主動接觸件AC的上部部分。上部介電圖案UIP可具有較閘極接觸件GC的底表面低的底表面。舉例而言，上部介電圖案UIP可使與閘極接觸件GC相鄰的主動接觸件AC具有較閘極接觸件GC的底表面低的頂表面。因此，可限制及/或防止由於閘極接觸件GC與和閘極接觸件GC相鄰的主動接觸件AC之間的接觸造成的電性短路（short circuit）。
主動接觸件AC及閘極接觸件GC中的每一者可包括導電圖案FM及環繞導電圖案FM的障壁圖案BM。舉例而言，導電圖案FM可包含選自鋁、銅、鎢、鉬及鈷中的至少一種金屬。障壁圖案BM可覆蓋導電圖案FM的側壁及底表面。障壁圖案BM可包括金屬層及金屬氮化物層。金屬層可包含選自鈦、鉭、鎢、鎳、鈷及鉑中的至少一者。金屬氮化物層可包括選自以下中的至少一者：氮化鈦（TiN）層、氮化鉭（TaN）層、氮化鎢（WN）層、氮化鎳（NiN）層、氮化鈷（CoN）層及氮化鉑（PtN）層。
第一金屬層M1可設置於第三層間介電層130中。舉例而言，第一金屬層M1可包括第一電源線M1_R1、第二電源線M1_R2及第一配線走線M1_I。第一金屬層M1的線M1_R1、M1_R2及M1_I可在第二方向D2上彼此平行地延伸。
舉例而言，第一電源線M1_R1及第二電源線M1_R2可分別設置於單高度胞元SHC的第三邊界BD3及第四邊界BD4上。第一電源線M1_R1可沿著第三邊界BD3在第二方向D2上延伸。第二電源線M1_R2可沿著第四邊界BD4在第二方向D2上延伸。
第一金屬層M1的第一配線走線M1_I可設置於第一電源線M1_R1與第二電源線M1_R2之間。第一金屬層M1的第一配線走線M1_I可以第二節距沿著第一方向D1排列。第二節距可小於第一節距。第一配線走線M1_I中的每一者可具有較第一電源線M1_R1及第二電源線M1_R2中的每一者的線寬小的線寬。
第一金屬層M1可更包括第一通孔VI1。第一通孔VI1可對應地設置於第一金屬層M1的線M1_R1、M1_R2及M1_I下方。第一通孔VI1可將主動接觸件AC電性連接至第一金屬層M1的線M1_R1、M1_R2、M1_R3及M1_I中的一者。第一通孔VI1可將閘極接觸件GC電性連接至第一金屬層M1的線M1_R1、M1_R2及M1_I中的一者。
第一金屬層M1的特定線與其下伏的第一通孔VI1可藉由各別的製程形成。舉例而言，第一金屬層M1的特定線與其下伏的第一通孔VI1可各自藉由單鑲嵌製程（single damascene process）形成。可採用亞20奈米製程（sub-20 nm process）來製造根據一些實施例的半導體裝置。
第二金屬層M2可設置於第四層間介電層140中。第二金屬層M2可包括多條第二配線走線M2_I。第二金屬層M2的第二配線走線M2_I可各自具有在第一方向D1上延伸的線性形狀或條形形狀。舉例而言，第二走線M2_I可在第一方向D1上彼此平行地延伸。
第二金屬層M2可更包括對應地設置於第二配線走線M2_I下方的第二通孔VI2。第一金屬層M1的特定線可經由第二通孔VI2電性至第二金屬層M2的對應的線。舉例而言，第二金屬層M2的配線走線與其下伏的第二通孔VI2可在雙鑲嵌製程（dual damascene process）中同時形成。
第一金屬層M1的配線走線與第二金屬層M2的配線走線可包含相同的導電材料或不同的導電材料。舉例而言，第一金屬層M1的配線走線及第二金屬層M2的配線走線可包含選自鋁、銅、鎢、鉬、釕及鈷中的至少一種金屬材料。儘管未示出，然而可在第四層間介電層140上附加地堆疊其他金屬層（例如，M3、M4、M5等）。堆疊的金屬層中的每一者可包括用於在胞元之間進行佈線的配線走線。
將參照圖6詳細論述第一主動圖案AP1上的閘極電極GE及第一通道圖案CH1。第一通道圖案CH1的第一半導體圖案SP1至第三半導體圖案SP3可在垂直方向上彼此間隔開。第一半導體圖案SP1可為第一半導體圖案SP1至第三半導體圖案SP3中的最下部半導體圖案。第一內電極PO1及第二內電極PO2可分別在第二半導體圖案SP2及第三半導體圖案SP3下方相鄰。
參照圖6，根據本發明概念的半導體裝置可包括位於第一半導體圖案SP1與第一主動圖案AP1之間的絕緣圖案IF。絕緣圖案IF可包括介電圖案DP及保護層PL。保護層PL可設置於介電圖案DP與第一半導體圖案SP1之間以及介電圖案DP與第一主動圖案AP1之間。保護層PL可在第二方向D2及第三方向D3上環繞介電圖案DP。保護層PL的厚度可小於絕緣圖案IF的除了保護層PL之外的厚度。保護層PL可包含氧化鋁（AlO）。
參照圖5A至圖6，絕緣圖案IF的厚度可大於第一內電極PO1及第二內電極PO2中的每一者的厚度。絕緣圖案IF的厚度可介於約6奈米至約13奈米的範圍內。
介電圖案DP可包含介電物質。介電物質可包括二氧化矽（SiO
2）及氮化矽（SiN）中的一或多者。
返回參照圖6，閘極介電層GI可環繞第一內電極PO2及第二內電極PO2中的每一者。閘極介電層GI可在第二方向D2及第三方向D3上環繞絕緣圖案IF。
在第一主動區AR1上，在第一源極/汲極圖案SD1與第一內電極PO1及第二內電極PO2之間以及第一源極/汲極圖案SD1與絕緣圖案IF之間可夹置有內間隔件ISP。內間隔件ISP可與第一源極/汲極圖案SD1直接接觸。絕緣圖案IF以及閘極電極GE的第一內電極PO1及第二內電極PO2可跨越內間隔件ISP而各自與第一源極/汲極圖案SD1間隔開。
可將圖6所示的第一半導體圖案SP1至第三半導體圖案SP3、第一內電極PO1及第二內電極PO2以及內間隔件ISP的說明同樣應用至圖5B中所示的第二主動區AR2。採用NMOSFET作為參照圖6論述的三維電晶體的實例，但本發明概念並非僅限於此。在實施例中，圖6所示的三維電晶體的說明可適用於PMOSFET。
圖7至圖10D示出顯示沿著圖4所示線D-D'截取的實例的剖視圖。在以下實施例中，將省略與以上參照圖1至圖6論述的技術特徵的詳細說明重複的說明，且將詳細論述其不同之处。
參照圖7，絕緣圖案IF的厚度可小於第一內電極PO1及第二內電極PO2中的每一者的厚度。位於圖11A所示的各个犧牲層SAL的底部處的第一犧牲層SAL1的厚度可小於各个犧牲層SAL中除了第一犧牲層SAL1之外的牺牲层的厚度，此可能導致形成具有其小厚度的絕緣圖案IF。
參照圖8，閘極介電層GI可覆蓋絕緣圖案IF的側壁SW。閘極介電層GI可覆蓋裝置隔離層ST。閘極介電層GI可覆蓋第二半導體圖案SP2及第三半導體圖案SP3中的每一者的頂表面TS、底表面BS及相對的側壁SW。閘極介電層GI可覆蓋第一半導體圖案SP1的頂表面TS及側壁SW。覆蓋第一半導體圖案SP1的側壁SW的閘極介電層GI可連接至覆蓋絕緣圖案IF的側壁的閘極介電層GI。閘極介電層GI可不形成於絕緣圖案IF與第一半導體圖案SP1之間或者絕緣圖案IF與第一主動圖案AP1及第二主動圖案AP2中的每一者之間。
返回參照圖8，金屬層MT可在圖14A及圖14B所示的步驟中對犧牲層SAL進行蝕刻之後填充第一內部區IRG1至第三內部區IRG3。如圖17A至圖22B（其將在以下進行論述）所示，可將移除金屬層MT及形成絕緣圖案IF同樣應用於圖8的實施例。在形成絕緣圖案IF之後，可形成閘極介電層GI。在形成閘極介電層GI之後，可在閘極介電層GI上形成閘極電極GE。
參照圖9A，絕緣圖案IF可延伸至第一半導體圖案SP1與第一主動圖案AP1之間的裝置隔離層ST上。閘極介電層GI可覆蓋第一主動圖案AP1及第二主動圖案AP2以及裝置隔離層ST。在第一半導體圖案SP1與介電圖案DP之間、介電圖案DP與第一主動圖案AP1之間以及介電圖案DP與裝置隔離層ST之間可設置有保護層PL。由於絕緣圖案IF覆蓋裝置隔離層ST，因此可限制及/或防止由於第一主動圖案AP1而產生漏電流。
如圖11A至圖18（其將在以下進行論述）所示，可將移除並形成金屬層MT同樣應用於圖9A的實施例。參照圖19C（其將在以下進行論述），介電圖案DP可填充第一內部區IRG1及外部區ORG。介電圖案DP可完全填充位於裝置隔離層ST上的特定區。
參照圖9B，可與圖9A的實施例相同或相似地形成絕緣圖案IF。舉例而言，絕緣圖案IF可延伸至位於第一半導體圖案SP1與第一主動圖案AP1之間的裝置隔離層ST上。閘極介電層GI可覆蓋第二半導體圖案SP2及第三半導體圖案SP3中的每一者的頂表面TS、底表面BS及相對的側壁SW。閘極介電層GI可覆蓋第一半導體圖案SP1的頂表面TS及側壁SW。
閘極介電層GI可覆蓋介電圖案DP的除了被保護層PL覆蓋的部分之外的頂表面。圖9B繪示閘極介電層GI覆蓋第一主動圖案AP1及第二主動圖案AP2以及裝置隔離層ST，但作為另外一種選擇，閘極介電層GI可不形成於絕緣圖案IF與第一主動圖案AP1及第二主動圖案AP2中的每一者之間或者絕緣圖案IF與裝置隔離層ST之間。舉例而言，沿著介電圖案DP的底表面形成的保護層PL可與裝置隔離層ST的頂表面以及第一主動圖案AP1及第二主動圖案AP2的頂表面直接接觸。
參照圖10A，保護層PL在第一方向D1上可具有第一寬度DPL。介電圖案DP在第一方向D1上可具有第二寬度DDP。在圖10A所示的第一主動區AR1及第二主動區AR2上，第一寬度DPL可大於第二寬度DDP。選擇性蝕刻製程可產生第一寬度DPL與第二寬度DDP之間的差異。在蝕刻製程中，保護層PL的蝕刻速率可小於介電圖案DP的蝕刻速率。
在圖10B所示的第一主動區AR1及第二主動區AR2上，第一寬度DPL可小於第二寬度DDP。選擇性蝕刻製程可產生第一寬度DPL與第二寬度DDP之間的差異。在蝕刻製程中，保護層PL的蝕刻速率可大於介電圖案DP的蝕刻速率。
參照圖10A及圖10B，第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3可在第一方向D1上各自具有第三寬度SPL。第一寬度DPL及第二寬度DDP可小於第三寬度SPL。
參照圖10C及圖10D，閘極介電層GI可覆蓋第二半導體圖案SP2及第三半導體圖案SP3中的每一者的頂表面TS、底表面BS及相對的側壁SW。閘極介電層GI可覆蓋第一半導體圖案SP1的頂表面TS及側壁SW。閘極介電層GI可覆蓋介電層IF的側壁ISW及裝置隔離層ST。
在圖14A及圖14B（其將在以下進行論述）所示的步驟中對犧牲層SAL進行蝕刻之後，金屬層MT可填充第一內部區IRG1至第三內部區IRG3。如圖17A至圖22B（其將在以下進行論述）所示，可將移除金屬層MT及形成絕緣圖案IF同樣應用於圖10C及圖10D的實施例中的每一者。在形成絕緣圖案IF之後，可形成閘極介電層GI。在形成閘極介電層GI之後，可在閘極介電層GI上形成閘極電極GE。
圖11A及圖33示出顯示根據本發明概念一些實施例的製造半導體裝置的方法的剖視圖。舉例而言，圖11A、圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖19A、圖21A、圖22A及圖23A示出沿著圖4所示線A-A'截取的剖視圖。圖13B及圖14B示出沿著圖4所示線B-B'截取的剖視圖。圖13C、圖14C及圖15C示出沿著圖4所示線C-C'截取的剖視圖。圖11B、圖12B、圖15B、圖16B、圖17B、圖18、圖19B、圖19C、圖20、圖21B、圖22B及圖23B示出沿著圖4所示線D-D'截取的剖視圖。
圖24及圖26至圖33示出顯示圖13A至圖23A中繪示的區段M的實例的放大圖。圖25示出顯示圖13B中繪示的區段M的實例的放大圖。
參照圖11A及圖11B，可提供基板100，基板100包括第一主動區AR1及第二主動區AR2。主動層ACL與犧牲層SAL可在基板100上交替堆疊。主動層ACL可包含矽（Si）、鍺（Ge）及矽-鍺（SiGe）中的一者，且犧牲層SAL可包含矽（Si）、鍺（Ge）及矽-鍺（SiGe）中的另一者。
犧牲層SAL可包括最下部犧牲層或第一犧牲層SAL1。如圖11A及圖11B中所示，第一犧牲層SAL1的厚度可與犧牲層SAL中除了第一犧牲層SAL1之外的牺牲层的厚度不同。
犧牲層SAL可包含相對於主動層ACL具有蝕刻選擇性的材料。舉例而言，主動層ACL可包含矽（Si），且犧牲層SAL可包含矽-鍺（SiGe）。犧牲層SAL中的每一者可具有約10原子%至約30原子%的鍺濃度。
可在基板100的第一主動區AR1及第二主動區AR2中的每一者上形成罩幕圖案。罩幕圖案可具有在第二方向D2上延伸的線性形狀或條形形狀。
可實行其中使用罩幕圖案作為蝕刻罩幕的圖案化製程來形成界定第一主動圖案AP1及第二主動圖案AP2的溝渠TR。可在第一主動區AR1上形成第一主動圖案AP1。可在第二主動區AR2上形成第二主動圖案AP2。
可在第一主動圖案AP1及第二主動圖案AP2中的每一者上形成堆疊圖案STP。堆疊圖案STP可包括交替堆疊的主動層ACL與犧牲層SAL。在圖案化製程期間，堆疊圖案STP可與第一主動圖案AP1及第二主動圖案AP2一同形成。
可形成裝置隔離層ST來填充溝渠TR。舉例而言，可在基板100的整個表面上形成介電層，以覆蓋堆疊圖案STP以及第一主動圖案AP1及第二主動圖案AP2。可使介電層凹陷直至堆疊圖案STP被暴露出，且因此可形成裝置隔離層ST。
裝置隔離層ST可包含介電材料，例如氧化矽層。堆疊圖案STP可自裝置隔離層ST向上暴露出。舉例而言，堆疊圖案STP可在垂直方向上自裝置隔離層ST向上突出。
參照圖12A及圖12B，可在基板100上形成犧牲圖案PP，犧牲圖案PP跨過堆疊圖案STP伸展。可將犧牲圖案PP中的每一者形成為具有在第一方向D1上延伸的線性形狀或條形形狀。犧牲圖案PP可沿著第二方向D2以第一節距排列。
舉例而言，形成犧牲圖案PP可包括：在基板100的整個表面上形成犧牲層，在犧牲層上形成硬罩幕圖案MP，以及使用硬罩幕圖案MP作為蝕刻罩幕將犧牲層圖案化。犧牲層可包含複晶矽。
可在犧牲圖案PP中的每一者的相對側壁上形成一對閘極間隔件GS。形成閘極間隔件GS可包括在基板100的整個表面上共形地形成閘極間隔件層且對閘極間隔件層進行非等向性蝕刻。在本發明概念的實施例中，閘極間隔件GS可為包括至少兩個層的多層。
參照圖13A至圖13C、圖24及圖25，可在第一主動圖案AP1上的堆疊圖案STP中形成第一凹陷RS1。可在第二主動圖案AP2上的堆疊圖案STP中形成第二凹陷RS2。在形成第一凹陷RS1及第二凹陷RS2期間，裝置隔離層ST可在第一主動圖案AP1及第二主動圖案AP2中的每一者的相對側上進一步凹陷。
可將硬罩幕圖案MP及閘極間隔件GS用作蝕刻罩幕，以對第一主動圖案AP1上的堆疊圖案STP進行蝕刻，藉此形成第一凹陷RS1。第一凹陷RS1可形成於一對犧牲圖案PP之間。
可將主動層ACL形成為依序堆疊於鄰近的第一凹陷RS1之間的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。第一通道圖案CH1可由鄰近的第一凹陷RS1之間的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3構成。
第一凹陷RS1可形成於鄰近的犧牲圖案PP之間。第一凹陷RS1在第二方向D2上的寬度可隨著距基板100的距離減小而減小。
第一凹陷RS1可暴露出犧牲層SAL。可對暴露出的犧牲層SAL實行選擇性蝕刻製程。蝕刻製程可包括對矽-鍺（SiGe）進行選擇性蝕刻的濕式蝕刻製程。在蝕刻製程中，可使犧牲層SAL中的每一者凹入以形成凹入區IDR。可在第一凹陷RS1中形成填充凹入區IDR的介電層。
可形成內間隔件ISP以填充凹入區IDR。舉例而言，形成內間隔件ISP可包括對介電層進行濕式蝕刻直至暴露出第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3的側壁為止。因此，介電層可僅保留於凹入區IDR中，藉此構成內間隔件ISP。
由於第一凹陷RS1在第二方向D2上的寬度隨著距基板100的距離減小而減小，因此暴露出的第一犧牲層SAL1在第二方向D2上的寬度可大於暴露出的其他犧牲層SAL在第二方向D2上的寬度。藉由濕式蝕刻製程形成的各个內間隔件ISP可在第二方向D2上全部具有相同的寬度。因此，第一犧牲層SAL1在第二方向D2上的寬度可大於其他犧牲層SAL在第二方向D2上的寬度（參見圖24）。
參照圖13A至圖13C及圖25，可藉由與用於形成第一凹陷RS1的方法相似的方法形成在第二主動圖案AP2上位於堆疊圖案STP中的第二凹陷RS2。可使被第二凹陷RS2暴露出的犧牲層SAL經歷選擇性蝕刻製程以在第二主動圖案AP2上形成凹入區IDE。凹入區IDE可使第二凹陷RS2具有波狀內側壁。第二通道圖案CH2可由鄰近的第二凹陷RS2之間的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3構成。
參照圖14A至圖14C及圖26，可在第一凹陷RS1中對應地形成第一源極/汲極圖案SD1。舉例而言，可實行第一選擇性磊晶生長（SEG）製程，使得將第一凹陷RS1的內側壁用作晶種層來形成填充第一凹陷RS1的磊晶層。磊晶層可自晶種、或者自被第一凹陷RS1暴露出的第一半導體圖案SP1至第三半導體圖案SP3、犧牲層SAL以及第一主動圖案AP1（或基板100的上部部分）生長。舉例而言，第一SEG製程可包括化學氣相沈積（chemical vapor deposition，CVD）或分子束磊晶（molecular beam epitaxy，MBE）。
在本發明概念的實施例中，第一源極/汲極圖案SD1可包括與基板100的半導體元素相同的半導體元素（例如，Si）。當形成第一源極/汲極圖案SD1時，可原位（in-situ）植入雜質（例如，磷、砷或銻），以使第一源極/汲極圖案SD1能夠具有n型。作為另外一種選擇，在形成第一源極/汲極圖案SD1之後，可將雜質植入至第一源極/汲極圖案SD1中。
可在第二凹陷RS2中對應地形成第二源極/汲極圖案SD2。舉例而言，可實行第二選擇性磊晶生長（SEG）製程，其中將第二凹陷RS2的內壁用作晶種來形成第二源極/汲極圖案SD2。第二源極/汲極圖案SD2可自晶種、或者自被第二凹陷RS2暴露出的第一半導體圖案SP1至第三半導體圖案SP3、犧牲層SAL以及第二主動圖案AP2（或基板100的上部部分）生長。
在本發明概念的實施例中，第二源極/汲極圖案SD2可包含晶格常數大於基板100的半導體元素的晶格常數的半導體元素（例如，SiGe）。當形成第二源極/汲極圖案SD2時，可原位植入雜質（例如，硼、鎵或銦），以使第二源極/汲極圖案SD2能夠具有p型。作為另外一種選擇，在形成第二源極/汲極圖案SD2之後，可將雜質植入至第二源極/汲極圖案SD2中。
參照圖15A至圖15C，可形成第一層間介電層110以覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2、硬罩幕圖案MP以及閘極間隔件GS。舉例而言，第一層間介電層110可包括氧化矽層。
可將第一層間介電層110平坦化，直至犧牲圖案PP的頂表面被暴露出。可採用迴蝕或化學機械研磨（chemical mechanical polishing，CMP）製程將第一層間介電層110平坦化。硬罩幕圖案MP可在平坦化製程期間被全部移除。因此，第一層間介電層110可具有與犧牲圖案PP的頂表面及閘極間隔件GS的頂表面共面的頂表面。
可選擇性地移除被暴露出的犧牲圖案PP。移除犧牲圖案PP可形成暴露出第一通道圖案CH1及第二通道圖案CH2的外部區ORG（參見圖15B）。移除犧牲圖案PP可包括實行濕式蝕刻製程，所述濕式蝕刻製程使用對複晶矽進行選擇性蝕刻的蝕刻劑。
可選擇性地移除經由外部區ORG暴露出的犧牲層SAL以形成內部區IRG（參見圖15B）。舉例而言，可實行對犧牲層SAL進行選擇性蝕刻的蝕刻製程，使得僅犧牲層SAL被移除，同時保留第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3。蝕刻製程相對於具有相對高的鍺（SiGe）濃度的矽-鍺（SiGe）可具有高的蝕刻速率。舉例而言，蝕刻製程相對於鍺（Ge）濃度大於約10原子%的矽-鍺（SiGe）可具有高的蝕刻速率。
蝕刻製程可移除位於第一主動區AR1及第二主動區AR2上的犧牲層SAL。蝕刻製程可為濕式蝕刻製程。用於蝕刻製程的蝕刻材料可迅速蝕刻鍺（Ge）濃度相對高的犧牲層SAL。
返回參照圖15B，由於犧牲層SAL被選擇性地移除，僅堆疊的第一半導體圖案SP1、第二半導體圖案SP2及第三半導體圖案SP3可保留於第一主動圖案AP1及第二主動圖案AP2中的每一者上。移除犧牲層SAL可形成第一內部區IRG1、第二內部區IRG3及第三內部區IRG3。
舉例而言，第一內部區IRG1可形成於主動圖案AP1或AP2與第一半導體圖案SP1之間，第二內部區IRG2可形成於第一半導體圖案SP1與第二半導體圖案SP2之間，且第三內部區IRG3可形成於第二半導體圖案SP2與第三半導體圖案SP3之間。
參照圖15A至圖15C，可在暴露出的第一半導體圖案SP1至第三半導體圖案SP3上形成閘極介電層GI。閘極介電層GI可環繞第一半導體圖案SP1至第三半導體圖案SP3中的每一者。可在第一內部區IRG1至第三內部區IRG3中的每一者中形成閘極介電層GI。可在外部區ORG中形成閘極介電層GI。形成閘極介電層GI可包括依序形成氧化矽層及高介電常數介電層。
參照圖16A、圖16B及圖28，可在環繞第一半導體圖案SP1至第三半導體圖案SP3中的每一者的閘極介電層GI上形成保護層PL。可形成保護層PL以包圍環繞第一半導體圖案SP1至第三半導體圖案SP3中的每一者的閘極介電層GI。如圖16A中所示，可在第一內部區IRG1至第三內部區IRG3中的每一者中形成保護層PL。保護層PL可較形成於第一內部區IRG1至第三內部區IRG3中的每一者中的閘極介電層GI形成於更內側（參見圖28）。
如圖16B所示，可形成保護層PL以環繞閘極介電層GI，且因此保護層PL可保護閘極介電層GI及第一半導體圖案SP1至第三半導體圖案SP3免受蝕刻製程的影響。
參照圖17A、圖17B及圖29，可在保護層PL上形成金屬層MT。可在第一內部區IRG1至第三內部區IRG3中的每一者中形成金屬層MT。如圖17B中所示，第一內部區IRG1的高度可大於第二內部區IRG2及第三內部區IRG3的高度，且因此金屬層MT可不完全填充第一內部區IRG1。可在外部區ORG中形成金屬層MT。
金屬層MT可包含金屬或介電質。舉例而言，金屬層MT可包含選自氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鎳（NiN）、氮化鈷（CoN）及氮化鉑（PtN）中的至少一者。
參照圖18，可選擇性地移除經由外部區ORG暴露出的金屬層MT。舉例而言，可實行蝕刻製程使得對金屬層MT選擇性地進行蝕刻以僅移除第一內部區IRG1中的金屬層MT、同時留下第二內部區IRG2及第三內部區IRG3中的金屬層MT。
參照圖19A、圖19B及圖30，可在第一半導體圖案SP1至第三半導體圖案SP3以及金屬層MT上形成介電圖案DP。如圖19C中所示，介電圖案DP可完全填充第一內部區IRG1。可在外部區ORG中形成介電圖案DP。
可選擇性地移除經由外部區ORG暴露出的介電圖案DP（參見圖20）。舉例而言，可實行蝕刻製程使得對介電圖案DP選擇性地進行蝕刻以移除介電圖案DP、同時僅留下第一內部區IRG1中的介電圖案DP。可在其中移除了金屬層MT的第一內部區IRG1中形成介電圖案DP。
參照圖21A、圖21B及圖31，可選擇性地移除經由外部區ORG暴露出的金屬層MT。可實行蝕刻製程使得對介電圖案DP選擇性地進行蝕刻以移除第二內部區IRG2及第三內部區IRG3中的金屬層MT。在蝕刻製程中，金屬層MT可具有大於介電圖案DP的蝕刻速率的蝕刻速率。
參照圖22A、圖22B及圖32，可選擇性地移除經由外部區ORG暴露出的保護層MT。蝕刻製程可使得保護層PL能夠僅保留於介電圖案DP與第一半導體圖案SP1之間以及介電圖案DP與第一主動圖案AP1及第二主動圖案AP2中的每一者之間（參見圖22B）。可移除環繞第二內部區IRG2及第三內部區IRG3的保護層PL。
參照圖23A、圖23B及圖33，可在閘極介電層GI上形成閘極電極GE。舉例而言，閘極電極GE可包括分別形成於第二內部區IRG2及第三內部區IRG3中的第一內電極PO1及第二內電極PO2。閘極電極GE可包括形成於外部區ORG中的外電極OGE。
返回參照圖5A至圖5D，可在第一層間介電層110上形成第二層間介電層120。第二層間介電層120可包括氧化矽層。可將主動接觸件AC形成為穿透第二層間介電層120及第一層間介電層110以與第一源極/汲極圖案SD1及第二源極/汲極圖案SD2電性連接。可將閘極接觸件GC形成為穿透第二層間介電層120及閘極頂蓋圖案GP以與閘極電極GE電性連接。
形成主動接觸件AC及閘極接觸件GC中的每一者可包括形成障壁圖案BM及形成位於障壁圖案BM上的導電圖案FM。障壁圖案BM可被共形地形成為包括金屬層及金屬氮化物層。導電圖案FM可包括電阻低的金屬。
可在單高度胞元SHC的第一邊界BD1及第二邊界BD2上對應地形成分隔結構DB。分隔結構DB可自第二層間介電層120穿過閘極電極GE延伸至主動圖案AP1或AP2中。分隔結構DB可包含介電材料，例如氧化矽層或氮化矽層。
可在主動接觸件AC及閘極接觸件GC上形成第三層間介電層130。可在第三層間介電層130中形成第一金屬層M1。可在第三層間介電層130上形成第四層間介電層140。可在第四層間介電層140中形成第二金屬層M2。
在根據本發明概念的三維場效電晶體中，可在最下部半導體圖案與主動圖案之間設置介電圖案以限制及/或防止產生漏電流。因此，本發明概念可改善半導體裝置的可靠性及電性性質。
儘管已經參照附圖論述了本發明概念的一些實施例，但是應理解，在不背離本發明概念的精神及範圍的情況下，可在形式及細節上進行各種變化。因此，應理解，上述實施例在所有態樣中僅為例示性的而非限定性的。
100:基板
110:第一層間介電層
120:第二層間介電層
130:第三層間介電層
140:第四層間介電層
A-A'、B-B'、C-C'、D-D':線
AC:主動接觸件
ACL:主動層
AP1:第一主動圖案/主動圖案
AP2:第二主動圖案/主動圖案
AR1:第一主動區
AR2:第二主動區
BD1:第一邊界
BD2:第二邊界
BD3:第三邊界
BD4:第四邊界
BM:障壁圖案
BS:底表面
CH1:第一通道圖案
CH2:第二通道圖案
D1:第一方向
D2:第二方向
D3:第三方向
DB:分隔結構
DDP:第二寬度
DHC:雙高度胞元
DP:介電圖案
DPL:第一寬度
FM:導電圖案
GC:閘極接觸件
GE:閘極電極
GI:閘極介電層
GP:閘極頂蓋圖案
GS:閘極間隔件
GS1:第一間隔件
GS2:第二間隔件
HE1:第一高度
HE2:第二高度
IDE、IDR:凹入區
IF:絕緣圖案
IRG:內部區
IRG1:第一內部區
IRG2:第二內部區
IRG3:第三內部區
ISP:內間隔件
ISW、SW:側壁
M:區段
M1:第一金屬層
M1_I:第一配線走線/線
M1_R1:第一電源線/線
M1_R2:第二電源線/線
M1_R3:第三電源線/線
M2:第二金屬層
M2_I:第二配線走線
MP:硬罩幕圖案
MT:金屬層
OGE:外電極
ORG:外部區
PL:保護層
PO1:第一內電極
PO2:第二內電極
PP:犧牲圖案
RS1:第一凹陷
RS2:第二凹陷
SAL:犧牲層
SAL1:第一犧牲層
SC:金屬-半導體化合物層
SD1:第一源極/汲極圖案
SD2:第二源極/汲極圖案
SHC:單高度胞元
SHC1:第一單高度胞元
SHC2:第二單高度胞元
SP1:第一半導體圖案
SP2:第二半導體圖案
SP3:第三半導體圖案
SPL:第三寬度
ST:裝置隔離層
STP:堆疊圖案
TR:溝渠
TS:頂表面
UIP:上部介電圖案
VDD:汲極電壓
VI1:第一通孔
VI2:第二通孔
VSS:源極電壓
W1:第一寬度
圖1至圖3示出根據本發明概念一些實施例的顯示半導體裝置的邏輯胞元的概念圖。
圖4示出顯示根據本發明概念一些實施例的半導體裝置的平面圖。
圖5A、圖5B、圖5C及圖5D示出分別沿著圖4所示線A-A'、B-B'、C-C'及D-D'截取的剖視圖。
圖6示出顯示圖5A中繪示的區段M的實例的放大圖。
圖7至圖10D示出顯示沿著圖4所示線D-D'截取的實例的剖視圖。
圖11A及圖23B示出根據本發明概念一些實施例的顯示製造半導體裝置的方法的剖視圖。
圖24及圖26至圖33示出顯示圖13A至圖23A中繪示的區段M的實例的放大圖。
圖25示出顯示圖13B中繪示的區段M的實例的放大圖。
100:基板
110:第一層間介電層
120:第二層間介電層
130:第三層間介電層
140:第四層間介電層
A-A':線
AC:主動接觸件
AP1:第一主動圖案/主動圖案
AR1:第一主動區
BM:障壁圖案
CH1:第一通道圖案
D2:第二方向
D3:第三方向
DB:分隔結構
DP:介電圖案
FM:導電圖案
GE:閘極電極
GI:閘極介電層
GP:閘極頂蓋圖案
GS:閘極間隔件
IF:絕緣圖案
ISP:內間隔件
M:區段
M1:第一金屬層
M1_I:第一配線走線/線
M2:第二金屬層
M2_I:第二配線走線
OGE:外電極
PL:保護層
PO1:第一內電極
PO2:第二內電極
RS1:第一凹陷
SC:金屬-半導體化合物層
SD1:第一源極/汲極圖案
SP1:第一半導體圖案
SP2:第二半導體圖案
SP3:第三半導體圖案
VI1:第一通孔
VI2:第二通孔
Claims (10)
- 一種半導體裝置，包括： 基板，包括主動圖案； 通道圖案，位於所述主動圖案上， 所述通道圖案包括彼此間隔開且垂直地堆疊的多個半導體圖案，且 所述多個半導體圖案中的最下部半導體圖案為第一半導體圖案； 源極/汲極圖案，連接至所述多個半導體圖案； 閘極電極，位於所述多個半導體圖案上， 所述閘極電極包括位於除了所述第一半導體圖案之外的所述多個半導體圖案下方的多個內電極；以及 絕緣圖案，位於所述第一半導體圖案與所述主動圖案之間，其中 所述絕緣圖案包括介電圖案及保護層， 所述保護層位於所述介電圖案與所述第一半導體圖案之間，且 所述保護層位於所述介電圖案與所述主動圖案之間。
- 如請求項1所述的半導體裝置，其中所述絕緣圖案的厚度大於所述多個內電極中的每一者的厚度。
- 如請求項1所述的半導體裝置，其中所述絕緣圖案的厚度小於所述多個內電極中的每一者的厚度。
- 如請求項1所述的半導體裝置，其中所述絕緣圖案的厚度介於6奈米至13奈米的範圍內。
- 如請求項1所述的半導體裝置，更包括： 閘極介電層，環繞所述多個內電極中的每一者。
- 如請求項5所述的半導體裝置，其中所述閘極介電層覆蓋所述絕緣圖案的側表面。
- 如請求項1所述的半導體裝置，其中所述保護層包含氧化鋁（AlO）。
- 如請求項1所述的半導體裝置，其中所述保護層的厚度小於所述絕緣圖案的除了所述保護層之外的厚度。
- 如請求項3所述的半導體裝置，其中所述保護層環繞所述絕緣圖案。
- 一種半導體裝置，包括： 基板，包括主動區； 裝置隔離層，位於所述主動區上，所述裝置隔離層界定位於所述主動區上的主動圖案； 通道圖案，位於所述主動圖案上， 所述通道圖案包括彼此間隔開且垂直地堆疊的多個半導體圖案， 所述多個半導體圖案中的最下部半導體圖案為第一半導體圖案； 源極/汲極圖案，連接至所述多個半導體圖案； 閘極電極，位於所述多個半導體圖案上， 所述閘極電極包括位於除了所述第一半導體圖案之外的所述多個半導體圖案下方的多個內電極；以及 絕緣圖案，位於所述第一半導體圖案與所述主動圖案之間，其中 所述絕緣圖案延伸至所述第一半導體圖案與所述主動圖案之間的所述裝置隔離層上。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2022-0138567 | 2022-10-25 | ||
| KR10-2022-0140469 | 2022-10-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW202418551A true TW202418551A (zh) | 2024-05-01 |
Family
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