JPS62204573A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62204573A JPS62204573A JP4671786A JP4671786A JPS62204573A JP S62204573 A JPS62204573 A JP S62204573A JP 4671786 A JP4671786 A JP 4671786A JP 4671786 A JP4671786 A JP 4671786A JP S62204573 A JPS62204573 A JP S62204573A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、超高速、高Ｍ頼注ｇ） Ｖ Ｌ Ｅ Ｉデバ
イスの製造方法に関する。
イスの製造方法に関する。
本発明は、ゲート、ソース。ドレイン領域をは抵抗比し
、且つ、コンタクト部Ｏアロイスパイク、マイグレーシ
ョンを防ぐのに有効で、且つ、効率的な製造方法を提供
するものである。
、且つ、コンタクト部Ｏアロイスパイク、マイグレーシ
ョンを防ぐのに有効で、且つ、効率的な製造方法を提供
するものである。
Ｎ２，３図に従来のデバイスＯ概略図と示しｆｃ。
吊２図は、ゲート、ソース、ドレイン部に、シリサイド
ｌｍ２８ｔ−形成し、ＡＬ会金で配線している。
ｌｍ２８ｔ−形成し、ＡＬ会金で配線している。
このようにシリサイドのみでは、ＡＡ合金と、拡散層と
■バリア性ハ、十分でなく、コンタクト抵抗もバラツキ
が大きいという欠点があった。一方第３図は、こ０点を
改良する為、バリア層をへ！会金Ｏ堆積前に形成したツ
ＩＪであるが、工程が祈念に必要となる上、肝腎なコン
タクト部のバリア註が、バリアメタル■カバレッジ等に
より、不十分な場合があった。
■バリア性ハ、十分でなく、コンタクト抵抗もバラツキ
が大きいという欠点があった。一方第３図は、こ０点を
改良する為、バリア層をへ！会金Ｏ堆積前に形成したツ
ＩＪであるが、工程が祈念に必要となる上、肝腎なコン
タクト部のバリア註が、バリアメタル■カバレッジ等に
より、不十分な場合があった。
本発明はこ■ような従来の半導体装置にみられた欠点を
なくシ、簡易で、コンタクト部のつき抜ケ、マイグレー
ション、コンタクト抵抗のバラツキをおさえた半導体装
置のｍ遣方法を提供するものである。
なくシ、簡易で、コンタクト部のつき抜ケ、マイグレー
ション、コンタクト抵抗のバラツキをおさえた半導体装
置のｍ遣方法を提供するものである。
そして１本発明は半導体集積回路Ｑ製造において、ゲー
ト冒険を形成する工程と、該ゲーｈｔｉ端にサイドウォ
ール絶縁膜を形成する工程と、Ｔｉ又はｚｒ模を全面に
堆積する工程と、該Ｔ７゜ｚｒを選択的にソース、ドレ
イン、ゲート部にか−でシリサイド化する工程を経た後
ｓ Ｎｘ中で熱処理することにより、シリサイドＯ表面
をメタルナイトライド／ｊにすること全特徴とする。
ト冒険を形成する工程と、該ゲーｈｔｉ端にサイドウォ
ール絶縁膜を形成する工程と、Ｔｉ又はｚｒ模を全面に
堆積する工程と、該Ｔ７゜ｚｒを選択的にソース、ドレ
イン、ゲート部にか−でシリサイド化する工程を経た後
ｓ Ｎｘ中で熱処理することにより、シリサイドＯ表面
をメタルナイトライド／ｊにすること全特徴とする。
以下に実施列により本発明を説明していく。
色１図は本発明の概略断面図を示したも０である。半導
体基板１上に、素子分離層２を形成し、ゲート膜３、す
／ドープポリシリコン４、モリフ゛デンシリサイド５よ
りなるポリサイド電画を形成後、ホットエレクトロン耐
性を向上させる為、低濃度拡散層６をりくる１次に電原
端疋すイドウオール酸比膜７全形成した後、全面にＴ７
膜ｔ５００Ａデポジションする。
体基板１上に、素子分離層２を形成し、ゲート膜３、す
／ドープポリシリコン４、モリフ゛デンシリサイド５よ
りなるポリサイド電画を形成後、ホットエレクトロン耐
性を向上させる為、低濃度拡散層６をりくる１次に電原
端疋すイドウオール酸比膜７全形成した後、全面にＴ７
膜ｔ５００Ａデポジションする。
ＳＯＯ℃で３０秒Ｎ２中でう／プアニールし、ＮＨ４０
Ｈ−）−Ｈ２ｏ２水溶液でエツチングすることにより、
ソース、ドレイン部のみＴｉＳｉｘ嗜（８５０Ａ）を形
成する。更に、１０５０℃、Ｎ２中で３０秒ランプアニ
ールすることにより、該ＴｉＢｉｚＮＢ上に、ＴｉＮ層
ｉｆ）を約１０ＯＡ形成する。続いて、この積層膜上か
ら、高濃度不純′＃全イオン打込みし、層間絶縁膜１１
堆積後、１０５０℃でランプアニールすることＫより、
ｒ、ｓｉ２下層に、不純物が押しだされ、活性化される
。コンタクトエッチｆｆ１％ＡＬ合金配線１２ヲ行＾、
完成させる。
Ｈ−）−Ｈ２ｏ２水溶液でエツチングすることにより、
ソース、ドレイン部のみＴｉＳｉｘ嗜（８５０Ａ）を形
成する。更に、１０５０℃、Ｎ２中で３０秒ランプアニ
ールすることにより、該ＴｉＢｉｚＮＢ上に、ＴｉＮ層
ｉｆ）を約１０ＯＡ形成する。続いて、この積層膜上か
ら、高濃度不純′＃全イオン打込みし、層間絶縁膜１１
堆積後、１０５０℃でランプアニールすることＫより、
ｒ、ｓｉ２下層に、不純物が押しだされ、活性化される
。コンタクトエッチｆｆ１％ＡＬ合金配線１２ヲ行＾、
完成させる。
ソース、ドレイン部に形成されたＴ ４ ｓ ４２層は
、適当な温度、時間でｓ Ｎ２アニールすることにより
１表面からＴｉＮ化していく、この’！’７Ｎ層は、下
地Ｔ ４ Ｅｌ １１層との密着性が良く界面抵抗も低
い上、導体であり、ＡＬとのバリア性も大きいので、Ｔ
ｉ５Ｚ□層の特性を、そこなうことなく１表面に形成出
来る。こうして形成したデバイスのコンタクト抵抗は、
１μ０で、５Ω／口以下で、０．２μのジャンクション
で、５５０℃工Ｈまで安定で、ＡＬと１２）Ｆｉ応も殆
ど生じて−ない。
、適当な温度、時間でｓ Ｎ２アニールすることにより
１表面からＴｉＮ化していく、この’！’７Ｎ層は、下
地Ｔ ４ Ｅｌ １１層との密着性が良く界面抵抗も低
い上、導体であり、ＡＬとのバリア性も大きいので、Ｔ
ｉ５Ｚ□層の特性を、そこなうことなく１表面に形成出
来る。こうして形成したデバイスのコンタクト抵抗は、
１μ０で、５Ω／口以下で、０．２μのジャンクション
で、５５０℃工Ｈまで安定で、ＡＬと１２）Ｆｉ応も殆
ど生じて−ない。
本実施列では、モリブデンポリサイド電画で説明したが
、ポリシリコン、クリサイド、リフラクトメタル電属に
おいても、本発明が適用され、効果的であることは、言
うまでもないことである。
、ポリシリコン、クリサイド、リフラクトメタル電属に
おいても、本発明が適用され、効果的であることは、言
うまでもないことである。
第１図は、本発明による半導体装置の断面図、＠２，３
図は従来の製造方法による半導体装置■断面図である。 １・番手導体基板 ２・・分離用酸化膜 ３・・ゲート酸化膜 ４１１・リンドープポリシリコン ５・Ｏモリブデンシリサイド ６・・低良度拡散層 ７・・サイドウオール酸化膜 ８・・Ｔ：１Ｅｉ２層 ９・・高濃度拡散層 １０・・Ｔａｍ層 １１・・ｆｉ１間絶縁暎 １２−−Ａ１１会金配線 邸・・Ｔｉｓゼ１層 ３ｏ−−Ｔ＜Ｎｒｍ 以上
図は従来の製造方法による半導体装置■断面図である。 １・番手導体基板 ２・・分離用酸化膜 ３・・ゲート酸化膜 ４１１・リンドープポリシリコン ５・Ｏモリブデンシリサイド ６・・低良度拡散層 ７・・サイドウオール酸化膜 ８・・Ｔ：１Ｅｉ２層 ９・・高濃度拡散層 １０・・Ｔａｍ層 １１・・ｆｉ１間絶縁暎 １２−−Ａ１１会金配線 邸・・Ｔｉｓゼ１層 ３ｏ−−Ｔ＜Ｎｒｍ 以上
Claims (1)
- 【特許請求の範囲】 １）半導体集積回路の製造において、ゲート電極を形成
する工程と、該ゲート電極端にサイドウォール絶縁膜を
形成する工程と、Ｔｉ又はＺｒ膜を全面に堆積する工程
と、該Ｔｉ、Ｚｒを選択的にソース、ドレイン、ゲート
部においてシリサイド化する工程を経た後、Ｎ＿２中で
熱処理することにより、シリサイドの表面をメタルナイ
トライド層にすることを特徴とする半導体装置の製造方
法。 ２）ゲート電極は、メタルポリサイド、メタルシリサイ
ド、リフラクトメタルのいずれか、又は組合せより成る
ことを特徴とした特許請求の範囲第１項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61046717A JPH0744271B2 (ja) | 1986-03-04 | 1986-03-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61046717A JPH0744271B2 (ja) | 1986-03-04 | 1986-03-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62204573A true JPS62204573A (ja) | 1987-09-09 |
| JPH0744271B2 JPH0744271B2 (ja) | 1995-05-15 |
Family
ID=12755094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61046717A Expired - Lifetime JPH0744271B2 (ja) | 1986-03-04 | 1986-03-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744271B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6088476A (ja) * | 1983-10-21 | 1985-05-18 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS61137367A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6298642A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1986
- 1986-03-04 JP JP61046717A patent/JPH0744271B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6088476A (ja) * | 1983-10-21 | 1985-05-18 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS61137367A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6298642A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744271B2 (ja) | 1995-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |