KR20030043256A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로 특히, 반도체 소자에서 유전체로 쓰이는 고유전율을 갖는 유전체와 그 제조방법에 관한 것이다. 본 발명은 적은 누설전류값과 큰 절연파괴 전압을 갖는 고유전율의 유전체막을 얻을 수 있게 한 것으로 이를 위한 본 발명은, 반도체 기판; 상기 반도체 기판상에 형성된 (TaO)1-x(TiO)xN 유전체; 상기 (TaO)1-x(TiO)xN 유전체 상에 형성된 게이트 전극; 상기 게이트 전극의 일측에 형성된 드레인 영역; 상기 게이트 전극의 타측에 형성된 소오스 영역을 포함하여 이루어진다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and the method of fabricating same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로 특히, 고유전율을 갖는 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 물질을 이용한 유전체 및 그 제조방법에 관한것이다.
고유전율을 갖는 유전체 물질은 반도체 소자에서 여러가지 용도로 사용되고 있다. 대표적으로 캐패시터의 유전체로 사용되거나 게이트(gate) 전극의 절연막으로 사용되고 있는데 트랜지스터의 게이트 절연막으로 사용되는 유전체에 대해 설명하면 다음과 같다.
종래에는 반도체 소자의 게이트 절연막으로 SiO2산화막이 주로 사용되어져 왔으나 근래에는 SiO2산화막 보다 여러가지 특성이 좋은 새로운 물질로 게이트 절연막을 대체하려는 노력이 시도되고 있다.
고유전율을 갖는 금속계 산화막인 Ta2O5산화막 역시 이러한 노력의 일환으로 SiO2산화막을 대체하여 게이트 절연막으로 적용가능성이 평가되고 있는 물질이다. Ta2O5(ε ≒ 25)는 유전율이 SiO2(ε ≒ 3.85)에 비해 상당히 크기 때문에 게이트 캐패시턴스를 증가시킬 수 있어 소자의 전기적 특성을 향상시킬 수 있는 장점이 있다.
하지만, Ta2O5산화막은 물질 자체의 불안정한 화학적 조성때문에 그 막내에 산소 공공(oxygen vacancy) 상태의 치환형 Ta원자가 항상 국부적으로 존재할 수밖에 없는데, Ta2O5산화막내에 존재하는 이와 같은 산소 공공은 성분들의 함량과 결합정도에 따라 다소의 차이는 있을 수 있지만 완전하게 제거할 수 있는 방법이 없다.
따라서, Ta2O5산화막이 갖는 고유의 불안정한 화학양론비를 안정화시켜서 누설전류를 방지하기 위해서는 Ta2O5산화막내에 잔존해 있는 치환형 Ta원자를 산화시키는 별도의 산화공정이 필요하다.
그러므로, Ta2O5게이트 절연막 형성공정에서는 인-시츄(in-situ) 또는 익스-시츄 (ex-situ)에서 플라즈마 어닐링 공정 및 UV-O3어닐링 공정과 같은 저온 열처리 공정이 필요하여 공정이 복잡해지는 단점이 있다.
Ta2O5게이트 절연막 형성공정에는 이러한 열처리 공정이 필요한 단점이외에도 Ta(OC2H5)5(탄탈륨 에틸레이트)를 전구체(precusor)로 사용하여 Ta2O5산화막을 제조했을때, 산화막 내부에 미결합 탄소(C-)를 포함한 CH4, C2H4등과 같은 탄소성분들이 존재하게 됨으로써 막질이 저하되어 누설전류가 발생하고 유전특성이 열화되는 문제점이 있다.
고유전율을 갖는 Ta2O5산화막을 얻기 위하여는 고온의 어닐링 처리공정을 적용하여 비정질 Ta2O5산화막을 결정화시켜야 하는데, 이러한 고온의 어닐링 처리공정중에 Si-Tax-Oy의 혼성 산화막이 저유전율을 갖는 SiO2산화막으로 전이되는 경우가 생기며, 이렇게 되면 고유전율을 갖는 금속계 산화막이 갖는 장점이 상실하게 된다.
상기와 같은 문제를 해결하기 위해서 저온의 열처리 공정을 도입하여 고유전율의 Si-Tax-Oy의 혼성산화막이 저유전율의 SiO2산화막으로 전이되는 것을 방지할 수 있으나, 이 경우에는 비정질 Ta2O5산화막의 결정화가 이루어지지 않아 높은 유전상수를 갖는 금속계 산화막인 Ta2O5산화막을 얻을 수 없는 단점이 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 적은 누설전류값과 큰 절연파괴 전압을 갖는 고유전율의 유전체 및 그 제조방법을 제공함을 그 목적으로 한다.
도1 내지 도5는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 도시한 도면.
*도면의 주요부분에 대한 부호의 설명*
1 : 기판2 : 질화막 또는 질산화막
3 : (TaO)1-x(TiO)xN 막4 : 질화막 또는 질산화막
5 : 게이트 전극
상기한 목적을 달성하기 위한 본 발명은, 반도체 소자의 게이트 절연막 제조방법에 있어서, 기판에 형성되는 산화막을 억제하기 위한 제1 어닐링 단계; 상기 제1 어닐링된 기판상에 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체를 형성하는 단계; 상기 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체의 결정화를 위한 제2 어닐링 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명의 일실시예에 따라 게이트 전극의 절연막으로 사용된 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 물질은 유전율이 40 이상으로 3.85 정도의 유전율을 갖는 SiO2보다 유전율이 크며, 유전강도는 안정된 Ta-O-N 구조와 Ti-O-N 구조로 상호 공유결합되어 있기 때문에 Ta2O5보다 상대적으로 우수하며, 절연파괴전압도 100 ㎹/㎝ 이상의 수준을 갖는다.
한편, 본 발명의 일실시예에서는 (TaO)1-x(TiO)xN 막의 형성 및 후속 고온열처리 공정을 거치면서 기판 표면과 (TaO)1-x(TiO)xN 막과의 계면에 저유전율을 갖는 산화막(SiO2)이 형성되는 것을 방지하기 위하여 플라즈마 처리 또는 급속 열처리 (Rapid Thermal Process:이하 RTP라 함.)를 이용한 표면질화 기술을 (TaO)1-x(TiO)xN 막 형성 전에 적용하였다.
이로써 계면의 산화를 효과적으로 제어할 수 있고 게이트 절연막의 등가산화막 두께(Tox)를 낮출 수 있어 불균일한 산화막 형성에 의한 누설전류 발생을 방지할 수 있다.
또한, N2O분위기에서 수행되는 고온 열처리 과정에서는 막내에 반응 부산물로 존재하는 CH4, C2H4등과 같은 휘발성 탄소화합물과 활성산소에 의해 산화된 미결합 탄소가 CO 또는 CO2와 같은 휘발성 가스 상태로 제거되기 때문에 막내의 불순물로 인한 누설전류도 효과적으로 방지할 수 있는 장점이 있다. 특히, 고온 열처리를 통해 비정질 (TaO)1-x(TiO)xN 막이 결정화됨으로써 막이 치밀화되고 유전율이 크게 향상된다.
결과적으로 이상과 같은 증착 전처리 및 후속 열처리 기술을 적용할 경우, Ta2O5게이트 절연막보다 낮은 누설전류 수준을 유지할 수 있고 높은 파괴전압과 소자동작에 필요한 충전용량을 동시에 얻을 수 있어 유전특성이 우수한 (TaO)1-x(TiO)xN 게이트 절연막을 얻을 수 있다.
본 발명의 일실시예에 따른 (TaO)1-x(TiO)xN 금속계 게이트 절연막의 형성공정은 Ta2O5를 이용한 게이트 절연막 형성공정과 유사하지만 반도체 소자의 전기적 특성 열화방지를 위한 전/후의 처리공정은 상당히 다르다.
본 발명에 따른 (TaO)1-x(TiO)xN 막을 이용한 트랜지스터 게이트 절연막 제조방법에 대해 첨부된 도1 내지 도5를 참조하여 설명하면 다음과 같다.
도1은 기판(1)과 비정질 (TaO)1-x(TiO)xN 막 사이의 계면에 형성될 수도 있는 저유전 산화막의 형성을 억제하기 위하여 기판을 어닐링하는 모습을 보인 도면이다. 이와 같은 질화처리를 수행하기 전에 기판(1)표면에 존재하는 산화막을 제거하는 단계가 먼저 수행될 수도 있는데(도면 미도시) 이 공정을 수행하면 더욱 더 저유전 산화막의 형성을 억제할 수 있다.
기판(1) 표면에 존재하는 산화막을 제거하는 단계는 인-시츄 또는 익스-시츄 조건에서 HF 증기 또는 HF 용액(solution)을 사용하여 기판 표면(1)을 처리하며 이와 같은 산화막 제거공정 전/후에 NH4OH 또는 H2SO4용액을 사용하여 기판(1) 표면의 성질을 개선하는 공정이 수행될 수도 있다.
도1을 참조하여 저유전 산화막의 형성을 억제하기 위하여 어닐링 공정을 설명하면 먼저, 도1에 도시된 바와 같이 저압화학기상증착 (Low Pressure Chemical Vapor Deposition : 이하, LPCVD라 함.) 챔버내에서 인-시츄 조건으로 200 ∼ 600℃ 온도범위의 플라즈마를 이용하여 NH3(또는 N2/H2, N20) 분위기에서 30초 내지 10분 동안 기판(1)의 표면을 질화시켜 5 ∼ 25Å 두께의 질화막(2)을 형성한다.
이와 같이 기판(1)의 표면을 질화시키는 이유는 비정질 (TaO)1-x(TiO)xN 막(3)을 증착하는 경우 또는 비정질 (TaO)1-x(TiO)xN 막의 결정화를 위한 후속 고온 열처리시에 (TaO)1-x(TiO)xN 막(3)과 기판(1)과의 계면에 형성될 수 있는 저유전 산화막(SiO2)의 형성을 최대한 방지하기 위해서이다.
전술한 플라즈마를 이용한 방법이외에도 인-시츄 또는 익스-시츄 조건에서 600 ∼ 950℃ 온도범위와 NH3분위기에서 1분 내지 30분 동안 급속열처리(RTP)를 이용하여 질화막을 형성하거나 인-시츄 또는 익스-시츄 조건에서 500 ∼ 1000℃, NH3분위기에서 1분 내지 30분 동안 전기로(Furnace)를 이용하여 기판(1) 표면을 질화시켜 5 ∼ 25Å 두께의 질화막(2)을 형성하거나 300 ∼ 950℃의 온도와 NH3(또는 N2/H2), NO2또는 O2분위기에서 플라즈마 또는 급속열처리를 이용하여 질화처리한다.
다음은 도2에 도시된 바와 같이 기판상에서 일어나는 표면화학반응을 통해 비정질 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 막(3)을 형성하는 단계로서 300 ∼ 600℃ 온도의 LPCVD 챔버에서 기상반응 (gas phase reaction)을 억제하면서 표면화학반응을 유도하여 비정질 (TaO)1-x(TiO)xN 막(3) (0.01≤x≤0.09)을 다음과 같은 화학증기를 사용하여 원하는 두께로 형성한다.
먼저, Ta 성분의 화학증기는 유량조절기 (Mass Flow Controller:MFC)를 통해 증발기 또는 증발관으로 공급된 일정량의 탄탈륨 에틸레이트 (Ta(C2H5O)5)용액을 140 ∼ 200℃의 온도범위에서 증발시켜서 얻는다.
Ti 성분의 화학증기는 티타늄 이소프로필레이트 (Ti[OCH(CH3)2]4), TDMAT (Tetrakis-dimethylamido-Ti), TDEAT (tetrakis-diethylamodo-ti) 같은 Ti 화합물들을 전구체로 사용하여 유량조절기를 통하여 증발기로 공급한 다음, 200 ∼ 300℃의 온도범위에서 일정량을 증발시켜서 얻는다.
이와 같은 방법을 통해 얻어진 화학증기를 이용하여 LPCVD 챔버내에서 반응가스인 NH3, 02와 표면화학반응 시키면 (TaO)1-x(TiO)xN 막(3)을 얻을 수 있다. 이때, 압력은 0.1 ∼ 10 torr, 반응가스인 NH3, O2의 가스량은 10 ∼ 1000sccm, Ti/Ta 의몰비율은 0.01 ∼ 1.0로 한다.
도3은 (TaO)1-x(TiO)xN 막(3)을 형성한 후에, 후속 열처리를 수행하는 공정을 도시한 도면이다.
후속 열처리는 비정질 (TaO)1-x(TiO)xN 막(3) 내에 반응 부산물로 남아 있는 불순물(예를 들면, 탄소 화합물등)의 제거, 유전율의 증가, 그리고 결합구조를 치밀화시켜 결합력을 강화할 목적으로 행해진다.
본 발명의 일실시예에 따른 후속열처리 공정은 비정질 (TaO)1-x(TiO)xN 막의 결정화를 위한 열처리공정을 수행할 수 있고 질화막 또는 질산화막을 비정질 (TaO)1-x(TiO)xN 막상에 형성함과 동시에 비정질 (TaO)1-x(TiO)xN 막의 결정화를 유도하는 열처리를 수행할 수도 있다.
비정질 (TaO)1-x(TiO)xN 막 상에 형성되는 질화막 또는 질산화막을 형성하게 되면 계면의 마이크로 크랙 (micro crack) 및 핀홀 (pin hole)등과 같은 구조적 결함을 보강하고 균질도(homogeniety)를 향상시키는 효과가 있으며 이러한 공정은 상부전극의 증착공정에서 생성될 수 있는 저유전층 (SiOx)의 생성 또한 억제하는 효과가 있다.
먼저, 비정질 (TaO)1-x(TiO)xN 막의 결정화를 위한 열처리에 대해 설명한다. 200 ∼600℃의 온도조건과 N2O 또는 O2분위기에서 플라즈마를 이용하여 비정질(TaO)1-x(TiO)xN 막의 결정화를 유도하는 공정을 수행하거나 인-시츄 또는 익스-시츄 조건에서 600 ∼ 950℃의 온도와 N2O 또는 O2분위기에서 30초 ∼ 30분동안 전기로를 이용하여 어닐링하여 비정질 (TaO)1-x(TiO)xN 막의 결정화를 유도할 수도 있다.
또는 인-시츄 또는 익스-시츄 조건에서 600 ∼ 950℃의 온도와 N2O 또는 O2분위기에서 1분 ∼ 120분동안 급속열처리를 이용한 어닐링공정을 수행하여 비정질 (TaO)1-x(TiO)xN 막의 결정화를 유도할 수도 있다.
도4는 질화막 또는 질산화막을 비정질 (TaO)1-x(TiO)xN 막상에 형성함과 동시에 비정질 (TaO)1-x(TiO)xN 막의 결정화를 유도하는 열처리공정을 도시한 도면으로 이를 참조하여 설명한다.
인-시츄 또는 익스-시츄 조건과 N2O 또는 O2분위기에서 건식산화(dry oxidation) 또는 light oxidation 을 수행하여 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체상에 질화막 또는 질산화막을 형성함과 동시에 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체를 결정화시킬 수 있다.
또는 인-시츄 조건에서 200 ∼ 600℃의 온도와 NH3(N2/H2또는 N2O) 분위기에서 플라즈마를 이용하여 5 ∼ 25Å 두께의 질화막 또는 질산화막을 형성함과 동시에 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체를 결정화시킬 수 있다.
600 ∼ 950℃의 온도와 NH3(N2/H2또는 N2O) 분위기에서 1분 ∼ 30분 동안 전기로 또는 급속열처리를 이용한 어닐링공정을 수행하여 5 ∼ 25Å 두께의 질화막을 형성함과 동시에 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체를 결정화시킬 수 있다.
이상의 공정을 거쳐 양질의 (TaO)1-x(TiO)xN 금속계 게이트 절연막(3)을 형성시킨 후, 도5에 도시된 바와 같이 도핑된 폴리실리콘을 증착하여 전극(5)을 형성하는데 전극 물질로는 도핑된 폴리실리콘 이외에도 TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt 등과 같은 물질을 이용할 수도 있다.
게이트 전극물질(5)로 TiN, TaN, WN, WSi 를 사용하는 경우에는 상기 물질을 전도장벽 (Conduction Barrier)으로 하여 50 ∼ 600Å 두께로 증착하고, 그 상부에 도핑된 폴리실리콘을 적층하여 게이트를 형성할 수 있다.
그 후, 통상적인 마스크와 엣치 공정을 통하여 불순물 영역인 드레인/소오스 영역(6)을 형성하여 반도체 소자의 트랜지스터를 완성한다.
전술한 바와 같이 40 이상의 고유전율을 가지며 낮은 누설전류 값과 큰 절연파괴전압을 갖는 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 막은 반도체 소자의 게이트 절연막으로 쓰일 수 있을 뿐만 아니라 캐패시터를 제조하는 경우에 유전체로도 사용될 수 있다.
캐패시터의 유전체로 사용되는 (TaO)1-x(TiO)xN 유전체에 대해 설명하기 위하여 반도체 소자에서 사용되는 일반적인 캐패시터에 사용되는 형성공정에 대해 설명한다.
먼저, 트랜지스터 형성공정이 완료된 반도체 기판상에 층간절연막을 형성하고 상기 층간절연막을 선택적으로 노광, 식각하여 트랜지스터의 불순물영역(드레인 또는 소오스)과 전기적으로 연결되는 폴리실리콘 플러그를 형성한다.
상기 폴리실리콘 플러그 상에 배리어 메탈로 사용될 티타늄 실리사이드를 형성하기 위하여 폴리실리콘 플러그 상부에 티타늄을 증착한 후 전면식각한다. 이후에 층간의 접착력을 향상시키기 위한 접착층이나, 산소 또는 수소의 확산을 방지하는 확산방지막을 형성한다. 이와 같은 공정이 수행된 이후에 하부전극을 형성하는데 하부전극 물질로는 백금, 이리듐, 루테늄 또는 이들의 합금을 사용할 수 있으며 이러한 하부전극상에 유전체를 형성한다.
유전체로서 본 발명에 따른 (TaO)1-x(TiO)xN 유전체를 사용할 수도 있으며 다른 유전물질 예를 들면, 페로브스카이트(Perovskite) 구조를 갖는 (Bi,La)4Ti3O12(이하 BLT), SrBi2Ta2O9(이하 SBT), SrxBiy(TaiNbj)2O9(이하 SBTN), BaxSr(1-x)TiO3(이하, BST), Pb(Zr,Ti)O3(이하 PZT) 와 같은 강유전체나 또는 Ta2O5등을 이용할 수도 있다.
이와 같은 유전체 상에 하부전극용 전도물질로 사용된 백금, 이리듐, 루테늄등 또는 이들의 합금을 이용한 전도물질로 상부전극을 형성하여 반도체 소자의 캐패시터를 제조한다.
본 발명에 따른 (TaO)1-x(TiO)xN 유전체는 고유전율을 가지며 또한 누설전류 도 적기 때문에 캐패시터의 유전체로 사용될 경우에도 반도체 소자의 특성을 향상시키는데 기여할 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명을 반도체 소자의 게이트 유전체와 캐패시터 유전체에 적용하면, 고유전율을 가지며 결합구조도 안정된 유전체를 형성할 수 있어서 종래의 Ta2O5산화막을 사용할 경우에 고유의 불안정한 화학양론비 때문에 발생하는 누설전류의 증가등과 같은 전기적 특성의 열화를 방지할 수 있는 효과가 있고, 누설전류등의 단점을 개선하기 위해서 종래에 실시하고 있던 열처리 공정이 필요없기 때문에 원가 절감 및 생산성 측면에서 경제적인 효과가 있다. 또한 본 발명에 따른 유전체는 고유전율과 낮은 누설전류 특성을 가지므로 반도체 소자의 캐패시터 유전체로 사용되어도 반도체 소자의 특성향상에 기여할 수 있다.

Claims (28)

  1. 반도체 기판;
    상기 반도체 기판상에 형성된 (TaO)1-x(TiO)xN 유전체;
    상기 (TaO)1-x(TiO)xN 유전체 상에 형성된 게이트 전극;
    상기 게이트 전극의 일측에 형성된 드레인 영역;
    상기 게이트 전극의 타측에 형성된 소오스 영역
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 (TaO)1-x(TiO)xN 유전체에서
    X 의 범위는 0.01 ≤X ≤0.09 인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 (TaO)1-x(TiO)xN 유전체의 두께는 50 ∼ 150Å 인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 (TaO)1-x(TiO)xN 유전체에서 Ti/Ta의 몰비율은 0.01 ∼ 1.0 으로 하는 것을 특징으로 하는 반도체 소자.
  5. 반도체 기판;
    상기 반도체 기판상에 형성된 하부전극;
    상기 하부전극상에 형성된 (TaO)1-x(TiO)xN 유전체;
    상기 (TaO)1-x(TiO)xN 유전체 상에 형성된 상부전극
    을 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 (TaO)1-x(TiO)xN 유전체에서
    X 의 범위는 0.01 ≤X ≤0.09 인 것을 특징으로 하는 반도체 소자.
  7. 제5항에 있어서,
    상기 (TaO)1-x(TiO)xN 유전체에서 Ti/Ta의 몰비율은 0.01 ∼ 1.0 으로 하는 것을 특징으로 하는 반도체 소자.
  8. 반도체 소자의 제조방법에 있어서,
    기판에 형성되는 산화막을 억제하기 위한 제1 어닐링 단계;
    상기 제1 어닐링된 기판상에 (TaO)1-x(TiO)xN 유전체를 형성하는 단계;
    상기 (TaO)1-x(TiO)xN 유전체의 결정화를 위한 제2 어닐링 단계;
    를 포함하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 제1 어닐링된 기판상에 (TaO)1-x(TiO)xN 유전체를 형성하는 단계에서
    (TaO)1-x(TiO)xN 유전체의 x는 (0.01≤x≤0.09)의 범위를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제8항에 있어서,
    상기 제1 어닐링된 기판상에 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체를 형성하는 단계는
    저압화학기상증착 챔버내에서 Ti성분의 화학증기와 Ta성분의 화학증기를 이용한 표면화학반응을 유도하여 Ti/Ta의 몰비율은 0.01 ∼ 1.0 으로 하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
  11. 제10항에 있어서,
    상기 제1 어닐링된 기판상에 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체를 형성하는 단계는
    NH3가스와 O2가스를 반응가스로 하며 반응가스의 유량비는 10 ∼ 1000 sccm인 조건에서 50 ∼ 150Å의 두께로 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체를 형성하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
  12. 제10항에 있어서,
    상기 Ta 성분의 화학증기는 Ta(C2H5O)5용액을 140 ∼ 200℃의 온도범위에서 증발시켜서 얻는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
  13. 제10항에 있어서,
    상기 Ti 성분의 화학증기는 Ti[OCH(CH3)2]4용액을 200 ∼ 300℃의 온도범위에서 증발시켜서 얻는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
  14. 제10항에 있어서,
    상기 Ti 성분의 화학증기는 TiCl4, TDMAT (tetrakis-dimethylamido) 또는 TDEAT (tetrakis-diethylamodo-Ti) 화합물을 전구체로 사용하여 얻는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
  15. 제8항에 있어서,
    기판에 형성되는 산화막을 억제하기 위한 제1 어닐링 단계는
    기판표면의 자연산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
  16. 제15항에 있어서,
    상기 자연산화막을 제거하는 단계는 인-시츄 또는 익스-시츄 조건에서 HF 증기 또는 HF 솔류션을 사용하여 표면처리하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
  17. 제15항에 있어서,
    상기 자연산화막을 제거하기 전/후에 NH4OH 또는 H2SO4용액을 사용하여 계면의 성질을 개선하는 공정을 수행하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
  18. 제8항 또는 제15항에 있어서,
    기판에 형성되는 산화막을 억제하기 위한 제1 어닐링 단계는
    인-시츄 조건에서 200 ∼ 600℃의 온도와 NH3(또는 N2/H2, N20)분위기에서, 30초 ∼ 10분 동안 플라즈마를 이용하여 5 ∼ 25Å의 두께로 질화막을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
  19. 제8항 또는 제15항에 있어서,
    기판에 형성되는 산화막을 억제하기 위한 제1 어닐링 단계는
    인-시츄 또는 익스-시츄 조건에서 600 ∼ 950℃의 온도와 NH3분위기에서 1분 ∼ 30분동안 급속열처리를 이용하여 어닐링하여 5 ∼ 25Å의 두께로 질화막을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
  20. 제8항 또는 제15항에 있어서,
    기판에 형성되는 산화막을 억제하기 위한 제1 어닐링 단계는
    인-시츄 또는 익스-시츄 조건에서 500 ∼ 1000℃의 온도와 NH3분위기에서 1분 ∼30분동안 전기로를 이용하여 열처리하여 5 ∼ 25Å의 두께로 질화막을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
  21. 제8항 또는 제15항에 있어서,
    기판에 형성되는 산화막을 억제하기 위한 제1 어닐링 단계는
    300 ∼ 950℃의 온도와 NH3(또는 N2/H2), NO2또는 O2분위기에서 플라즈마 또는 급속열처리를 이용하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
  22. 제8항에 있어서,
    상기 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체의 결정화를 위한 제2 어닐링 단계는
    200 ∼600℃의 온도조건과 N2O 또는 O2분위기에서 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
  23. 제8항에 있어서,
    상기 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체의 결정화를 위한 제2 어닐링 단계는
    인-시츄 또는 익스-시츄 조건에서 600 ∼ 950℃의 온도와 N2O 또는 O2분위기에서 30초 ∼ 30분동안 전기로를 이용하여 어닐링하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
  24. 제8항에 있어서,
    상기 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체의 결정화를 위한 제2 어닐링단계는
    인-시츄 또는 익스-시츄 조건에서 600 ∼ 950℃의 온도와 N2O 또는 O2분위기에서 1분 ∼ 120분동안 급속열처리를 이용하여 어닐링하는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
  25. 제8항에 있어서,
    상기 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체의 결정화를 위한 제2 어닐링 단계는
    상기 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체상에 질화막 또는 질산화막을 형성함과 동시에 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체를 결정화시키는 것을 특징으로 하는 반도체소자의 게이트 절연막 제조방법.
  26. 제25항에 있어서,
    인-시츄 또는 익스-시츄 조건과 N2O 또는 O2분위기에서 건식산화(dry oxidation) 또는 light oxidation 을 수행하여 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체상에 질화막 또는 질산화막을 형성함과 동시에 (TaO)1-x(TiO)xN (0.01≤x≤0.09)유전체를 결정화시키는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
  27. 제25항에 있어서,
    인-시츄 조건에서 200 ∼ 600℃의 온도와 NH3(N2/H2또는 N2O) 분위기에서 플라즈마를 이용하여 5 ∼ 25Å 두께의 질화막 또는 질산화막을 형성함과 동시에 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체를 결정화시키는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
  28. 제25항에 있어서,
    600 ∼ 950℃의 온도와 NH3(N2/H2또는 N2O) 분위기에서 1분 ∼ 30분 동안 전기로 또는 급속열처리를 이용한 어닐링공정을 수행하여 5 ∼ 25Å 두께의 질화막을 형성함과 동시에 (TaO)1-x(TiO)xN (0.01≤x≤0.09) 유전체를 결정화시키는 것을 특징으로 하는 반도체 소자의 게이트 절연막 제조방법.
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