KR20010066385A - 다층 ＴａＯＮ박막을 갖는 커패시터 제조방법 - Google Patents

다층 ＴａＯＮ박막을 갖는 커패시터 제조방법 Download PDF

Info

Publication number
KR20010066385A
KR20010066385A KR1019990068094A KR19990068094A KR20010066385A KR 20010066385 A KR20010066385 A KR 20010066385A KR 1019990068094 A KR1019990068094 A KR 1019990068094A KR 19990068094 A KR19990068094 A KR 19990068094A KR 20010066385 A KR20010066385 A KR 20010066385A
Authority
KR
South Korea
Prior art keywords
taon
thin film
chemical vapor
amorphous
multilayer
Prior art date
Application number
KR1019990068094A
Other languages
English (en)
Other versions
KR100367404B1 (ko
Inventor
이기정
김동준
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR10-1999-0068094A priority Critical patent/KR100367404B1/ko
Priority to TW089127925A priority patent/TW543139B/zh
Priority to DE10065224A priority patent/DE10065224B4/de
Priority to JP2000397923A priority patent/JP4196148B2/ja
Priority to GB0031743A priority patent/GB2365213B/en
Priority to CNB001376470A priority patent/CN1172361C/zh
Priority to US09/751,453 priority patent/US6770525B2/en
Publication of KR20010066385A publication Critical patent/KR20010066385A/ko
Application granted granted Critical
Publication of KR100367404B1 publication Critical patent/KR100367404B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3145—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers formed by deposition from a gas or vapour
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto

Abstract

본 발명은 다층 TaON박막을 갖는 커패시터 제조방법에 관한 것으로서, 특히 이 방법은 반도체 기판의 하부 구조물에 하부전극을 형성하고, 하부전극 표면에 비정질 TaON막의 증착과 어닐링공정을 적어도 1회 이상 반복 실시하여 다층의 고유전박막을 형성한 후에, 다층의 고유전박막 상부에 상부전극을 형성한다. 이에 따라, 본 발명은 적어도 1번 이상의 TaON 증착 및 NH3또는 N2O 분위기에서의 어닐링공정을 반복해서 고유전 TaON박막(ε=30∼100)을 형성하므로써, 비정질 TaON 증착과정에서 생성된 탄소화합물의 불순물 또는 물과 막내에 존재하는 산소 공공을 제거하면서 결정화를 유도하기 때문에 양질의 TaON 유전막을 얻을 수 있다.

Description

다층 ＴａＯＮ박막을 갖는 커패시터 제조방법{Method of forming capacitor with multi-layered TaON dielectic layer}
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 특히 반도체 DRAM에 사용되는 커패시터 제조 공정시 다층 TaON박막을 갖도록 하여 TaON박막내에 잔존하는 불순물을 제거함과 동시에 막질의 전기적 특성을 개선시킨 기술이다.
현재 반도체소자의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나, 반도체소자의 고집적화가 이루어질수록 커패시터의 면적이 급격하게 감소되지만, 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스는 증가되어야만 한다.
이에, 반도체메모리에 사용되는 커패시터의 충분한 용량을 확보하기 위해서는 통상의 실린더 구조 변경을 통해 커패시터 면적을 증가하거나 유전막의 두께 감소를 통해 충분한 커패시턴스를 확보시키는 방법이 이루어지고 있으며, 기존 실리콘 산화막으로 사용하던 유전막을 NO(Nitride - Oxide) 또는 ONO(Oxide - Nitride - Oxide)구조라든지 높은 커패시턴스를 확보할 수 있는 Ta2O5(유전상수=20∼25) 내지 BST(BaSrTiO3) 등으로 대체하려는 재료적인 연구가 진행되고 있다.
한편, 최근에는 NO유전를 갖는 커패시터가 256M 이상의 차세대 메모리에 필요한 용량을 확보하는데 한계를 보이고 있기 때문에 Ta2O5유전 개발이 연구 진행중에 있다. 하지만, 이 Ta2O5박막 역시 불안정한 화학양론비(stoichiometry)를 갖고 있어 Ta와 O의 조성비 차이에 기인한 치환형 Ta원자가 박막내에 존재할 수밖에 없으며 또한, 유전막 제조 공정시 Ta2O5의 전구체인 Ta(OC2H5)5의 유기물과 O2(또는N2O)가스의 반응으로 인해 불순물인 탄소원자와 탄소화합물(C, CH4, C2H4등) 및 물(H2O)이 생성된다. 결국, Ta2O5박막내에 존재하는 산소공공(oxygen vacancy)과 불순물로 존재하는 탄소원자, 이온과 라디칼로 인해서 커패시터의 누설전류가 증가하게 되고 유전특성이 열화된다. 이러한 Ta2O5박막내의 불순물을 제거하기 위하여 저온 열처리(예를 들면, plasma N2O 또는 UV-O3)를 이중, 삼중으로 처리하고 있지만 이 역시 제조 과정이 복잡하며 Ta2O5박막의 산화 저항성이 낮기 때문에 하부전극의 산화가 발생하게 되는 단점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 유전막으로서 유전율이 높으면서 Ta2O5박막보다 우수한 전기적 특성을 갖는 TaON으로 대체하고 비정질 TaON 증착 및 어닐링 공정을 1회 이상 실시하여 TaON 막내에서 누설전류의 원인이 되는 불순물을 제거하므로써 양질의 고유전막을 얻을 수 있는 다층 TaON박막을 갖는 커패시터 제조방법을 제공하는데 있다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 다층 TaON박막을 갖는 반도체장치의 커패시터 제조방법을 설명하기 위한 공정 순서도,
도 2는 본 발명에 따른 2층 TaON박막을 갖는 커패시터 제조 방법에서 TaON 증착한 다음 실시되는 어닐링 공정에 의해 TaON막내에 잔존하는 산소 공공과 탄소화합물이 제거되는 것을 과정을 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
10: 실리콘기판 20: 층간절연막
30: 하부전극 32a: 비정질 제 1TaON박막
32b: 비정질 제 2TaON박막 32 TaON 유전막
34: 상부전극
상기 목적을 달성하기 위하여 본 발명은 반도체장치의 커패시터 제조 공정에 있어서, 반도체 기판의 하부 구조물에 하부전극을 형성하는 단계와, 하부전극 표면에 비정질 TaON막의 증착과 어닐링공정을 적어도 1회 이상 반복 실시하여 다층의 고유전박막을 형성하는 단계와, 다층의 고유전박막 상부에 상부전극을 형성하는 단계를 포함한다.
본 발명에 따르면, TaON의 유전박막은 유전상수가 25이상의 고유전율을 가지며 화학적 결합구조도 Ta2O5박막보다 안정하여 하부전극과의 산화반응성도 작아서 NO 유전 및 Ta2O5를 갖는 커패시터보다 등가 산화막 두께(Tox)를 더 낮출 수 있을 뿐만 아니라 외부로부터 인가되는 전기적 충격에도 강할 뿐만 아니라 절연파괴전압인 항복전압이 높고 누설전류 수준도 낮다.
그 뿐만 아니라, 본 발명은 비정질의 TaON을 증착한 기판에 인시튜로 NH3또는 N2O 분위기에서 어닐링을 실시하기 때문에 비정질 TaON 증착과정에서 생성된 탄소화합물의 불순물 또는 물과 막내에 존재하는 산소 공공을 제거하면서 결정화를 유도하기 때문에 양질의 유전막을 얻을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 다층 TaON박막을 갖는 반도체장치의 커패시터 제조방법을 설명하기 위한 공정 순서도이다.
우선, 도 1a에 도시된 바와 같이, 반도체기판으로서 실리콘기판(10)의 활성 영역 상부면에 게이트 전극, 소스/드레인 등을 갖는 반도체소자(도시하지 않음)를형성하고, 그 기판(10) 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질을 증착하고 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 평탄화된 층간절연막(20)을 형성한다. 기판(10)의 활성영역 즉, 드레인 영역과 접촉하는 커패시터의 단면적을 확보하기 위하여 사진 및 식각 공정으로 층간절연막(20)을 선택 식각하여 콘택홀(도시하지 않음)을 형성한다.
그리고, 상기 콘택홀내에 도전체로로서 도프트 폴리 실리콘 내지 도프트 비정질실리콘을 증착하여 하부전극(30)을 형성한다. 이때, 커패시터의 하부전극 구조는 스택, 실린더, 핀, 스택실린더 중에서 어느 하나로 하는데, 본 실시예에서는 스택 구조의 하부전극을 형성한다. 한편, 하부전극의 단위 표면적을 늘려서 커패시턴스를 증가시키기 위하여 하부전극의 표면을 요철 구조의 HSG(Hemi Spherical Grain)로 형성할 수도 있다.
그 다음, 도 1b 및 도 1c를 참조해서 하부전극 표면에 비정질 TaON막의 증착과 어닐링공정을 적어도 1회 이상 반복 실시하여 다층의 고유전박막(32)을 형성한다. 이에, 본 실시예에서는 150Å미만의 2층 고유전박막(32a,32b)(32)을 형성한다. 그리고, 바람직하게 TaON증착 공정은 기상반응(gas phase reaction)이 억제된 웨이퍼 상에 표면 화학반응(surface chemical reaction)을 유도하여 300℃∼600℃의 저압화학기상증착 챔버에서 양질의 비정질 TaON박막을 형성한다.
즉, 도 1b에 도시된 바와 같이, 1차로 비정질 제 1TaON막(32a)을 300∼500℃범위에서 증착하고 NH3또는 N2O 분위기에서 플라즈마 어닐링 공정을 실시한다. 그리고, 도 1c에 도시된 바와 같이, 연속해서 비정질 제 2TaON막(32b)을 증착하고 NH3또는 N2O 분위기에서 플라즈마 어닐링을 다시 실시해준다. 이러한 증착과 어닐링 공정을 1회이상 반복하므로써 비정질 TaON막내에 존재하는 Ta원자 및 탄소성분을 효과적으로 산화시켜 제거하면서 원하는 범위, 예컨대 30∼100의 유전율을 얻을 수 있다.
한편, 상기 다층 고유전박막(32)의 비정질 TaON 증착 공정은 Ta성분의 화학증기로서 99.999%이상의 Ta(OC2H5)5와 같은 Ta화합물을 질량 유량제어기(Mass Flow Controller)를 통해서 150∼200℃의 온도 범위에서 정온으로 유지되고 있는 증발기 또는 증발관으로 300mg/min이하로 정량 공급하는 것이 바람직하다. 이때, 오리피스(orifice) 또는 노즐(nozzle)을 포함한 증발기는 물론이고 Ta 증기의 유로(flow path)가 되는 공급관은 Ta 증기의 응축을 방지하기 위해 150℃∼200℃의 온도 범위를 항상 유지시킨다. 이와 같은 방법을 통해 저압 화학기상증착 챔버내로 공급된 Ta(OC2H5)5화학증기를 NH3반응 가스(10sccm∼500sccm 범위)와 각각 일정량을 정량 공급한 다음에 저압화학기상증착 챔버내에서 100torr이하의 압력하에서 표면 반응을 유도하면 비정질의 TaON박막을 얻을 수 있다.
또, 상기 비정질 TaON막은, 하부전극 상부면에 Ta 화학증기를 포함한 반응 가스를 저압 화학기상증착 챔버 상부에 장착된 샤워-헤드(shower-head)를 통해 웨이퍼상에서 수직으로 균일하게 분사시키거나, 또는 상기 챔버 상부 또는 측면부에 장착된 인젝터(injector)를 통해 웨이퍼상에 포물선 또는 카운터 플로우(counterflow) 방식으로 균일하게 분사시켜서 얻는다.
또, 상기 비정질 TaON의 증착 공정시, 막질을 개선하기 위해서 O2가스를 저압화학기상증착 챔버의 온도, 압력 및 Ta 화학증기 주입량에 따라 5∼500sccm의 범위내에서 정량 공급하는 것이 바람직하다.
또한, 상기 제 1 및 제 2TaON막(32a,32b)의 어닐링공정은 NH3또는 N2O 분위기에서 플라즈마처리하거나, UV-O3또는 O3분위기하에서 저온 어닐링 공정을 실시한다. 이때, 어닐링공정은 전기로 또는 급속 열처리 방식을 이용하여 650∼950℃의 온도에서 N2O, O2및 N2중에서 어느 한 분위기에서 어닐링하는 것이 바람직하다.
그 다음, 도 1d에 도시된 바와 같이, 다층의 고유전박막(32) 상부에 도전체로서 도프트 폴리실리콘을 증착하고 이를 패터닝하여 상부전극(34)을 형성함으로써 본 실시예에 따른 SIS(Silicon-Insulator-Silicon) 구조의 커패시터 제조 공정을 완료한다.
한편, 상기와 같은 다층 TaON막을 갖는 커패시터 제조 방법에서는, 비정질 제 1TaON막(32a)을 증착하기 전에, 인시튜(in-situ) 내지 엑스시튜(ex-situ)에서 HF, SiF6, NF3 중의 어느 하나의 증기를 이용한 건식 세정공정 또는 HF용액을 이용한 습식 세정 공정으로 하부전극 표면의 자연산화막 및 파티클을 제거한다. 게다가, HF 화합물을 이용한 세정공정을 실시하기 전/후에, NH4OH 또는 H2SO4용액의 화합물을 함께 사용하여 계면을 세정하면 HF 처리 전/후에 발생한 이물질을 제거하거나 균일성(unformity)을 향상시킬 수 있다.
또, 본 발명은 TaON 증착 및 열공정에서 하부전극(30)인 폴리실리콘막과 제 1비정질 TaON(32a) 사이에 계면산화막이 형성되는 것을 방지하기 위하여 하부전극 표면을 세정하고, TaON 증착시 초기에 1∼5분간 NH3분위기에서 인시튜 플라즈마를 이용하여 하부 전극(30) 표면을 질화처리하는 것이 바람직하다.
또한, 본 발명은 하부전극 표면의 불균일한 자연산화막이 형성되는 것을 방지하고 하부전극으로의 누설 전류를 방지하기 위하여 클러스터화되어 있는 TaON 저압-유기금속화학기상증착 챔버로 저압(예컨대 10torr이하)하에서 웨이퍼를 이송한 다음 인시튜 N2O 분위기에서 플라즈마를 이용하여 하부전극 표면을 균질하게 산화처리하여 약 10Å이하의 산화막을 형성한다.
도 2는 본 발명에 따른 2층 TaON박막을 갖는 커패시터 제조 방법에서 TaON 증착한 다음 실시되는 어닐링 공정에 의해 TaON막내에 잔존하는 산소 공공과 탄소화합물이 제거되는 것을 과정을 나타낸 도면이다.
도 2를 참조하면, 본 발명은 다층 TaON박막의 고밀도화를 위해서 비정질의 제 1TaON막(32a)을 증착한 기판에 NH3또는 N2O 분위기에서 어닐링을 실시하여 비정질 TaON 증착과정에서 생성된 탄소화합물의 불순물 또는 물(H2O)과 막내에 존재하는 산소 공공을 제거하면서 결정화를 유도하고, 또 비정질 TaON막내에서 완전히 산화되지 못하고 남아 있는 Ta 화학종의 생성을 억제시킨다. 그러면, TaON 박막(32a)내에 남아 있는 휘발성 탄소화합물(CO, CO2, CH4, C2H4)이 제거되고, 결정화가 유도되어 누설 전류 발생이 방지된다.
마찬가지로, 상기 제 1TaON막(32a) 위에 다시 TaON(32b)을 증착하고 다시 전기로에서 5∼60분간 또는 급속 열처리 공정을 1분∼10분정도 NH3또는 N2O 분위기에서 실시하면 제 2TaON 박막(32b)내에 남아 있는 휘발성 탄소화합물과 물이 제거되고, 막질의 결정화가 유도되어 누설 전류 발생이 방지된다.
이에 따라, 비정질 TaON박막들(32a,32b)은 비정질의 결정화 유도와 탄소 화합물 제거를 위한 어닐링 공정에 의해 유전 막질을 양호하게 하는데, 즉 계면의 마이크로 크랙(micro crack)과 핀 홀(pin hloe)과 같은 구조 결함을 보강하고 균질도(homogeniety)를 향상시킬 수 있다.
상기한 바와 같이, 본 발명은 적어도 1번 이상의 TaON 증착 및 어닐링공정을 반복해서 고유전 TaON박막(ε=30∼100)을 형성하므로써, 종래 NO박막(ε=4∼5)보다 유전율이 높고 화학적 결합구조도 종래 고유전 Ta2O5박막(ε=25∼27)보다 안정된 유전막을 확보할 수 있다. 더욱이, 본 발명은 종래 Ta2O5박막을 이용하는 커패시터에 비교해 볼 때 유전막의 불안정한 화학양론비 때문에 생기는 산소 공공과 탄소 불순물로 인해서 발생하는 누설 전류 문제와 Ta2O5증착공정과 후속 저온/고온 열처리 과정에서 하부전극의 폴리실리콘과 계면에서의 불균일한 산화반응에 의한 누설전류 문제를 해결한다.
다시 말해서, 본 발명은 MIS(Metal-Insulator-Silicon) 구조의 Ta2O5커패시터에 비해 유전막의 등가산화막 두께를 25Å미만으로 얇게 제어할 수 있기 때문에 256M급 이상의 DRAM 동작에 필요한 고커패시턴스를 얻을 수 있다.
또, 본 발명은 저압 금속유기화학기상증착 챔버내에서 TaON 증착과 플라즈마 처리가 인시튜로 이루어지기 때문에 종래 Ta2O5유전막 증착 직전에 실시하는 질소분위기에서의 급속열처리 공정과 증착 이후의 저온 및 고온 열처리 공정을 생략할 수 있다.

Claims (16)

  1. 반도체장치의 커패시터 제조 공정에 있어서,
    반도체 기판의 하부 구조물에 하부전극을 형성하는 단계;
    상기 하부전극 표면에 비정질 TaON막의 증착과 어닐링공정을 적어도 1회 이상 반복 실시하여 다층의 고유전박막을 형성하는 단계; 및
    상기 다층의 고유전박막 상부에 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 다층 TaON박막을 갖는 커패시터 제조방법.
  2. 제 1항에 있어서, 상기 하부전극 및 상부전극은 도프트 폴리실리콘을 포함하는 것을 특징으로 하는 다층 TaON박막을 갖는 커패시터 제조방법.
  3. 제 1항에 있어서, 상기 비정질 TaON을 증착하기 전에, 인시튜 내지 엑스시튜에서 HF, SiF6, NF3 중의 어느 하나의 증기를 이용한 건식 세정공정 또는 HF용액을 이용한 습식 세정 공정으로 하부전극 표면의 자연산화막 및 파티클을 제거하는 것을 특징으로 하는 다층 TaON박막을 갖는 커패시터 제조방법.
  4. 제 3항에 있어서, 상기 HF 화합물을 이용한 세정공정을 실시하기 전/후에, NH4OH 또는 H2SO4용액의 화합물을 함께 사용하여 계면을 세정하는 것을 특징으로 하는 다층 TaON박막을 갖는 커패시터 제조방법.
  5. 제 1항에 있어서, 상기 비정질 TaON막의 증착은 600℃이하의 저압화학기상증착 챔버에서 실시되는 것을 특징으로 하는 다층 TaON박막을 갖는 커패시터 제조방법.
  6. 제 1항에 있어서, 상기 비정질 TaON의 증착은, Ta 성분의 화학증기를 얻기 위하여 Ta(OC2H5)5를 유량 조절기를 통해 정량 공급한 후에 150∼200℃의 온도 범위에서 정온으로 유지되고 있는 증발기를 통해 증발시킨 후 응축을 방지하기 위해 150℃ 이상되는 공급관을 따라 저압 화학기상증착 챔버내로 주입하는 것을 특징으로 하는 다층 TaON박막을 갖는 커패시터 제조방법.
  7. 제 1항에 있어서, 상기 비정질 TaON의 증착 공정은, 300∼600℃의 저압 화학기상증착 챔버내에서 Ta의 화학증기와 반응 가스인 NH3가스를 유량조절기를 통해공급한 다음, 100torr이하의 분위기에 표면 화학반응를 유도하여 비정질 TaON막을 증착하는 것을 특징으로 하는 다층 TaON박막을 갖는 커패시터 제조방법.
  8. 제 6항 및 제 7항에 있어서, 상기 비정질 TaON의 증착 공정시, 막질을 개선하기 위해서 O2가스를 저압화학기상증착 챔버의 온도, 압력 및 Ta 화학증기 주입량에 따라 5∼500sccm의 범위내에서 정량 공급하는 것을 특징으로 하는 다층 TaON박막을 갖는 커패시터 제조방법.
  9. 제 1항에 있어서, 상기 비정질 TaON의 증착은, Ta 화학증기를 포함한 반응 가스를 저압 화학기상증착 챔버 상부에 장착된 샤워-헤드를 통해 웨이퍼 위에서 수직으로 균일하게 분사시키는 것을 특징으로 하는 다층 TaON박막을 갖는 커패시터 제조방법.
  10. 제 1항에 있어서, 상기 비정질 TaON의 증착은, Ta 화학증기를 포함한 반응 가스를 저압 화학기상증착 챔버 상부 또는 측면부에 장착된 인젝터를 통해 웨이퍼 위에서 포물선으로 균일하게 분사시키는 것을 특징으로 하는 다층 TaON박막을 갖는 커패시터 제조방법.
  11. 제 1항에 있어서, 상기 비정질 TaON의 증착은, Ta 화학증기를 포함한 반응 가스를 저압 화학기상증착 챔버 상부에 장착된 인젝터를 통해 웨이퍼 위에서 카운터 플로우 방식으로 균일하게 분사시키는 것을 특징으로 하는 다층 TaON박막을 갖는 커패시터 제조방법.
  12. 제 1항에 있어서, 상기 어닐링공정은 NH3또는 N2O 분위기에서 플라즈마처리하는 것을 특징으로 하는 다층 TaON박막을 갖는 커패시터 제조방법.
  13. 제 1항에 있어서, 상기 어닐링공정은 UV-O3또는 O3분위기하에서 저온 어닐링 공정을 실시하는 것을 특징으로 하는 다층 TaON박막을 갖는 커패시터 제조방법.
  14. 제 1항에 있어서, 상기 어닐링공정은 전기로 또는 급속 열처리 방식을 이용하여 650∼950℃의 온도에서 N2O, O2및 N2중에서 어느 한 분위기에서 어닐링하는 것을 특징으로 하는 다층 TaON박막을 갖는 커패시터 제조방법.
  15. 제 1항에 있어서, 상기 비정질 TaON의 증착시, 초기에 1∼5분간 NH3분위기에서 인시튜 플라즈마를 이용하여 하부 전극 표면을 질화처리하는 것을 특징으로 하는 다층 TaON박막을 갖는 커패시터 제조방법.
  16. 제 1항에 있어서, 상기 비정질 TaON을 증착하기 이전에, 클러스터화되어 있는 TaON 저압-유기금속화학기상증착 챔버로 저압하에서 웨이퍼를 이송한 다음 인시튜 N2O 분위기에서 플라즈마를 이용하여 하부전극 표면을 균질하게 산화처리하는 것을 특징으로 하는 다층 TaON박막을 갖는 커패시터 제조방법.
KR10-1999-0068094A 1999-12-31 1999-12-31 다층 ＴａＯＮ박막을 갖는 커패시터 제조방법 KR100367404B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR10-1999-0068094A KR100367404B1 (ko) 1999-12-31 1999-12-31 다층 ＴａＯＮ박막을 갖는 커패시터 제조방법
TW089127925A TW543139B (en) 1999-12-31 2000-12-27 Method of fabricating capacitors for semiconductor devices
DE10065224A DE10065224B4 (de) 1999-12-31 2000-12-27 Verfahren zur Herstellung von Kondensatoren für Halbleitereinrichtungen
JP2000397923A JP4196148B2 (ja) 1999-12-31 2000-12-27 半導体装置のキャパシターの製造方法
GB0031743A GB2365213B (en) 1999-12-31 2000-12-28 Method of fabricating capacitors for semiconductor devices
CNB001376470A CN1172361C (zh) 1999-12-31 2000-12-31 半导体装置的电容器的制造方法
US09/751,453 US6770525B2 (en) 1999-12-31 2001-01-02 Method of fabricating capacitors for semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0068094A KR100367404B1 (ko) 1999-12-31 1999-12-31 다층 ＴａＯＮ박막을 갖는 커패시터 제조방법

Publications (2)

Publication Number Publication Date
KR20010066385A true KR20010066385A (ko) 2001-07-11
KR100367404B1 KR100367404B1 (ko) 2003-01-10

Family

ID=19635181

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0068094A KR100367404B1 (ko) 1999-12-31 1999-12-31 다층 ＴａＯＮ박막을 갖는 커패시터 제조방법

Country Status (7)

Country Link
US (1) US6770525B2 (ko)
JP (1) JP4196148B2 (ko)
KR (1) KR100367404B1 (ko)
CN (1) CN1172361C (ko)
DE (1) DE10065224B4 (ko)
GB (1) GB2365213B (ko)
TW (1) TW543139B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618682B1 (ko) * 2000-06-01 2006-09-06 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100587048B1 (ko) * 2000-06-01 2006-06-07 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법
US6717193B2 (en) * 2001-10-09 2004-04-06 Koninklijke Philips Electronics N.V. Metal-insulator-metal (MIM) capacitor structure and methods of fabricating same
JP2004152796A (ja) * 2002-10-28 2004-05-27 Toshiba Corp 半導体装置及びその製造方法
CN100411116C (zh) * 2003-01-17 2008-08-13 富士通株式会社 电介质膜的形成方法
KR100665396B1 (ko) * 2004-01-09 2007-01-04 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자의 제조 방법
RU2287206C2 (ru) * 2004-10-26 2006-11-10 Броня Цой Ячейка памяти
KR100728962B1 (ko) * 2004-11-08 2007-06-15 주식회사 하이닉스반도체 지르코늄산화막을 갖는 반도체소자의 캐패시터 및 그 제조방법
FR2880471B1 (fr) * 2004-12-31 2007-03-09 Altis Semiconductor Snc Procede de nettoyage d'un semiconducteur
JP4887827B2 (ja) * 2006-02-20 2012-02-29 富士通セミコンダクター株式会社 強誘電体キャパシタの形成方法および半導体装置の製造方法
US20080272421A1 (en) * 2007-05-02 2008-11-06 Micron Technology, Inc. Methods, constructions, and devices including tantalum oxide layers
US8012532B2 (en) 2007-12-18 2011-09-06 Micron Technology, Inc. Methods of making crystalline tantalum pentoxide
US8208241B2 (en) * 2008-06-04 2012-06-26 Micron Technology, Inc. Crystallographically orientated tantalum pentoxide and methods of making same
KR102253595B1 (ko) * 2015-01-06 2021-05-20 삼성전자주식회사 캐패시터를 포함하는 반도체 소자 및 그 제조방법
KR101720620B1 (ko) * 2015-04-21 2017-03-28 주식회사 유진테크 기판처리장치 및 챔버 세정방법
US11621222B2 (en) 2018-01-09 2023-04-04 Stmicroelectronics (Rousset) Sas Integrated filler capacitor cell device and corresponding manufacturing method
FR3076660B1 (fr) * 2018-01-09 2020-02-07 Stmicroelectronics (Rousset) Sas Dispositif integre de cellule capacitive de remplissage et procede de fabrication correspondant
KR20230047825A (ko) * 2021-10-01 2023-04-10 삼성전자주식회사 커패시터의 형성 방법 및 반도체 장치의 형성 방법

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59215764A (ja) * 1983-05-24 1984-12-05 Nec Corp 半導体装置用キヤパシタの製造方法
DE3433390A1 (de) * 1984-09-12 1986-03-20 Bayer Ag, 5090 Leverkusen Phenoxypropionsaeure-derivate
US5274485A (en) * 1991-06-24 1993-12-28 Sanyo Electric Co., Ltd. Liquid crystal display
KR930012120B1 (ko) * 1991-07-03 1993-12-24 삼성전자 주식회사 반도체장치 및 그의 제조방법
JPH0521744A (ja) * 1991-07-10 1993-01-29 Sony Corp 半導体記憶装置のキヤパシタおよびその製造方法
JP3392440B2 (ja) * 1991-12-09 2003-03-31 株式会社東芝 多層導体層構造デバイス
JP2786071B2 (ja) * 1993-02-17 1998-08-13 日本電気株式会社 半導体装置の製造方法
DE4317421A1 (de) * 1993-05-26 1994-12-01 Cerdec Ag Oxonitride der Formel LnTaON¶2¶ mit erhöhter Farbbrillanz, Verfahren zu deren Herstellung und deren Verwendung
JPH07161931A (ja) * 1993-12-02 1995-06-23 Nec Corp 半導体装置の製造方法
JP2679599B2 (ja) * 1993-12-02 1997-11-19 日本電気株式会社 半導体装置の製造方法
KR950034588A (ko) * 1994-03-17 1995-12-28 오가 노리오 탄탈계 고유전체재료 및 고유전체막의 형성방법 및 반도체장치
US5468687A (en) * 1994-07-27 1995-11-21 International Business Machines Corporation Method of making TA2 O5 thin film by low temperature ozone plasma annealing (oxidation)
KR960015786A (ko) * 1994-10-27 1996-05-22 이형도 다층 탄탈륨 캐패시터 및 그 제조방법(Multi-Layer Tantalum Capacitor)
US5668040A (en) * 1995-03-20 1997-09-16 Lg Semicon Co., Ltd. Method for forming a semiconductor device electrode which also serves as a diffusion barrier
KR0183732B1 (ko) * 1995-09-01 1999-03-20 김광호 반도체 장치의 캐패시터 제작방법
US5693102A (en) * 1995-09-27 1997-12-02 Cerdec Aktiengesellschaft Keramische Farben Oxonitrides of the formula LnTaON2 with enhanced brightness and a process for their use
US6083849A (en) * 1995-11-13 2000-07-04 Micron Technology, Inc. Methods of forming hemispherical grain polysilicon
US6218260B1 (en) * 1997-04-22 2001-04-17 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby
US5910880A (en) * 1997-08-20 1999-06-08 Micron Technology, Inc. Semiconductor circuit components and capacitors
TW345742B (en) * 1997-11-27 1998-11-21 United Microelectronics Corp Method for producing integrated circuit capacitor
KR100286011B1 (ko) * 1998-08-04 2001-04-16 황철주 반도체소자의캐퍼시터및그제조방법
JP3189813B2 (ja) * 1998-11-30 2001-07-16 日本電気株式会社 半導体装置の製造方法
KR100331271B1 (ko) * 1999-07-01 2002-04-06 박종섭 ＴａＯＮ박막을 갖는 커패시터 제조방법
US6143598A (en) * 1999-02-08 2000-11-07 Chartered Semiconductor Manufacturing Ltd. Method of fabrication of low leakage capacitor
US6294807B1 (en) * 1999-02-26 2001-09-25 Agere Systems Guardian Corp. Semiconductor device structure including a tantalum pentoxide layer sandwiched between silicon nitride layers
KR100331270B1 (ko) * 1999-07-01 2002-04-06 박종섭 ＴａＯＮ박막을 갖는 커패시터 제조방법
KR100305076B1 (ko) * 1999-07-01 2001-11-01 박종섭 커패시터의 전하저장전극 형성방법
KR100338110B1 (ko) * 1999-11-09 2002-05-24 박종섭 반도체 소자의 캐패시터 제조방법
KR100386447B1 (ko) * 1999-12-23 2003-06-02 주식회사 하이닉스반도체 반도체장치의 커패시터 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618682B1 (ko) * 2000-06-01 2006-09-06 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법

Also Published As

Publication number Publication date
KR100367404B1 (ko) 2003-01-10
CN1306304A (zh) 2001-08-01
TW543139B (en) 2003-07-21
GB2365213A (en) 2002-02-13
JP2001210799A (ja) 2001-08-03
GB0031743D0 (en) 2001-02-07
DE10065224A1 (de) 2001-07-26
US6770525B2 (en) 2004-08-03
GB2365213B (en) 2004-04-07
DE10065224B4 (de) 2009-04-02
US20020019110A1 (en) 2002-02-14
CN1172361C (zh) 2004-10-20
JP4196148B2 (ja) 2008-12-17

Similar Documents

Publication Publication Date Title
KR100367404B1 (ko) 다층 ＴａＯＮ박막을 갖는 커패시터 제조방법
KR100415538B1 (ko) 이중 유전막을 구비한 캐패시터 및 그 제조 방법
KR100386447B1 (ko) 반도체장치의 커패시터 제조방법
US6340622B1 (en) Method for fabricating capacitors of semiconductor device
KR20010008415A (ko) 반도체 소자의 캐패시터 형성방법
KR100417855B1 (ko) 반도체소자의 캐패시터 및 그 제조방법
KR100321178B1 (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
KR100464650B1 (ko) 이중 유전막 구조를 가진 반도체소자의 캐패시터 및 그제조방법
KR100331270B1 (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
KR100504435B1 (ko) 반도체장치의 커패시터 제조방법
KR100431740B1 (ko) 고유전막을 구비한 반도체소자 및 그 제조 방법
KR100331271B1 (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
KR100395507B1 (ko) 반도체 소자 및 그 제조방법
KR100519514B1 (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
KR20000042429A (ko) 반도체 소자의 고유전체 캐패시터 제조방법
KR100327587B1 (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법
KR100231604B1 (ko) 반도체소자의 캐패시터 제조방법
KR100351253B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100358065B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR20040060416A (ko) 반도체소자의 캐패시터 제조방법
KR20010008503A (ko) ＴａＯＮ박막을 갖는 커패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee