TW569429B - Method for manufacturing semiconductor integrated circuit device - Google Patents

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TW569429B
TW569429B TW091114347A TW91114347A TW569429B TW 569429 B TW569429 B TW 569429B TW 091114347 A TW091114347 A TW 091114347A TW 91114347 A TW91114347 A TW 91114347A TW 569429 B TW569429 B TW 569429B
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film
insulating film
integrated circuit
circuit device
temperature
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TW091114347A
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English (en)
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Tsuyoshi Fujiwara
Katsuyuki Asaka
Yasuhiro Nariyoshi
Yoshinori Hoshino
Kazutoshi Oomori
Original Assignee
Hitachi Ltd
Hitachi Ulsi Sys Co Ltd
Hitachi Tobu Semiconductor Ltd
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Description

569429 A7
[發明之技術領域] 本务明係有關半導體積體電路裝置的製造技術，尤其是 有關應用於金屬配線上之絕緣膜形成的有效技術。 [先前技藝] 、近年來，/遺LSI的高積體化，發展成元件及配線的疊層構 造化。此等之間雖係以層間絕緣膜分離，但隨疊層化之發 展因構成元件及配線之導電性層及層間絕緣膜之膜應 力’而發生配線剝離及斷線等問題。 尤其是在配線等之上部形成層間絕緣膜後，於具有高溫 之赦處理時，因貫施熱處理造成膜應力增加，配線之剝離 及it線等問題嚴重。 如特開平10-173049號公報中記載有：以化學汽相生長 (CVD)法’在位元線配線層表面覆蓋硼碌矽酸鹽玻璃（BpSG) 膜83的技術’亦記載有：使用高密度電漿氧化矽（HDp_si〇) 膜以取代BPSG膜時，於形成步驟中不需要施加高溫，因此 可進一步抑制熱壓。 此外，於特開平1 1-243 180號公報中記載有關藉由電漿 CVD法’以氧化石夕膜形成在位元線27與電容器之下部電極 之間構成絕緣用之第三層間絕緣膜時的成膜條件。 [發明所欲解決之問題] 本發明人為求解決前述之配線剝離及斷線等問題，就半 導體積體電路裝置之特性的提高實施各種檢討。 如動態隨機存取記憶體（DRAM ; Dynamic Random Access Memory)之記憶體單元包含：記憶體單元選擇用金屬絕緣體 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 569429 A7 B7 五、發明説明（2 ) 半導體％ 效電日日體（MISFET; Metal Insulator Semiconductor Field Effect Transistor)、及與其串聯的電容器（資訊儲存用 電容元件）’未連接於前述MISFET之電容器的端子與位元 線連接。 該DRAM之構造中的所謂位元線上電容器（c〇b ; capacitor over bit-line)構造，如後述，係在位元線的上部 形成有，電容器，在位元線與電容器之間形成有層間絕緣 膜。進一步詳細說明，該電容器之形成步驟中包含高溫的 熱處理步驟’因此時之位元線與層間絕緣膜之膜應力的變 化而產生位元線的斷線及剝離。 本發明之目的在緩和構成半導體積體電路裝置之配線及 其上部所形成之絕緣膜的膜應力，以防止配線的斷線及剝 離。 此外，本發明之其他目的在促使半導體積體電路裝置的 特性提高。 從本說明書之内容 本發明之前述及其他目的與新特徵 及附圖即可瞭解。 [解決問題之手段] 本專利所揭示之主要發明的概要簡單說明如下： (1)本發明之半導體積體電路裝置的製造方法，係以覆董 配線之方式’以第一溫度形成第二絕緣膜後，在前述第二 上，以高於前述第—溫度之第二溫度實施熱處理， 、=前述第二絕緣膜上形成第一電極、 二 電極者。 -5- 569429 A7
驟(，2)盆本：、明之半導體積體電路裝置的製造方法具有形成步 1 I、M覆盍配線之方式’藉由化學汽相生長法形成第 ϋ以^ ’在前述第二絕緣膜上形成塗敷臈之第三絕緣 化-二!：溫度實施熱處理後’在前述第三絕緣膜上藉由 :/飞 長法形成第四絕緣膜，繼續於前述第四絕緣膜 /形^第電極、電介質膜及第二電極，前述電介質膜之 开7成2包含以第2溫度述電纟質膜實施熱處理的步 驟使别述第一溫度南於前述第二溫度者。 , 一（3)本發明之半導體積體電路裝置的製造方法具有，以覆 蓋配線之方式，形成第二絕緣膜，以第_溫度在前述第二 絕^膜上實施熱處理後，以露出前述配線之表面的方式， 在刖述第二絕緣膜上實施蝕刻，在前述第二絕緣膜上形成 開口，以第二溫度之化學汽相生長法在前述開口内形成第 一導體層，在前述第-導體層上形成第二導體層，在前述 第二、第一導體層上實施研磨，於前述開口内選擇性保留 前述第-、第二導體層的步驟Μ吏前述第一溫度高於前述 第二溫度者。 [發明之實施形態] 以下’依據圖式詳細說明本發明之實施形態。另外，用 於說明實施形態之全部圖式中，&有相同功：者註記相同 符號，並省略其重複說明。 (第一種實施形態） 以下，使用圖1〜圖11，按照步驟順序，說明本實施形態 之dram的製造方法。
Y
裝 訂 Ψ 569429 A7 ___ _B7____ 五、發明説明（4~) " 首先，如圖1及圖2所示，在半導體基板1 (p型井3，活性 區域L)的主表面上形成記憶體單元選擇用MISFETQs。以 下，顯示形成該記憶體單元選擇用MISFETQs的一種步驟。 圖1係顯示本實施形態之DRAM之製造步驟之半導體基板的 重要部分剖面圖，圖2係顯示本實施形態之DRAM之製造步 驟之半導體基板的重要部分平面圖。圖1與圖2之a_ A剖面部 對應。. 如圖2所示，活性區域（L)以元件分離2區分，該元件分離 2可形成如下。 首先，蝕刻半導體基板1的表面以形成溝，在該溝的内部 形成溥的氧化石夕膜（圖上未顯示）。繼續，以化學汽相生長 法（CVD · Chemical Vapor Deposition)法，在包含該溝内部 的半導體基板1上堆積氧化矽膜5後，以化學機械研磨 (Chemical Mechanical Polishing ; CMP)法研磨氧化矽膜 5。 其次，藉由在半導體基板1内植入硼（B)離子，以形成p型井 3°因而’形成有如圖2所示之藉由元件分離2包圍周圍之細 長島狀的活性區域（L)。分別在此等活性區域（L)上各形成 有兩個共用源極、汲極之一方的記憶體單元選擇用 MISFETQs。 繼續’形成記憶體單元選擇用MISFETQs，於形成該記憶 體單兀選擇用MISFETQs時，首先，以氟酸（HF)系之洗淨液 洗淨p型井3的表面後，藉由熱氧化半導體基板丨，在p型井3 (活性區域L)的表面形成閘極絕緣膜8。 其次，在閘極絕緣膜8的上部形成閘極（導體片）G。形成
五、發明説明（5 ) 该閘極G時’首先，在問極絕緣膜8之上部依序堆積摻雜鱗 (P)等之η型乡晶石夕膜9a、氮化鶴（WN，圖±未顯示）、 膜9b及氮化矽膜10後，將光阻膜（圖上未顯示）作為掩模’ 藉由乾式蝕刻氮化矽膜10，於形成閘極之區域内保留氮化 ^夕膜1 0。 一其次1氮化矽膜10作為掩模’藉由乾式蝕刻鎢膜9b、 氮化鶴膜（圖上未顯示）及多晶石夕膜9a’形成包含多晶石夕膜 9a、氮化鎢膜及鎢膜处的閘極G。另外，閘極g係發揮字元 線WL的功能。 其次，在水及氫的環境下，實施所謂之濕型氫（wet Hydrogen)氧化，在多晶矽膜％之側壁形成薄的氧化膜 (Light氧化膜）na。形成該氧化膜係用於提高閘極與源 極、汲極區域之耐絕緣壓。此外，藉由該濕型氫氧化了可 以不氧化鎢膜9b，而僅選擇性氧化矽（多晶矽、矽基板）。 因此，可防止鎢膜9b的異常氧化。 繼續，藉由在閘極G之兩側的p型井3内植入n型雜質 (鱗）’以形成ιΓ型半導體區域13。 Μ續，以CVD法在半導體基板丨上堆積氮化矽膜，藉由異 方性#刻’在閘極G之側壁形成側壁膜16。 其次’如圖3及圖4所示，以CVD法在半導體基板1之上部 堆積氧化矽膜19後，以CMP法研磨氧化矽膜19的上部，將 其表面予以平坦化。圖3係顯示本實施形態之dram之製造 步驟之半導體基板的重要部分剖面圖，圖4係顯示本實施形 態之DRAM之製造步驟之半導體基板的重要部分平面圖。圖 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱） 569429 A7 B7
3與圖4之A-A剖面部對應。 其次’在rT型半導體區域13的上部形成接觸孔2〇，2ι，使 半導體基板1 (η·型半導體區域13)的表面露出，藉由通過該 接觸孔20，2 1，於記憶體單元陣列部之ρ型井3 ( η-型半導體 區域13)内植入η型雜質（磷）離子，以形成n +型半導體區域 17 ° 經上述步驟，完成構成DRAM記憶體單元的記憶體單元選 擇用 MISFETQs。 繼續，形成有與記憶體單元選擇用MISFETQs2n+型半導 體區域17電性連接之位元線BL及電容器（資訊儲存用電容元 件）C。由於本實施形態之DRAM具有前述之C〇B構造，因 此位元線BL形成後，形成有電容器c。以下，詳細說明此 等的形成步驟。 位元線BL及電容器c經由記憶體單元選擇用MISFETQs之n + 型半導體區域17與插塞22連接（參照圖8、圖9)。 如圖5及圖6所示，該插塞22形成於接觸孔20, 21内部。圖 5係顯示本實施形態之dram之製造步驟之半導體基板的重 要部分剖面圖，圖6係顯示本實施形態之dram之製造步驟 之半導體基板的重要部分平面圖。圖5與圖62Α·α剖面部對 應。 形成該插塞22時，首先，係在包含接觸孔2〇, 21之内部的 氧化矽膜19上部，以CVD法堆積摻雜磷（ρ)等η型雜質的低 電阻多晶矽膜，繼續，藉由研磨該多晶矽膜，僅在接觸孔 20，21的内部保留而形成。 -9 - 569429
其次，在氧化矽膜19之上部，以CVD法堆積氧化矽膜以 後，藉由將光阻膜（圖上未顯示）作為掩模的乾式蝕刻，在 形成於接觸孔21内之插塞22的上部形成通孔24。 繼續，在包含通孔24内部之氧化矽膜23的上部，以evD 法堆積鎢膜後，以CMP法研磨氧化矽膜23上部的鎢膜，藉 由僅在通孔24之内部保留鐫膜以形成插塞26。 其次，在插塞26的上部形成位元線BL。該位元線B]L之形 成，如在包含插塞26上之氧化矽膜23的上部，以濺射法堆 積鎢膜後，藉由將圖上未顯示之光阻膜作為掩模，乾式蝕 刻該鎢膜而形成。另外，位元線BL並未顯示於A_A剖面部 内’不過，為使MISFETQs (插塞22)與位元線BL的關係明 確，係將位於圖6之A-A剖面部更上部之插塞26及位元線3乙 的一部分顯示於圖5中（圖1 〇亦同）。 其次，如圖7所示，在包含位元線BL上之氧化矽膜（絕緣 膜）23的上部堆積氧化矽膜34。圖7與前述圖6之B-B剖面部 對應（圖8亦同）。如圖所示，位元線bl係隔開一定間隔配 置。 該位元線BL上之氧化石夕膜34係藉由高密度電漿CVD (以 下稱HDP-C VD)法形成。以下，將該氧化矽膜稱之為hdp氧 化矽膜。所謂HDP-CVD，係指在低壓且高電子密度環境下 實施的CVD，通常的電漿CVD係在壓力為1〜1〇 Torr，電子 密度為1父109〜1父1010下實施處理，而1^?-(：\^則係在壓 力為0.001〜0.01 Torr ’電子密度為lx 1〇12以上實施處理。 因此，成膜成分（此時為氧化矽）堆積的同時，同時地引起 -10 - 本紙張尺度逋用中國國家標準(CNS) A4規格(210 X 297公釐) 569429
高密度電漿的蝕刻，即使為寬度窄的微細溝（間隙），仍可 將氧化矽膜埋入溝的内部。另外，此時之成膜溫度（第一溫 度）為700°C以下，如為該氧化矽膜34時，為35(Γ(：〜65〇<5(：：。 繼續，在半導體基板！上，以75〇t;(第二溫度），實施6〇 秒以内的快速熱退火（RTA ; Rapid Thermal Anneal，燈退 火’熱處理）。該RTA係將鎢_素燈等燈光照射在半導體基 板1 (日日圓）上’以其輕射熱實施加熱者。 繼續，以CMP法研磨HDP氧化矽膜34的上部，將其表面予 以平坦化。另外，亦可於該研磨後實施前述熱處理。該 HDP氧化矽膜34構成在位元線bl與後述之電容器c間形成絕 緣的層間絕緣膜。 因而，由於本實施形態於形成HDP氧化矽膜34後，實施 熱處理（RTA)，因此可事先減少因HDP氧化石夕膜34產生的膜 應力，在爾後的步驟中，即使實施高溫的熱處理，如實施 電容器C之電容絕緣膜（氧化钽膜）的晶化退火，仍可減少施 加於位元線BL上的膜應力，可減少位元線BL的斷線及剝離 (剝落）。另外，本實施形態係在750°C下實施RTA ,須使該 RTA溫度高於HDP氧化矽膜34的成膜溫度方始有效。此外， 藉由使RTA溫度高於前述晶化退火的溫度，於實施退火 時，可緩和與施加於位元線BL及HDP氧化碎膜34之應力大 致相等的應力。 以下，說明構成氧化石夕膜及位元線之鎢膜等的膜應力。 圖12係表示在750°C下，實施60秒之RTA (熱處理）時之膜應 力（MPa)的變化圖。圖中之橫軸顯示膜的種類，W表示鎢 -11 - 本紙張尺度適用中國囷家標準(CNS) A4規格(210X 297公釐)
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線 569429 A7 __ B7__ 五、發明説明（9 ) 膜，P-SiN表示以電漿CVD法所形成的氮化矽膜，HDP表示 HDP氧化矽膜，TEOS表示藉由以臭氧（03)及四乙氧基矽烷 作為原料之CVD法所形成的氧化矽膜（以下稱TEOS膜）。此 外，應力為正的區域，半導體基板（晶圓）產生形成凹狀的 應力，在負的區域產生形成凸狀的應力。 如圖所示，鎢膜上，於RTA的前後，約形成900 MPa至 500 MPa的膜應力，可觀察出約有-400 MPa的應力變化。此 外，HDP氧化矽膜形成約-180 MPa至約-80 MPa，膜的應力 變化約為+ 100 MPa，TEOS膜形成約-120 MPa至約-105 MPa，膜的應力變化約為+ 1 5 MPa。 另外，以電漿CVD法所形成之氮化矽膜，形成約·2〇〇 MPa至約150 MPa，可觀察出約有+ 350 MPa的應力變化。 此時，氧化矽膜及氮化矽膜等絕緣膜藉由RTA，應力朝向 正的方向變化。亦即，此等膜係以晶圓形成凹狀的方式變 化，另外之鎢膜等金屬膜藉由RTA係以晶圓形成凸狀的方 式變化。 因此，堆疊此等膜的狀態下，實施RT A時，因各種膜的 應力變化，致使膜的黏合面剝離，此外，配線等細小圖案 的情況下，則發生斷線。尤其藉由DRAM的高積體化，位元 線BL的寬度在0· 12 μπι以下的情況下，容易發生斷線及剝 離。此外，如前述，由於絕緣膜及金屬膜之應力的變化方 向不同’因此配線上容易發生剝離及斷線。 例如，進一步詳細說明，形成有氮化矽膜4〇，作為形成 有電容器C之溝時的#刻阻止層。繼續在其上部堆積有氧化 -12-
569429 A7 B7 五、發明説明（10 ) 石夕膜41，之後，實施電容器c之電容絕緣膜（氧化鈕膜）的晶 化退火。實施該退火時，此等膜（位元線BL、HDP氧化矽膜 34、氮化矽膜40及氧化矽膜41等）之應力分別變化時，則在 位元線BL上驟然施加有大的應力，以致發生位元線bl的斷 線及剝離。 但是’由於本實施形態係於位元線BL上堆積HDP氧化石夕 膜34的狀態下，實施RTA，因此可事先減少镯HDP#匕矽膜 34產生的膜應力。 其次，說明RTA的昇溫速度。圖13係顯示rta的兩種昇溫 條件’圖14係就各種位元線bL之寬度（μπι)綠製以圖1 3之各 昇溫條件處理時的良率。 圖13之貫線（a)的昇溫條件顯示自HDP氧化石夕膜34之成膜 溫度的500°C附近起，以約20°C /秒昇溫。而虛線（b)顯示即 使在500 °C以上，仍維持當初昇溫速度的6〇艺/秒實施處 理。 將此等昇溫條件應用.於位元線BL之寬度不同的各種 DRAM ’測試其良率時，於（b)之昇溫條件（方形符號）下， 位元線寬度約為0.12 μηι，雖可獲得90%以上的良率，但是 隨位元線寬度變小，良率降低，於位元線寬為〇11 μηι時， 良率為75%。反之，於（a)的昇溫條件（菱形符號）下，位元 線寬度即使在〇·13 μηι〜0.1 μηι的範圍内，仍可獲得90%以上 的良率，良率接近100%者亦多見。 因而，使RTA之昇溫速度在60°C /秒以下緩慢昇溫時，可 進一步緩和施加於位元線BL上的應力，防止位元線的斷線 -13- 本紙張尺度通用中國國家標準(CNS) A4規格(21〇χ 297公釐)
A V
訂
線 569429 A7 B7 五、發明説明（11 ) 及剝離。如此可提高良率。另外，氧化矽膜之成膜溫度 月’無須降低昇溫速度，只須在達到該溫度以後緩慢昇溫 即可。此外，RTA之昇溫速度可藉由控制燈輸出來控制。 此外’由於本實施形態係將位元線BL與後述之電容器c之 間形成單層（僅有HDP氧化矽膜34)，並使用CMP法將其表面 予以平坦化，因此可減少雜質的產生。 亦即’如第四種實施形態所示，雖亦可使用旋塗玻璃 (SOG ; Spin〇n Glass)膜予以平坦化，但是此時為避免層 間絕緣膜之強度及自SOG膜產生之水分的影響，需要形成 以緻岔之TEOS膜失在SOG膜上下的構造。此時，需要在位 疋線BL上依序形成TEOS膜、SOG膜及TEOS膜，此等膜間容 易殘留雜質。尤其如後述，由於S〇G膜係塗敷膜，係以與 TEOS膜不同的裝置形成·，在此等裝置間傳送時，附著雜質 的可能性高。 > 圖15及圖16顯示將位元線BL與電容器C絕緣之層間絕緣膜 形成後的雜質量。圖15顯示將該層間絕緣膜形成TE〇s膜、' SOG膜及TEOS膜之三層構造時的雜質量，圖16顯示僅將層 間絕緣膜形成單層之氧化矽膜時的雜質量。如圖15及圖Μ 所示，層間絕緣膜形成三層的情況下，「22〜33」者的雜質 量最多’其次依序為「44〜55」、「33~44」、 「5 5〜66」。此外，相當於此等雜質量「22〜66」者佔整體 約74%。反之，僅將層間絕緣膜形成單層的氧化矽膜時， 「0〜10」者的雜質量最多，其次，與「1 〇〜2〇 人4 ’ 」口叶佔整體 約96%。因而可減少雜質的產生。 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) ----------- 569429 A7 _B7 ______ 五、發明説明（12 ) "" 此外，藉由不使用SOG具有如下的效果。將位元線BL與 電容器C絕緣的層間絕緣膜中，如進一步詳細說明，形成有 電性連接記憶體單元選擇用MISFETQs與電容器c用的插塞 39。該插塞係藉由在層間絕緣膜中所形成之接觸孔内埋入 鎢等導電性膜而形成。 但是，在層間絕緣膜中具有SOG膜的情況下，於埋入導 電性膜時，自SOG膜中蒸發之水及氣體積存在接觸孔内， 導致導電性膜無法確實埋入。以致，如圖17所示，在插塞 中產生空隙B，容易引起連接不良。 但是’由於本實施形態在位元線BL與後述之電容器C間形 成單層（僅有HDP氧化矽膜34)，並使用CMP法將其表面予以 平坦化，因此可減少該連接不良。 繼續，說明電性連接電容器C及該電容器C與記憶體單元 選擇用MISFETQs用之插塞39的形成步驟。 首先，如圖9〜圖11所示，乾式蝕刻HDP氧化矽膜34及其 下層的氧化矽膜23，在接觸孔20内所形成之插塞22上部形 成通孔3 8。繼續，在包含通孔3 8之内部的HDP氧化矽膜34 上部，以CVD法堆積鎢膜後，以CMP法研磨HDP氧化矽膜34 的上部，藉由僅在通孔内部保留鎢膜以形成插塞39。圖9係 圖11之A-A剖面圖，圖10係圖11之B-B剖面圖。此時，如前 所述，由於本實施形態在層間絕緣膜中並未使用容易產生 水及氣體的SOG膜，因此可在通孔38内部精度良好地堆積 鎢膜。因而可減少插塞39與其下層之插塞22等的連接不 良0 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 569429 A7
其^係形成電谷器c，不過，為求形成電容器C，首 先，係在HDP氧化石夕膜34的上部，以電聚CVD法堆積氮化 矽膜40繼、戈，在氮化矽膜40的上部，以cVD法堆積氧化 石夕膜41後，稭由乾式韻刻氧化石夕膜似t化石夕膜,在通 孔38的上部形成溝42。該氮化矽膜4〇具有蝕刻氧化矽膜c 時之阻止層的功能。此外，藉由加厚形成氧化矽膜Μ，可 擴大溝42的表面積，可擴大形成於其内部之電容絕緣膜的 表面積。因而可擴大電容器的電容。 其次，在包·含上述溝42之内部之氧化矽膜41的上部，以 CVD法堆積摻雜磷（p)等n型雜質的低電阻多晶矽膜後，在 溝42内部埋入光阻膜等，藉由回蝕氧化矽膜41上部的多晶 矽膜，僅在溝42的内壁保留，藉此，沿著溝42之内壁形成 U C的下部電極43。 繼續，在形成有下部電極43之溝42的内部及氧化矽膜4ι 上堆積構成電容絕緣膜（電介質膜）的氧化鈕膜44。氧化鈕 膜 44係以將 pentaethoxytantalum (Ta(OC2H5)5)與氧作為原料 的CVD法堆積。 繼績，為改善該氧化鈕膜44之膜質，而以7〇〇。〇以上的溫 度實施熱處理（退火）。藉由該熱處理，氧化鈕膜44予以晶 化。此外，藉由該熱處理，可修復氧化鈕膜中的缺陷，可 減少漏電流。因而，如前所述，由於本實施形態係於HDP氧化石夕膜34、 形成後’貫施RTA (熱處理）’事先減少因位元線bl及HDP 氧化石夕膜34產生之膜應力，因此，氧化纽膜於晶化退火
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本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 569429 A7 ____B7 五、發明説明（14 ) 時，可減少施加於位元線BL上的膜應力，可減少位元線3匕 的斷線及剝離。此時，本實施形態係使用氧化鈕作為電容 絕緣膜，不過亦可使用如包含鈦酸鍅酸鉛等高〜強電介質。 由於此種膜亦需要晶化退火，因此藉由HDP氧化矽膜34的 熱處理可達到同樣的效果。 繼續，在該氧化鈕膜44的上部，以CVD法，並以掩埋溝 42之内部的方式，堆積構成上部電極45的氮化鈦膜45。 藉此’形成有電容器C，其係包含：以多晶矽膜構成之下 部電極43 ;以氧化鈕膜構成之電容絕緣膜44及以氮化鈦膜 構成之上部電極45。此外，經過上述步驟，完成以記憶體 單tl選擇用MISFETQs與串聯其之電容器c所構成之dram 的記憶體單元。圖11顯示電容器c形成後之半導體基板的重 要部分平面圖。 之後，在電容器c之上部形成氧化矽膜50及包含鋁（A1)等 之配線55後，繼續，形成氧化矽膜及配線，在其上部形成 表面保護膜，不過此等圖式省略。 (第二種實施形態） 第一種實施形態中，係使用HDP-CVD膜（HDp氧化矽膜34) 作為將位元線BL與電容器c絕緣的層間絕緣膜，不過，亦 可使用藉由電漿CVD法所形成之TE〇s膜作為層間絕緣膜。 另外，除將位元線BL與電容器C絕緣之層間絕緣膜的形成 步驟之外，亦即，於位元線BL形成步驟（圖丨〜圖幻前，插塞 39形成步驟以後的步驟（圖9〜圖n)與第一種實施形態相 同，因此省略其說明。
569429 A7 B7 五、發明説明（15 ) 首先，準備形成有位元線BL的半導體基板，如圖1 8所 示，在位元線BL及其下層之氧化矽膜23的上部堆積TEOS膜 234。圖18係顯示本實施形態之DRAM之製造步驟之半導體 基板的重要部分剖面圖，如與圖11之B-B剖面部對應。另 外，圖1 8中省略氧化矽膜23更下層之層（如插塞22、元件分 離2等）（後述之圖19、圖20亦同）。 該TEOS膜234如前所述，係藉由以臭氧（〇3)及四乙氧基矽 烷作為原料之電漿CVD法所形成。此時之成膜溫度（第一溫 度）在450°C以下，如該TEOS膜234時為400°C。 繼續，在半導體基板1上，以750°C (第二溫度），實施60 秒以下的快速熱退火（RTA ; Rapid Thermal Anneal，熱處 理）。該RTA係在半導體基板1 (晶圓）上照射鹤鹵素燈等燈 光，以其輻射熱實施加熱者。 繼續，以CMP法研磨TEOS膜234，將其表面予以平坦化。 另外，如圖18所示，於形成TEOS膜234後，由於其中會產 生空隙B，因此宜研磨至低於該空隙b的位置。此因空隙B 殘留時，CMP時之漿液狀研磨劑殘留構成雜質產生源，而 在TEOS膜234表面產生凹凸，致使形成於TEOS膜234中之接 觸孔及其上層之圖案光刻時的焦點精度變差。 另外’亦可於該研磨後，實施前述熱處理。該TEOS膜234 構成將位元線BL與後述之電容器c間絕緣的層間絕緣膜。 因而，由於本實施形態與第一種實施形態同樣地，於 TEOS膜234形成後實施熱處理，因此可事先減少因TE〇s膜 234產生的膜應力，在爾後的步驟中，即使實施高溫的熱處 __-18- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇X 297公爱) 569429 A7 _____ B7 五、發明説明（16 ) 理，如實施電容器C之電容絕緣膜（氧化钽膜）的晶化退火， 仍可減少施加於位元線BL上的膜應力，可減少位元線BL的 斷線及剝離。另外，本實施形態係在750°C下實施RTA ,須 使該RTA溫度高於TEOS膜234的成膜溫度方始有效。此外， 藉由使RT A溫度高於前述晶化退火的溫度，於實施退火 時’可緩和與施加於位元線BL及TEOS膜234之應力大致相 4的應力。 此外’由於本實施形態係在位元線B L與後述之電容器c間 形成單層（僅有TEOS膜234)，並使用CMP法將其表面予以平 坦化，因此，與第一種實施形態同樣地，可減少雜質的產 生。此外，由於在位元線BL與後述之電容器c之間，並未 使用容易產生水及氣體之SOG膜作為單層（僅TEOS膜234)， 因此，可在通孔38的内部精度良好地堆積鎢膜，可減少插 塞39與其下層之插塞22等的連接不良。 繼續’形成電性連接電容器C及該電容器C與記憶體單元 選擇用MISFETQs用的插塞39，不過，此等步驟與參照圖9〜 圖11說明的第一種實施形態相同，因此省略其說明。 (第三種實施形態） 第一種實施形態中，係使用HDP-CVD膜（HDP氧化矽膜34) 作為將位元線BL與電容器C絕緣的層間絕緣膜，不過，亦 可使用HDP氧化矽膜與TEOS膜的疊層膜作為層間絕緣膜。 另外，除將位元線BL與電容器C絕緣之層間絕緣膜的形成 步驟之外，亦即，於位元線BL形成步驟（圖丨〜圖6)前，插塞 39形成步驟以後的步驟（圖9〜圖n)與第一種實施形態相同， ______-19- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ 297公釐) 569429
因此省略其說明。 首先，準備形成有位元線BL的半導體基板，如圖19所 不，在位兀線BL及其下層之氧化矽膜23的上部，與第一種 實施形態同樣地，藉由HDP_CVD法形成HDp氧化矽膜 334a。使用HDP-CVD法，即使是寬度狹窄之微細溝（間 隙），仍可將氧化矽膜埋入溝的内部。另外，此時之成膜溫 度在45.0°C以下（第一溫度）。繼續，在HDp氧化矽膜33乜 上，藉由以臭氧（〇3)及四乙氧基矽烷作為原料之Cvd法形 成TEOS膜334b。此時之成膜溫度（第一溫度）在斗“它以下， 如該TEOS膜334b時為400。(：。 繼續’在半導體基板1上，以750°c (第二溫度），實施6〇 秒以下的RTA。該RTA係在半導體基板1 (晶圓）上照射鎢鹵 素燈等燈光，以其輻射熱實施加熱者。 繼續，以CMP法研磨TEOS膜334b，將其表面予以平坦 化。另外，亦可於該研磨後，實施前述RTA。該氧化石夕膜 334a與TEOS膜334b之疊層膜構成將位元線bl與後述之電容 器C間絕緣的層間絕緣膜。 因而，由於本實施形態係藉由HDP-CVD法形成氧化石夕膜 334a ’繼續在其上部形成TEOS膜334b，因此，可確保氧化 矽膜的膜厚，可使研磨精度提高。 此外，與第一種實施形態同樣地，於氧化矽膜334a與 TEOS膜334b形成後實施RTA (熱處理），因此可事先減少因 此等膜產生的膜應力，在爾後的步驟中，即使實施高溫的 熱處理，如實施電容器C之電容絕緣膜（氧化鈕膜）的晶化退 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）
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線 569429 A7 B7 五、發明説明（18 ) 火’仍可減少施加於位元線B L上的膜應力，可減少位元線 BL的斷線及剝離。另外，本實施形態係在750 下實施 RTA ’須使該RTA溫度南於HDP氧化石夕膜334a及TEOS膜 3 34b的成膜溫度方始有效。此外，藉由使rTa溫度高於前 述晶化退火的溫度’於實施退火時，可緩和與施加於位元 線BL、HDP氧化矽膜334a及TEOS膜334b之應力大致相等的 應力。， 此外’由於本實施形態係在位元線B L與後述之電容器c間 並未使用容易產生水及氣體之SOG膜，因此，可在通孔38 的内部精度良好地堆積嫣膜，可減少插塞3 9與其下層之插 塞22等的連接不良。 繼續，形成電性連接電容器C及該電容器C與記憶體單元 選擇用MISFETQs用的插塞39，不過，此等步驟與參照圖9〜 圖11說明的第一種實施形態相同，因此省略其說明。 (第四種實施形態） 第三種實施形態中，係使用HDP-CVD膜與TEOS膜之疊層 膜作為將位元線BL與電容器C絕緣的層間絕緣膜，不過， 亦可將該層間絕緣膜形成TEOS膜、SOG膜（塗敷膜）及TEOS 膜的三層構造。另外，除將位元線BL與電容器C絕緣之層 間絕緣膜的形成步驟之外，亦即，於位元線BL形成步驟（圖 1〜圖6)前，插塞39形成步驟以後的步驟（圖9〜圖11)與第一 種實施形態相同，因此省略其說明。 首先，準備形成有位元線BL的半導體基板，如圖20所 示，在位元線BL及其下層之氧化矽膜23的上部，藉由以臭 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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線 569429 A7 B7 五、發明説明（19 ) 氧（03)及四乙氧基矽烷作為原料之CVD法形成TEOS膜 434a。此時之成膜溫度（第一溫度）在450°C以下，如該TEOS 膜434a時為400 °C。繼續，在TEOS膜434a上塗敷SOG膜 434b ° 繼續，在半導體基板1上，以750°C (第二溫度），實施60 秒以下的RTA。該RTA係在半導體基板1 (晶圓）上照射鎢鹵 素燈等燈光，以其輻射熱實施加熱者。 繼續，與TEOS膜434a同樣地，在SOG膜434b上堆積TEOS 膜434c。另外，亦可於TEOS膜434c形成後，實施前述 RTA。該TEOS膜、S0G膜及TEOS膜之疊層膜構成將位元線 BL與後述之電容器C間絕緣的層間絕緣膜。 因而，由於本實施形態係以常用之TEOS膜、SOG膜及 TEOS膜構成層間絕緣膜，因此，以低成本即可輕易地形成 層間絕緣膜。 此外，於此等疊層膜形成後，由於以750°C，亦即以電容 器C之電容絕緣膜（氧化钽膜）之晶化退火以上的溫度實施熱 處理，因此可事先減少因此等膜產生的膜應力，在前述晶 化退火時，可減少施加於位元線BL的膜應力，可減少位元 線BL的斷線及剝離。另外，本實施形態係在750°C下實施 RTA，不過並不限定於該溫度，藉由使RTA溫度高於前述晶 化退火的溫度，於實施退火時，可緩和與施加於位元線 BL、SOG膜及TEOS膜之應力大致相等的應力。 繼續，形成電性連接電容器C及該電容器C與記憶體單元 選擇用MISFETQs用的插塞39，不過，此等步驟與參照圖9〜 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 569429 A7 B7 五、發明説明（20 ) 圖11說明的第一種實施形態相同，因此省略其說明。 (第五種實施形態） 以下，使用圖21〜圖26，按照步驟順序說明本實施形態之 半導體積體電路裝置的製造方法。 首先，在半導體基板1的主表面上形成半導體元件。圖21 顯示形成一種半導體元件之n通道型MISFETQn及p通道型 MISFETQp。此等MISFETQn，Qp係藉由一般的MISFET製程 形成。 一般之MISFET製程如下。 首先’在包含p型單晶石夕之半導體基板1上，與第一種實 施形態同樣地，形成元件分離2。 其次，在基板1上植入p型雜質及η型雜質離子，藉由熱處 理使雜質擴散，而形成ρ型井3及η型井4。 之後，藉由熱氧化，分別於ρ型井3&η型井4的表面形成 閘極氧化膜8。其次，在閘極氧化膜8的上部，以CVD法堆 積摻雜磷之低電阻多晶矽膜9 ,繼續，在其上部以cvd法堆 積氮化矽膜10。 其次，藉由乾式蝕刻氮化矽膜1〇 ,在形成閘極之區域内 保留氮化矽膜10，藉由將氮化矽膜1〇作為掩模，乾式蝕刻 多晶矽膜9，形成閘極9 〇 义 其次，藉由在閘極9之兩側的p型井3内植入n型雜質離 子，以形成ιΓ型半導體區域13 ,藉由在η型井4内植入ρ型雜 質離子，以形成ρ·型半導體區域14。 其次，在基板1上，以CVD法堆積氮化矽膜後，藉由異方 -23- 569429 A7 B7 五、發明説明（21 ) 性蝕刻，在閘極9的側壁上形成側壁膜丨6。 其次，藉由在p型井3内植入n型雜質離子，以形成^型半 導體區域1 7 (源極、汲極），藉由在n型井4内植入p型雜質 離子，以形成p+型半導體區域18 (源極、汲極）。 經過上述步驟，形成有具備輕度摻雜汲極（LDD ; Li钟⑽ Doped Drain)構造之源極、汲極的n通道型MISFETQi^p通 道型 MISFETQp。 繼續，在MISFETQn及Qp上，以CVD法堆積氧化矽膜51 後，以CMP法研磨氧化矽膜51的上部，將其表面予以平坦 化。 其-人，在氧化矽膜5 1上形成光阻膜（圖上未顯示），藉由 將泫光阻膜作為掩模來蝕刻氧化矽膜5 1，在半導體基板^主 面之n+型半導體區域17及〆型半導體區域18上形成接觸孔 C1。 繼續，在包含接觸孔⑴的氧化矽膜51上，藉由CVD法形 成薄的氮化鈦膜後。繼續藉由CVD法堆積鎢膜後，以CMp 法研磨接觸孔Cl外部的氮化鈦膜及鎢膜，藉由僅在接觸孔 C 1之内部保留此等膜，以形成插塞p 1。 繼續，如圖22所示，在氧化矽膜51及插塞ρι上依序堆積 氮化鈦膜及鎢膜，藉由予以圖案化成所需的形狀，以形成 第一層配線Μ1。 其次，如圖23所示，在第一層配線％丨及氧化矽膜51上堆 積氧化矽膜52。該氧化矽膜52係藉由高密度電漿CVD法形 成。藉由高密度電漿CVD法時，如第一種實施形態的說 —___ _24_ i紙張尺度適财® a家標準(CNS) A4規格(21G x 297公董)
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569429 A7 —— ____— ΒΊ 五、發明説明（22 ) 明’即使為寬度窄之微細的溝（間隙），仍可將氧化矽埋入 溝的内部。另外，此時之成膜溫度在7〇〇°c以下，如該氧化 矽膜 52為 350°C 〜650°C。 繼續，在半導體基板1上，以75〇艺（第二溫度），實施6〇 移以下的快速熱退火（RTA ; Rapid Thermal Anneal，燈退 火，熱處理）。該RTA係將鎢南素燈等燈光照射在半導體基 板1 (晶圓）上，以其輻射熱實施加熱者。 繼續，如圖24所示，以CMP法研磨氧化矽膜52的上部， 將其表面予以平坦化。 因而，由於本實施形態係於氧化矽膜52形成後實施熱處 理，因此可事先減少因氧化矽膜52產生之膜應力，在爾後 的步驟中，即使實施高溫處理，如藉由CVD法堆積構成插 塞P2之氮化鈦（TiN)膜的高溫處理，仍可減少施加於配線 Μ1上的膜應力，可減少配線Μ1的斷線及剝離。 之後，如圖25所示，在氧化矽膜（絕緣膜）52上形成光阻 膜（圖上未顯示），藉由將該光阻膜作為掩模蝕刻氧化石夕膜 52，在第一層配線Ml上形成接觸孔C2。 繼續，在包含接觸孔C2内之氧化石夕膜52上，藉由CVD法 形成薄的氮化鈦膜（導體層）後，繼續藉由CVD法堆積鎢膜 (導體層）。之後’以CMP法研磨接觸孔C2外部的氮化鈦膜 及鎢膜，藉由僅在接觸孔C2之内部保留此等膜，以形成插 塞P2。該氮化鈦（TiN)膜具有隔離金屬膜的功能，其成膜溫 度約為600〜650°C，該氮化鈦膜則為630。(：。 因而，如前所述’由於本實施形態係於氧化石夕膜5 2形成 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 569429 A7 ___B7 五、發明説明（23 ) 後實施熱處理，可事先減少因配線M1及氧化矽膜52產生的 膜應力，因此於堆積構成插塞p2之氮化鈦（TiN)膜時，可減 少％加於配線Μ1上的膜應力，可減少配線μ 1的斷線及剝 離。另外’本貫施形態係在750°c下實施rTA，不過須使該 RTA溫度高於氧化矽膜52的成膜溫度方始有效。此外，藉 由使RTA溫度咼於前述氮化鈦膜形成時的溫度，於實施該 步驟時，，可緩和與施加於位元線BL及氧化矽膜52之應力大 致相等的應力。 繼續’如圖26所示，在氧化矽膜52及插塞P2上依序堆積 氛化欽膜及嫣膜，藉由予以圖案化成所需的形狀，以形成 第二層配線（導體層）M2。而本實施形態係以氮化鈦膜及鎢 膜幵〉成第二層配線M2 ,此外，亦可使用鋁（Ai)及銅（Cu)形 成。繼續’在第二層配線M2及氧化矽膜52上堆積氧化矽膜 53 〇 繼續’藉由重複執行插塞、配線及層間絕緣膜（氧化矽膜） 的形成步驟，形成有三層以上的配線，不過，以後的步驟 省略。 此外’本實施形態係在氧化矽膜52上實施RTA (熱處 理）’不過亦可在氧化矽膜5 1及53，或位於圖上未顯示之第 三層配線更上層的絕緣膜上實施熱處理。 以上’係依據實施形態具體說明本發明人的發明，不 過’本發明並不限定於前述的實施形態，只要在不脫離其 要旨的範圍内，當然可作各種改變。 尤其是，前述實施形態係將本發明應用在形成於DRAM之 -26 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 569429
位元線上的絕緣膜及配線上的絕緣膜，不$，亦可廣泛應 用在其形成後具有熱處理之導電層上的絕緣膜。 [發明功效] 本專利所揭示之主要發明所獲得的效果簡單說明如下。 (1) 由於係以覆蓋配線之方式，以第_溫度形成第二絕緣 膜後，纟前述第二絕緣膜上，以高於前述第一溫度之第二 溫度實，施熱處理，繼續在前述第二絕緣膜上形成第一電 極、電介質膜及第二電極，因此，即使經過電介質膜之熱 處理步驟，仍可減少施加於配線上的膜應力，防止配線的 斷線及剝離。 (2) 由於係以覆蓋配線之方式，形成第二絕緣膜，以第一 溫度在前述第二絕緣膜上實施熱處理，因此，之後，即使 以露出前述配線之表面的方式，為求在前述第二絕緣膜上 形成開口而在前述第二絕緣膜上實施蝕刻，在前述開口 内，以第二溫度之化學汽相生長法形成第一導體層，仍可 減少施加於配線上的膜應力，防止配線的斷線及剝離。 因而可促使具有前述配線之半導體積體電路裝置的特性 提高。 [圖式之簡單說明] 圖1係顯示本發明第一種實施形態之半導體積體電路裝置 (DRAM)之製造方法的基板重要部分剖面圖。 圖2係顯示本發明第一種實施形態之半導體積體電路裝置 (DRAM)之製造方法的基板重要部分平面圖。 圖3係顯示本發明第一種實施形態之半導體積體電路裝置 ___ -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 569429 A7 B7 五、發明説明（25 ) (DRAM)之製造方法的基板重要部 分剖 面 圖。 圖4係顯示本發明第一種實施形 態之 半 導體積體電 路裝 置 (DRAM)之製造方法的基板重要部 分平 面 圖。 圖5係顯示本發明第一種實施形 態之 半 導體積體電 路裝 置 (DRAM)之製造方法的基板重要部 分剖 面 圖。 圖6係顯示本發明第一種實施形 態之 半 導體積體電 路裝 置 (DRAM)之製造方法的基板重要部 分平 面 圖。 圖7係顯示本發明第一種實施形 態之 半 導體積體電 路裝 置 (DRAM)之製造方法的基板重要部 分剖 面 圖。 圖8係顯示本發明第一種實施形 態之 半 導體積體電 路裝 置 (DRAM)之製造方法的基板重要部 分剖 面 圖。 圖9係顯示本發明第一種實施形 態之 半 導體積體電 路裝 置 (DRAM)之製造方法的基板重要部 分剖 面 圖。 圖10係顯示本發明第一種實施形態之- 半導體積體 電路 裝 置（DRAM)之製造方法的基板重要部分剖 面圖。 圖11係顯示本發明第一種實施形態之· _導體積體 電路 裝 置（DRAM)之製造方法的基板重要部分平 面圖。 圖12係本發明實施形態之效果的 說明 圖 〇 圖13係本發明實施形態之效果的 說明 圖 0 圖14係本發明實施形態之效果的 說明 圖 〇 圖15係本發明實施形態之效果的 說明 圖 0 圖16係本發明實施形態之效果的 說明 圖 0 圖17係說明本發明實施形態之效果用之半導體積‘ 體電 路 裝置（DRAM)的基板重要部分剖面 圖。 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐) 569429 A7 _____ B7 五、發明説明（26 ) 圖1 8係顯不本發明第一種實施形態之半導體積體電路誓 置（DRAM)之製造方法的基板重要部分剖面圖。 圖19係顯不本發明第二種貫施形悲之半導體積體電路穿 置（DRAM)之製造方法的基板重要部分剖面圖。 圖2 0係顯示本發明第四種實施形態之半導體積體電路裝 置（DRAM)之製造方法的基板重要部分剖面圖。 圖2 1係顯示本發明第一種實施形態之半導體積體電路裝 置之製造方法的基板重要部分剖面圖。 圖2 2係顯示本發明第五種實施形態之半導體積體電路裝 置之製造方法的基板重要部分剖面圖。 圖23係顯示本發明第五種實施形態之半導體積體電路裝 置之製造方法的基板重要部分剖面圖。 圖2 4係顯示本發明第五種實施形態之半導體積體電路裝 置之製造方法的基板重要部分剖面圊。 圖25係顯示本發明第五種實施形態之半導體積體電路裝 置之製造方法的基板重要部分剖面圖。 圖26係顯示本發明第五種實施形態之半導體積體電路裝 置之製造方法的基板重要部分剖面圖。 ___-29- 本紙張尺度適财aT家標準(CNS) A4規格(210X297公釐) 569429 A7 B7 五、發明説明（27 ) [元件符號之說明] 1 半導體基板 2 元件分離 3 P型井 4 η型井 5 氧化矽膜 8 閘極氧化膜 G 閘極 9a 多晶碎膜 9b 鎢（W)膜 9 多晶矽膜（閘極） 10 氮化矽膜 11a 薄氧化膜 13 η型半導體區域 14 型半導體區域 16 側壁膜 17 Π型半導體區域 18 Ρ +型半導體區域 19 氧化碎膜 20, 21 接觸孔 Pl，P2 接觸孔 22 插塞 Pl，P2 插塞 23 氧化矽膜 24 通孔 26 插塞 34 HDP氧化矽膜 38 通孔 39 插塞 40 氮化矽膜 -30- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 569429 A7 B7 五、發明説明（ 28 ) 41 氧化矽膜 42 溝 43 下部電極 44 電容絕緣膜 45 上部電極 BL 位元線 WL 字元線 234 TEOS 膜 334a HDP氧化矽膜 334b TEOS 膜 434a，434c TEOS 膜 434b SOG膜 Ml，M2 配線 51， 52, 53 氧化矽膜 C 電容器 Qs 記憶體單元選擇用MISFET Qn η通道型MISFET Qp ρ通道型MISFET B 空隙 L 活性區域 -31 - 本紙張尺度適用中國國家標準(CNS) A4規格(210x 297公釐)

Claims (1)

  1. 、申請專利範園 】· -種半導體積體電路裝置之製造方法，其特徵 . ⑷第-絕緣膜形成步驟，其係形成於半導體茂板 上⑼數條配線形成步驟，其係形成於前述第絕緣膜 式(：二緣::成㈣’其一蓋前迷料之方 熱施處理及實施㈣，其係以第二温度在前述第二絕緣 成1^^^緣^衰第二電師成切，其係形 2. 且則述第二溫度高於前述第一溫度。 =申請專利範圍第1項之半導體積體電路裝置之製造方 法，其中前述第二絕緣膜# χ + 相生長法形成。_係以使用”度電裝之化學汽 3. =申=範圍第丨項之半導體積體電路裝置之製造方 法、、中刖述電介質膜之形成步驟包含以第三 述電介質膜實施熱處理的步驟，且；：於二 述第三溫度。 j迻第一 /皿度面於刚 4.如申：：利範圍第丨項之半導體積體電路裝置之製造方 :研Γ在步驟(鄉)之間，在前述第-絕緣膜上實 5· m利範圍第1項之半導體積體電路裝置之製造方 二磨其中在步称⑴與⑷之間，在前述第二絕緣膜上實 -32- 本紙張尺度適用中國國家標準(CNS) A4規^^ 297公董) 569429 A8 B8 C8
    裝 訂
    569429 申請專利範園 (句第一絕緣膜形成步驟，其 … (W數條配線形成步驟，1 7於半導體基板上； 上； ^糸形成於前述第一絕緣膜 方 (c)第二絕緣膜形成步驟，其係以舜—二 式，藉由化學汽相生長法形成； 设盍則述配線之 M)熱處理實施步驟，复 塗 敷膜之第三絕緣琪，並w'第實第二絕緣膜上形成 (·絕緣膜形成步二:度/；：二處;；;“ 前述第三絕緣膜上形成；及 予A相生長法在 (f)第一電極、電介質肢爲贫 成在前述第四絕緣膜上;-電極形成步驟，其係形 且前述電介質膜之形成步驟包 介質膜實施熱處理的㈣， 帛—>益度對前述電 前述第一溫度高於前述第二溫度。 14. -種半導體積體電路裝置之製造方法 ⑷第-絕緣膜形成步驟，其係形成於半'二有·· 上 ⑴數條配線形成步驟’其係形成於前述第:絕緣棋 开第二絕緣膜形成步驟’其係以覆蓋前述配線之方 (d) 熱處理實施步驟，其係在前述第二絕緣膜上 溫度實施； 、乂第一 (e) 蝕刻步驟，其係以露出前述配線之表面的方式，、 求在前述第二絕緣膜上開口，而在前述第二絕緣^為 、上實 式 -34 -本紙張尺度適用中國國家標準(CNS) A4規格7210X297公羞） 六、申請專利範圍 施蝕刻； (f) 第一導體層形成步驟，其係以第二溫度之化學汽相 生長法在前述開口内形成； (g) 第二導體層形成步驟，其係在前述第一導體層上形 成；及 (h) 保留前述第一、第二導體層步驟，其係在前述第 一 第一導體層上實施研磨，在前述開口内選擇性保 留； 且前述第一溫度高於前述第二溫度。 15.如申請專利範圍第14項之半導體積體電路裝置之製造方 法’其中前述配線係嫣膜。 16·如申叫專利範圍第15項之半導體積體電路裝置之製造方 法’其中前述第一導體層係氮化鈦層。 17·如申租專利範圍第14項之半導體積體電路裝置之製造方 法，其中前述第二絕緣膜係以使用高密度電漿之化學汽 相生長法形成。 彳 18.如申請專利範圍第14項之半導體積體電路裝置之製造方 法，其中進一步具有第三導體層形成步驟，其係在前述 第二絕緣膜及前述第二導體層上形成。 19·如申印專利範圍第18項之半導體積體電路裝置之製造方 法，其中前述第三導體層包含鋁層。 20.如申請專利範圍第18項之半導體積體電路裝置之製造方 法’其中前述第三導體層包含銅層。 -35- 本纸張尺度適财目目緖ifi(CNS) A4規格(210X297公^
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