JPH07307339A - 平坦化プロセス - Google Patents
平坦化プロセスInfo
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- JPH07307339A JPH07307339A JP7082353A JP8235395A JPH07307339A JP H07307339 A JPH07307339 A JP H07307339A JP 7082353 A JP7082353 A JP 7082353A JP 8235395 A JP8235395 A JP 8235395A JP H07307339 A JPH07307339 A JP H07307339A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Abstract
(57)【要約】
【目的】 高温度の熱処理を必要とすることなく高度に
平坦な表面を有する絶縁薄膜を得るのに好適な平坦化プ
ロセスを提供することにある。 【構成】 集積回路、特に不揮発性半導体メモリ装置内
の高度に平坦な層間絶縁薄膜を製造する平坦化プロセス
である。このプロセスは集積デバイス（Ｍ，ＭＣ１，Ｍ
Ｃ２）が予め形成されている半導体基板（３）上にアン
ドープ酸化物の第１障壁層（１２）を形成する工程と、
この第１アンドープ酸化層（１２）上にリン及びホウ素
を含み、リンの濃度より低いホウ素の濃度を有する酸化
物の第２層（１３）を形成する工程と、前記第２酸化層
（１３）上にリン及びホウ素を含み、リンの濃度がホウ
素の濃度以下である酸化物の第３層（１４）を形成する
工程と、前記第３酸化層（１４）を溶融するのに十分な
温度で熱処理を実行して平坦表面を得る工程とを具えて
いる。
平坦な表面を有する絶縁薄膜を得るのに好適な平坦化プ
ロセスを提供することにある。 【構成】 集積回路、特に不揮発性半導体メモリ装置内
の高度に平坦な層間絶縁薄膜を製造する平坦化プロセス
である。このプロセスは集積デバイス（Ｍ，ＭＣ１，Ｍ
Ｃ２）が予め形成されている半導体基板（３）上にアン
ドープ酸化物の第１障壁層（１２）を形成する工程と、
この第１アンドープ酸化層（１２）上にリン及びホウ素
を含み、リンの濃度より低いホウ素の濃度を有する酸化
物の第２層（１３）を形成する工程と、前記第２酸化層
（１３）上にリン及びホウ素を含み、リンの濃度がホウ
素の濃度以下である酸化物の第３層（１４）を形成する
工程と、前記第３酸化層（１４）を溶融するのに十分な
温度で熱処理を実行して平坦表面を得る工程とを具えて
いる。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路、特に不揮発
性半導体メモリ装置内の高度に平坦な層間絶縁薄膜を製
造する平坦化プロセスに関するものである。
性半導体メモリ装置内の高度に平坦な層間絶縁薄膜を製
造する平坦化プロセスに関するものである。
【０００２】
【従来の技術】集積回路においては絶縁薄膜が、例えば
種々の導電層間の絶縁層を与えるために使用されてお
り、例えばＭＯＳ技術では、ＭＯＳトランジスタの多結
晶シリコンゲートをその上側の金属相互接続ラインから
電気的に絶縁するために使用されている。
種々の導電層間の絶縁層を与えるために使用されてお
り、例えばＭＯＳ技術では、ＭＯＳトランジスタの多結
晶シリコンゲートをその上側の金属相互接続ラインから
電気的に絶縁するために使用されている。
【０００３】絶縁薄膜は一般にホウ素及びリンが添加さ
れた酸化層（”ホウ素リンケイ酸ガラス”又は”ＢＰＳ
Ｇ”として知られている）で構成され、これらの層は化
学気相生長（”ＣＶＤ”）技術により堆積される。
れた酸化層（”ホウ素リンケイ酸ガラス”又は”ＢＰＳ
Ｇ”として知られている）で構成され、これらの層は化
学気相生長（”ＣＶＤ”）技術により堆積される。
【０００４】ＢＰＳＧ膜によれば種々のデバイスが集積
されている基板上に平坦な表面を得ることができる。こ
の目的のために、ＢＰＳＧ膜の堆積後に、炉内又は高速
熱アニーラ（”ＲＴＡ”）内でこの膜にその融点近くの
温度で熱処理（”リフロー”）を施して平坦表面を得
る。
されている基板上に平坦な表面を得ることができる。こ
の目的のために、ＢＰＳＧ膜の堆積後に、炉内又は高速
熱アニーラ（”ＲＴＡ”）内でこの膜にその融点近くの
温度で熱処理（”リフロー”）を施して平坦表面を得
る。
【０００５】このような膜の融点温度はそのドーピング
レベルに依存し、例えば所定の総不純物濃度（リン及び
ホウ素の不純物濃度の和）に対してホウ素の不純物濃度
が高くなるにつれて減少する。
レベルに依存し、例えば所定の総不純物濃度（リン及び
ホウ素の不純物濃度の和）に対してホウ素の不純物濃度
が高くなるにつれて減少する。
【０００６】不揮発性メモリ装置（ＥＰＲＯＭ及びフラ
ッシュＥＰＲＯＭ）のような集積回路は高いリン濃度
（代表的には６％以上）を有するＢＰＳＧ膜を必要とす
る。その理由は、リン原子はメモリセルの性能劣化（フ
ローティングゲートに蓄積された電荷のリークによる蓄
積情報の損失）の原因となる高移動度の金属不純物化学
種に対するゲッタリングセンタとして作用するためであ
る。従って、このような平坦化技術はＥＰＲＯＭ及びフ
ラッシュＥＰＲＯＭのような不揮発性半導体メモリ装置
に対しては実施が困難になる。即ち、安定なＢＰＳＧ膜
を達成するためには総不純物濃度は所定値以上にしては
ならないため、ホウ素濃度は低くしなければならず（３
％以下）、その結果得られる融点温度が高くなりすぎ、
新世代の集積装置に適合しなくなり、ＢＰＳＧ膜の表面
の有効な平坦化の達成が阻止される。
ッシュＥＰＲＯＭ）のような集積回路は高いリン濃度
（代表的には６％以上）を有するＢＰＳＧ膜を必要とす
る。その理由は、リン原子はメモリセルの性能劣化（フ
ローティングゲートに蓄積された電荷のリークによる蓄
積情報の損失）の原因となる高移動度の金属不純物化学
種に対するゲッタリングセンタとして作用するためであ
る。従って、このような平坦化技術はＥＰＲＯＭ及びフ
ラッシュＥＰＲＯＭのような不揮発性半導体メモリ装置
に対しては実施が困難になる。即ち、安定なＢＰＳＧ膜
を達成するためには総不純物濃度は所定値以上にしては
ならないため、ホウ素濃度は低くしなければならず（３
％以下）、その結果得られる融点温度が高くなりすぎ、
新世代の集積装置に適合しなくなり、ＢＰＳＧ膜の表面
の有効な平坦化の達成が阻止される。
【０００７】ＥＰ−Ａ−０２８０２７６号に、ＵＶ消去
可能不揮発性半導体メモリ装置のメモリ素子と上側金属
配線層との間の層間絶縁膜を、半導体基板上に形成され
た熱酸化膜、この熱酸化膜上に形成されたリンドープ酸
化膜（ＰＳＧ膜）及びこのＰＳＧ膜上に形成されたホウ
素及びリンドープ酸化膜（ＢＰＳＧ膜）で構成すること
が開示されている。ＰＳＧ膜は絶縁膜のＵＶ透過特性を
改善する。ＢＰＳＧ膜の堆積後に、この膜を９００℃の
熱処理によりリフローさせる。
可能不揮発性半導体メモリ装置のメモリ素子と上側金属
配線層との間の層間絶縁膜を、半導体基板上に形成され
た熱酸化膜、この熱酸化膜上に形成されたリンドープ酸
化膜（ＰＳＧ膜）及びこのＰＳＧ膜上に形成されたホウ
素及びリンドープ酸化膜（ＢＰＳＧ膜）で構成すること
が開示されている。ＰＳＧ膜は絶縁膜のＵＶ透過特性を
改善する。ＢＰＳＧ膜の堆積後に、この膜を９００℃の
熱処理によりリフローさせる。
【０００８】このような層間絶縁膜は２つの大きな欠点
がある。第１に、ＰＳＧ膜はＢＰＳＧ膜の融点温度より
著しく高い融点温度を有するので９００℃でリフローし
ないため、ＰＳＧ膜が高度に平坦な層間絶縁膜を得るの
に何ら寄与しない。第２に、接点窓の底面のクリーニン
グをフッ化水素酸ベースの溶液を用いてウエットエッチ
ングにより実行する場合には、ＰＳＧ膜のエッチング速
度がＢＰＳＧ膜のエッチング速度より著しく高いために
接点窓が変形する。
がある。第１に、ＰＳＧ膜はＢＰＳＧ膜の融点温度より
著しく高い融点温度を有するので９００℃でリフローし
ないため、ＰＳＧ膜が高度に平坦な層間絶縁膜を得るの
に何ら寄与しない。第２に、接点窓の底面のクリーニン
グをフッ化水素酸ベースの溶液を用いてウエットエッチ
ングにより実行する場合には、ＰＳＧ膜のエッチング速
度がＢＰＳＧ膜のエッチング速度より著しく高いために
接点窓が変形する。
【０００９】
【発明が解決しようとする課題】上述した従来技術に鑑
み、本発明の目的は、高温度の熱処理を必要とせず、従
って高温度の熱処理が許されない不揮発性半導体メモリ
装置のような特定の集積回路の製造に好適に使用しう
る、高度に平坦な表面を有する絶縁薄膜を得るのに好適
な平坦化プロセスを提供することにある。
み、本発明の目的は、高温度の熱処理を必要とせず、従
って高温度の熱処理が許されない不揮発性半導体メモリ
装置のような特定の集積回路の製造に好適に使用しう
る、高度に平坦な表面を有する絶縁薄膜を得るのに好適
な平坦化プロセスを提供することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために、集積回路、特に不揮発性半導体メモリ装置内
の高度に平坦な層間絶縁薄膜を製造する本発明による平
坦化プロセスは、（ａ）集積デバイスが予め得られてい
る半導体基板上にアンドープ酸化物の第１障壁層を形成
する工程、（ｂ）前記第１アンドープ酸化層上にリン及
びホウ素を含み、ホウ素の濃度より高いリンの濃度を有
する酸化物の第２層を形成する工程、（ｃ）前記第２酸
化層上にリン及びホウ素を含む酸化物の第３層を形成す
る工程、（ｄ）前記第３酸化層を溶融するのに十分な温
度で熱処理を実行して平坦表面を得る工程、を具えるこ
とを特徴とする。
るために、集積回路、特に不揮発性半導体メモリ装置内
の高度に平坦な層間絶縁薄膜を製造する本発明による平
坦化プロセスは、（ａ）集積デバイスが予め得られてい
る半導体基板上にアンドープ酸化物の第１障壁層を形成
する工程、（ｂ）前記第１アンドープ酸化層上にリン及
びホウ素を含み、ホウ素の濃度より高いリンの濃度を有
する酸化物の第２層を形成する工程、（ｃ）前記第２酸
化層上にリン及びホウ素を含む酸化物の第３層を形成す
る工程、（ｄ）前記第３酸化層を溶融するのに十分な温
度で熱処理を実行して平坦表面を得る工程、を具えるこ
とを特徴とする。
【００１１】このようにして得られる絶縁薄膜は、高濃
度のリン及び低濃度のホウ素を含み、移動金属イオンに
対しゲッタリング作用をなす第１のＢＰＳＧ層を具える
とともに、高濃度のホウ素を含み、従って低い融点温度
を有する第２のＢＰＳＧ層を具えるので、多くの集積回
路、特に不揮発性メモリ装置の製造プロセスと両立する
温度で熱処理を実行することにより高度に平坦な表面を
得ることができる。
度のリン及び低濃度のホウ素を含み、移動金属イオンに
対しゲッタリング作用をなす第１のＢＰＳＧ層を具える
とともに、高濃度のホウ素を含み、従って低い融点温度
を有する第２のＢＰＳＧ層を具えるので、多くの集積回
路、特に不揮発性メモリ装置の製造プロセスと両立する
温度で熱処理を実行することにより高度に平坦な表面を
得ることができる。
【００１２】
【実施例】本発明を図面を参照して特定の実施例につき
詳細に説明する。図１〜５の左側はＭＯＳＦＥＴの製造
に適用した本発明平坦化プロセスの順次の製造工程を示
す断面図であり、右側は不揮発性メモリセルの製造に適
用した本発明平坦化プロセスの順次の製造工程を示す断
面図である。図６〜９はＭＯＳＦＥＴの製造プロセスの
後続の順次の製造工程を示す断面図である。
詳細に説明する。図１〜５の左側はＭＯＳＦＥＴの製造
に適用した本発明平坦化プロセスの順次の製造工程を示
す断面図であり、右側は不揮発性メモリセルの製造に適
用した本発明平坦化プロセスの順次の製造工程を示す断
面図である。図６〜９はＭＯＳＦＥＴの製造プロセスの
後続の順次の製造工程を示す断面図である。
【００１３】本発明による平坦化プロセスをＭＯＳ集積
回路、特に不揮発性半導体メモリ装置を例にとって以下
に説明する。図１の左側及び右側はそれぞれＭＯＳＦＥ
Ｔ Ｍ及び２つのスタックゲート不揮発性メモリセルＭ
Ｃ１、ＭＣ２を示し、２つの異なる部分、即ち不揮発性
半導体メモリ装置の周縁部及びメモリマトリクス部分を
示しているものとみなせる。このＭＯＳＦＥＴ及び２つ
のメモリセルは既知の製造プロセスを用いて慣例の方法
で製造されたものである。
回路、特に不揮発性半導体メモリ装置を例にとって以下
に説明する。図１の左側及び右側はそれぞれＭＯＳＦＥ
Ｔ Ｍ及び２つのスタックゲート不揮発性メモリセルＭ
Ｃ１、ＭＣ２を示し、２つの異なる部分、即ち不揮発性
半導体メモリ装置の周縁部及びメモリマトリクス部分を
示しているものとみなせる。このＭＯＳＦＥＴ及び２つ
のメモリセルは既知の製造プロセスを用いて慣例の方法
で製造されたものである。
【００１４】ＭＯＳＦＥＴ Ｍは既知のように半導体基
板３内にドーパント化学種を導入することにより得られ
たソース領域１及びドレイン領域２を具え、薄いゲート
酸化膜５により基板３から絶縁されたポリシリコンゲー
ト４がソース及びドレイン領域１及び２間に延在し、厚
いフィールド酸化物領域６がＭＯＳＦＥＴ Ｍの周囲に
設けられる。２つのメモリセルＭＣ１及びＭＣ２は共通
ソース領域７と、別々のドレイン領域８を具え、薄いゲ
ート酸化膜５により基板３から絶縁されたポリシリコン
フローティングゲート９が各メモリセルＭＣ１及びＭＣ
２のドレイン領域８とソース領域７との間に延在し、中
間ポリ絶縁層１０がフローティングゲート９上に自己整
合式に設けられ、更にメモリマトリクスの所謂ワードラ
インを構成するポリシリコン制御ゲート１１が中間ポリ
絶縁層１０上に設けられる。ＭＯＳＦＥＴ Ｍのポリシ
リコンゲート４及びメモリセルＭＣ１及びＭＣ２のポリ
シリコン制御ゲート１１は第１レベルの相互接続ライン
を構成する。
板３内にドーパント化学種を導入することにより得られ
たソース領域１及びドレイン領域２を具え、薄いゲート
酸化膜５により基板３から絶縁されたポリシリコンゲー
ト４がソース及びドレイン領域１及び２間に延在し、厚
いフィールド酸化物領域６がＭＯＳＦＥＴ Ｍの周囲に
設けられる。２つのメモリセルＭＣ１及びＭＣ２は共通
ソース領域７と、別々のドレイン領域８を具え、薄いゲ
ート酸化膜５により基板３から絶縁されたポリシリコン
フローティングゲート９が各メモリセルＭＣ１及びＭＣ
２のドレイン領域８とソース領域７との間に延在し、中
間ポリ絶縁層１０がフローティングゲート９上に自己整
合式に設けられ、更にメモリマトリクスの所謂ワードラ
インを構成するポリシリコン制御ゲート１１が中間ポリ
絶縁層１０上に設けられる。ＭＯＳＦＥＴ Ｍのポリシ
リコンゲート４及びメモリセルＭＣ１及びＭＣ２のポリ
シリコン制御ゲート１１は第１レベルの相互接続ライン
を構成する。
【００１５】本発明の平坦化プロセスでは、第１アンド
ープ酸化層１２を集積回路の全表面上に、例えば既知の
低圧化学気相成長（”ＬＰＣＶＤ”）技術により、大気
圧で（大気圧ＣＶＤ又は”ＡＰＣＶＤ”）、又は準大気
圧で（準大気圧ＣＶＤ又は”ＳＡＣＶＤ”）堆積する。
プラズマエンハンストＣＶＤ（”ＰＥＣＶＤ”）を使用
することもできる。第１アンドープ酸化層１２の厚さ
は、既に得られているソース及びドレイン領域１、２、
７及び８の所望のドーピングレベルを変化しないよう
に、上側層から半導体基板３内へのドーパント化学種の
拡散に対する適切な障壁特性を与える最適な厚さにす
る。良好な兼ね合いは第１酸化層１２を約１００ｎｍ以
下の厚さにすることにより一般に達成される。しかし、
このような酸化層の厚さは５０ｎｍから３００ｎｍの間
で変化させることができる。他の可能な例として層１２
は窒化シリコン(Si3N4) 層、又は窒化酸化シリコン(SiO
N)層とすることもできる。両材料ともドーパントの拡散
に対する良好な障壁特性を示す。
ープ酸化層１２を集積回路の全表面上に、例えば既知の
低圧化学気相成長（”ＬＰＣＶＤ”）技術により、大気
圧で（大気圧ＣＶＤ又は”ＡＰＣＶＤ”）、又は準大気
圧で（準大気圧ＣＶＤ又は”ＳＡＣＶＤ”）堆積する。
プラズマエンハンストＣＶＤ（”ＰＥＣＶＤ”）を使用
することもできる。第１アンドープ酸化層１２の厚さ
は、既に得られているソース及びドレイン領域１、２、
７及び８の所望のドーピングレベルを変化しないよう
に、上側層から半導体基板３内へのドーパント化学種の
拡散に対する適切な障壁特性を与える最適な厚さにす
る。良好な兼ね合いは第１酸化層１２を約１００ｎｍ以
下の厚さにすることにより一般に達成される。しかし、
このような酸化層の厚さは５０ｎｍから３００ｎｍの間
で変化させることができる。他の可能な例として層１２
は窒化シリコン(Si3N4) 層、又は窒化酸化シリコン(SiO
N)層とすることもできる。両材料ともドーパントの拡散
に対する良好な障壁特性を示す。
【００１６】次に、第２酸化層１３を第１アンドープ酸
化層１２上に、上述したＡＰＣＶＤ又はＳＡＣＶＤ術を
用いて、反応室内に SiH4, PH3, B2H6のような気体化学
種及びSi(OC2H5)4（テトラ−エチル−オルソ−シリケー
ト又は”ＴＥＯＳ”），B(OCH3)3（トリ−メチル−ボレ
ート又は”ＴＭＢ”），P(OCH3)3（トリ−メチル−フォ
スファイト又は”ＴＭＰ”）のような液体化学種の両方
を導入して堆積する。この第２酸化層１３にはホウ素及
びリンがドープされるが、リンの濃度をホウ素の濃度よ
り高くする。リンの濃度は高移動度の金属イオンに対し
良好なゲッタリング作用が得られるように選択する。こ
の所定のリン濃度に対し、ホウ素の濃度を安定な成長膜
が得られるように選択する。６％以上のリン濃度に対し
てホウ素は３％以下の濃度にする。適切な濃度値はリン
が９％、ホウ素が２％である。第２酸化層１３の厚さは
所望のゲッタリング作用を得るのに必要なリンの量に基
づいて決まり、できるだけ薄くし、代表的には８０ｎｍ
〜５００ｎｍである。
化層１２上に、上述したＡＰＣＶＤ又はＳＡＣＶＤ術を
用いて、反応室内に SiH4, PH3, B2H6のような気体化学
種及びSi(OC2H5)4（テトラ−エチル−オルソ−シリケー
ト又は”ＴＥＯＳ”），B(OCH3)3（トリ−メチル−ボレ
ート又は”ＴＭＢ”），P(OCH3)3（トリ−メチル−フォ
スファイト又は”ＴＭＰ”）のような液体化学種の両方
を導入して堆積する。この第２酸化層１３にはホウ素及
びリンがドープされるが、リンの濃度をホウ素の濃度よ
り高くする。リンの濃度は高移動度の金属イオンに対し
良好なゲッタリング作用が得られるように選択する。こ
の所定のリン濃度に対し、ホウ素の濃度を安定な成長膜
が得られるように選択する。６％以上のリン濃度に対し
てホウ素は３％以下の濃度にする。適切な濃度値はリン
が９％、ホウ素が２％である。第２酸化層１３の厚さは
所望のゲッタリング作用を得るのに必要なリンの量に基
づいて決まり、できるだけ薄くし、代表的には８０ｎｍ
〜５００ｎｍである。
【００１７】第２酸化層１３の厚さを大きな値（＞３０
０ｎｍ）にする場合には、表面の地形変化を改善するた
めに予備熱処理を実施することができる。しかし、第２
酸化層１３はホウ素よりリンを多量に含むため、その融
点温度が多くの製造プロセス（例えば考慮中の不揮発性
メモリ装置の製造プロセス）に許容される最大温度より
高くなり、殆ど実施できない。
０ｎｍ）にする場合には、表面の地形変化を改善するた
めに予備熱処理を実施することができる。しかし、第２
酸化層１３はホウ素よりリンを多量に含むため、その融
点温度が多くの製造プロセス（例えば考慮中の不揮発性
メモリ装置の製造プロセス）に許容される最大温度より
高くなり、殆ど実施できない。
【００１８】次に、第３酸化層１４を第２酸化層１３上
に、上述したＣＶＤ技術により堆積し（図４）、第３酸
化層１４にもホウ素及びリンをドープするが、この層内
のホウ素の濃度はリンの濃度以上にする。リンの濃度は
酸化層１４の融点温度が所望の値に低下するよう選択す
る。例えば、特定のプロセスで許容される最大温度が９
００℃である場合には、約４−５％のホウ素の濃度が好
適である。。所定のホウ素濃度に対し、リンの濃度は安
定な膜が得られるように選択する（例えば４％）。この
第３酸化層１４の厚さは、第１、第２及び第３酸化層１
２、１３及び１４からなる三重層の所望の総厚（一般に
５００ｎｍ〜１５００ｎｍ）及び第１及び第２酸化層１
２及び１３の厚さにより決まる。
に、上述したＣＶＤ技術により堆積し（図４）、第３酸
化層１４にもホウ素及びリンをドープするが、この層内
のホウ素の濃度はリンの濃度以上にする。リンの濃度は
酸化層１４の融点温度が所望の値に低下するよう選択す
る。例えば、特定のプロセスで許容される最大温度が９
００℃である場合には、約４−５％のホウ素の濃度が好
適である。。所定のホウ素濃度に対し、リンの濃度は安
定な膜が得られるように選択する（例えば４％）。この
第３酸化層１４の厚さは、第１、第２及び第３酸化層１
２、１３及び１４からなる三重層の所望の総厚（一般に
５００ｎｍ〜１５００ｎｍ）及び第１及び第２酸化層１
２及び１３の厚さにより決まる。
【００１９】第２及び第３酸化層１３及び１４は、第２
酸化層１３を堆積する第１段階（反応室内に、例えば適
正濃度の PH3及びB2H6を導入する）、及び第３酸化層１
４を堆積する第２段階（反応室内の気体化学種を変え
る）の２段階からなるユニークな堆積工程により順に堆
積することができる。この場合には、第２及び第３酸化
層１３及び１４は実際上単一の層を構成するが、その厚
さに沿って異なるドーパント濃度を有する。このドーパ
ント濃度の変化は、あたかも２つの別々の膜が存在する
かのように急激にすることができ、或いは（反応室内の
気体化学種のフラックスを徐々に変化させることによ
り）徐々に変化するものとすることもできる。
酸化層１３を堆積する第１段階（反応室内に、例えば適
正濃度の PH3及びB2H6を導入する）、及び第３酸化層１
４を堆積する第２段階（反応室内の気体化学種を変え
る）の２段階からなるユニークな堆積工程により順に堆
積することができる。この場合には、第２及び第３酸化
層１３及び１４は実際上単一の層を構成するが、その厚
さに沿って異なるドーパント濃度を有する。このドーパ
ント濃度の変化は、あたかも２つの別々の膜が存在する
かのように急激にすることができ、或いは（反応室内の
気体化学種のフラックスを徐々に変化させることによ
り）徐々に変化するものとすることもできる。
【００２０】次に、熱処置を行い、第３酸化層１４をリ
フローさせて、集積回路の表面を平坦化させる。高濃度
のホウ素のために第３酸化層１４は低い融点温度を有す
るので、不揮発性メモリ装置の製造プロセスと両立する
９００℃以下の温度で十分にリフローを生じさせること
ができる。この熱処理後の集積回路の表面の平坦度は著
しく高くなる（図５）。
フローさせて、集積回路の表面を平坦化させる。高濃度
のホウ素のために第３酸化層１４は低い融点温度を有す
るので、不揮発性メモリ装置の製造プロセスと両立する
９００℃以下の温度で十分にリフローを生じさせること
ができる。この熱処理後の集積回路の表面の平坦度は著
しく高くなる（図５）。
【００２１】次に、三重酸化層１２、１３及び１４を基
板３の表面まで選択的に除去して接点窓１５をあける
（図６）。この処理後に、ドーパント化学種を接点窓１
５を経て基板３の選択した領域内に注入し、拡散させて
良好なオーム接点を形成する。その熱拡散工程中に、基
板３の露出領域上に熱酸化層１６が形成されることが避
けられない（図７）。
板３の表面まで選択的に除去して接点窓１５をあける
（図６）。この処理後に、ドーパント化学種を接点窓１
５を経て基板３の選択した領域内に注入し、拡散させて
良好なオーム接点を形成する。その熱拡散工程中に、基
板３の露出領域上に熱酸化層１６が形成されることが避
けられない（図７）。
【００２２】この熱酸化層１６を除去するために、クリ
ーニング処理を実行する必要がある。慣例の技術では希
釈フッ化水素酸（ＨＦ）のウェットエッチング溶液を用
いて除去する（図８）。障壁酸化層１２上の二重ＢＰＳ
Ｇ層（即ち、第２及び第３酸化層１３及び１４）の使用
は、第２及び第３酸化層１３及び１４がウェットエッチ
ング溶液によりほぼ同一の速度でエッチングされる利点
がある。他方、第２酸化層１３がリンだけしか含まない
場合には、両層のエッチング速度が大きく異なるために
第２酸化層１３が第３酸化層１４に対しオーバエッチさ
れ、その結果として接点窓１５の輪郭が大きく変形し、
次の金属層の充填に適さなくなる。しかし、熱酸化層１
６をウェットエッチングの代わりにドライエッチングに
より除去する場合には、第２酸化層１３はリンのみを含
みホウ素を含まないものとすることができる（この場合
には第２酸化層１３はリン−シリケートガラス又は”Ｐ
ＳＧ”にする）。
ーニング処理を実行する必要がある。慣例の技術では希
釈フッ化水素酸（ＨＦ）のウェットエッチング溶液を用
いて除去する（図８）。障壁酸化層１２上の二重ＢＰＳ
Ｇ層（即ち、第２及び第３酸化層１３及び１４）の使用
は、第２及び第３酸化層１３及び１４がウェットエッチ
ング溶液によりほぼ同一の速度でエッチングされる利点
がある。他方、第２酸化層１３がリンだけしか含まない
場合には、両層のエッチング速度が大きく異なるために
第２酸化層１３が第３酸化層１４に対しオーバエッチさ
れ、その結果として接点窓１５の輪郭が大きく変形し、
次の金属層の充填に適さなくなる。しかし、熱酸化層１
６をウェットエッチングの代わりにドライエッチングに
より除去する場合には、第２酸化層１３はリンのみを含
みホウ素を含まないものとすることができる（この場合
には第２酸化層１３はリン−シリケートガラス又は”Ｐ
ＳＧ”にする）。
【００２３】次に、金属相互接続層１７を集積回路の平
坦化された表面上に堆積し、選択的に除去して所望パタ
ーンの金属相互接続ラインを形成する。以上、本発明に
よる平坦化プロセスをＭＯＳ集積回路、特に不揮発性メ
モリ装置の製造について説明したが、本発明のプロセス
は一般に種々の集積回路の製造に使用することができ
る。本発明の平坦化プロセスは高温度の熱処理を必要と
することなく高度に平坦な絶縁膜を得るのに特に好適で
ある。
坦化された表面上に堆積し、選択的に除去して所望パタ
ーンの金属相互接続ラインを形成する。以上、本発明に
よる平坦化プロセスをＭＯＳ集積回路、特に不揮発性メ
モリ装置の製造について説明したが、本発明のプロセス
は一般に種々の集積回路の製造に使用することができ
る。本発明の平坦化プロセスは高温度の熱処理を必要と
することなく高度に平坦な絶縁膜を得るのに特に好適で
ある。
【図１】ＭＯＳＦＥＴ及び不揮発性メモリセルの製造に
適用された本発明平坦化プロセスの一製造工程を示す断
面図である。
適用された本発明平坦化プロセスの一製造工程を示す断
面図である。
【図２】ＭＯＳＦＥＴ及び不揮発性メモリセルの製造に
適用された本発明平坦化プロセスの次の製造工程を示す
断面図である。
適用された本発明平坦化プロセスの次の製造工程を示す
断面図である。
【図３】ＭＯＳＦＥＴ及び不揮発性メモリセルの製造に
適用された本発明平坦化プロセスの次の製造工程を示す
断面図である。
適用された本発明平坦化プロセスの次の製造工程を示す
断面図である。
【図４】ＭＯＳＦＥＴ及び不揮発性メモリセルの製造に
適用された本発明平坦化プロセスの次の製造工程を示す
断面図である。
適用された本発明平坦化プロセスの次の製造工程を示す
断面図である。
【図５】ＭＯＳＦＥＴ及び不揮発性メモリセルの製造に
適用された本発明平坦化プロセスの次の製造工程を示す
断面図である。
適用された本発明平坦化プロセスの次の製造工程を示す
断面図である。
【図６】ＭＯＳＦＥＴの製造プロセスの次の製造工程を
示す断面図である。
示す断面図である。
【図７】ＭＯＳＦＥＴの製造プロセスの次の製造工程を
示す断面図である。
示す断面図である。
【図８】ＭＯＳＦＥＴの製造プロセスの次の製造工程を
示す断面図である。
示す断面図である。
【図９】ＭＯＳＦＥＴの製造プロセスの次の製造工程を
示す断面図である。
示す断面図である。
Ｍ ＭＯＳＦＥＴ ＭＣ１，ＭＣ２ メモリセル １ ソース領域 ２ ドレイン領域 ３ 半導体基板 ４ ポリシリコンゲート ５ ゲート酸化膜 ６ フィールド酸化物領域 ７ 共通ソース領域 ８ ドレイン領域 ９ ポリシリコンフローティングゲート １０ 中間ポリ絶縁層 １１ ポリシリコン制御ゲート １２ 第１アンドープ酸化層 １３ 第２酸化層 １４ 第３酸化層 １５ 接点窓 １６ 熱酸化層 １７ 金属相互接続層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792 Ｈ０１Ｌ 21/90 Ｒ 29/78 ３７１ (72)発明者 マウリヅィオ バッチェッタ イタリア国 ミラノ 20093 コロニョ モンゼセ ヴィア ガルヴァニ ２
Claims (16)
- 【請求項１】 集積回路、特に不揮発性半導体メモリ装
置において高度に平坦な層間絶縁薄膜を製造する平坦化
プロセスであって、 （ａ）集積デバイス（Ｍ，ＭＣ１，ＭＣ２）が予め得ら
れている半導体基板（３）上にアンドープ酸化物の第１
障壁層（１２）を形成する工程、 （ｂ）前記第１アンドープ酸化層（１２）上にリン及び
ホウ素を含み、ホウ素の濃度がリンの濃度より低い酸化
物の第２層（１３）を形成する工程、 （ｃ）前記第２酸化層（１３）上にリン及びホウ素を含
む酸化物の第３層（１４）を形成する工程、 （ｄ）前記第３酸化層（１４）を溶融するのに十分な温
度で熱処理を実行して平坦表面を得る工程、を具えるこ
とを特徴とする平坦化プロセス。 - 【請求項２】 工程（ｂ）と工程（ｃ）との間に、工程
（ｄ）の熱処理の温度以下の温度で予備熱処理を実行す
ることを特徴とする請求項１記載の平坦化プロセス。 - 【請求項３】 前記第３酸化層（１４）のホウ素及びリ
ンの濃度はそれぞれ４−５％及び４％であることを特徴
とする請求項１又は２記載の平坦化プロセス。 - 【請求項４】 前記第２酸化層（１３）のリン及びホウ
素の濃度はそれぞれ６％以上及び３％以下であることを
特徴とする請求項１又は２記載の平坦化プロセス。 - 【請求項５】 前記熱処理は９００℃以下の温度で実行
することを特徴とする請求項１〜４のいづれかに記載の
平坦化プロセス。 - 【請求項６】 第１、第２及び第３酸化層（１２、１３
及び１４）は化学気相成長技術により形成することを特
徴とする請求項１〜５のいづれかに記載の平坦化プロセ
ス。 - 【請求項７】 前記第１障壁層（１２）は酸化シリコン
層であることを特徴とする請求項１〜６のいづれかに記
載の平坦化プロセス。 - 【請求項８】 前記第１、第２及び第３酸化層（１２、
１３及び１４）は５００ｎｍ〜１５００ｎｍの範囲内の
総合厚さを有することを特徴とする請求項１〜７のいづ
れかに記載の平坦化プロセス。 - 【請求項９】 前記第１酸化層（１２）は５０ｎｍ〜３
００ｎｍの範囲内の厚さを有することを特徴とする請求
項１〜８のいづれかに記載の平坦化プロセス。 - 【請求項１０】 前記第２酸化層（１３）は８０ｎｍ〜
５００ｎｍの範囲内の厚さを有することを特徴とする請
求項１〜８のいづれかに記載の平坦化プロセス。 - 【請求項１１】 前記第１障壁層（１２）は窒化シリコ
ン層であることを特徴とする請求項１〜６のいづれかに
記載の平坦化プロセス。 - 【請求項１２】 前記第１障壁層（１２）は窒化酸化シ
リコン層であることを特徴とする請求項１〜６のいづれ
かに記載の平坦化プロセス。 - 【請求項１３】 工程（ｄ）後に次の工程、 （ｅ）前記第１、第２及び第３酸化層（１２、１３及び
１４）を選択的に除去して接点窓をあけ、基板（３）の
選択した領域を露出させる工程、 （ｆ）前記第３酸化層（１４）上に導電材料層（１７）
を堆積する工程、 （ｇ）前記導電材料層（１７）を選択的に除去して所望
パターンの電気相互接続ラインを形成する工程、を具え
ることを特徴とする請求項１記載の - 【請求項１４】 半導体基板（３）内に電子デバイス
（Ｍ，ＭＣ１，ＭＣ２）が形成され、且つ前記基板
（３）上に第１レベルの電気相互接続ライン（４、１
１）及び第２レベルの電気相互接続ライン（１７）を具
え、第１レベル及び第２レベルの電気相互接続ラインが
絶縁層（１２、１３、１４）により分離されている集積
回路において、前記絶縁層（１２、１３、１４）は、前
記第１レベルの電気相互接続ライン（４、１１）上に重
畳された第１障壁酸化層と、該第１酸化層上に重畳され
た、リン及びホウ素がドープされ且つホウ素の濃度がリ
ンの濃度より低い第２酸化層（１３）と、該第２酸化層
（１３）上に重畳された、ホウ素及びリンがドープされ
且つホウ素の濃度がリンの濃度以上である高度に平坦化
された第３酸化層（１４）とを具えていることを特徴と
する集積回路。 - 【請求項１５】 前記第３酸化層（１４）のホウ素及び
リンの濃度がそれぞれ４−５％及び４％であることを特
徴とする請求項１４記載の集積回路。 - 【請求項１６】 前記第２酸化層（１３）のホウ素及び
リンの濃度がそれぞれ６％以上及び３％以下であること
を特徴とする請求項１５記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT94830167:6 | 1994-04-12 | ||
| EP94830167A EP0677869B1 (en) | 1994-04-12 | 1994-04-12 | Planarization process for the manufacturing of integrated circuits, particularly for non-volatile semiconductor memory devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307339A true JPH07307339A (ja) | 1995-11-21 |
Family
ID=8218421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7082353A Pending JPH07307339A (ja) | 1994-04-12 | 1995-04-07 | 平坦化プロセス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5598028A (ja) |
| EP (1) | EP0677869B1 (ja) |
| JP (1) | JPH07307339A (ja) |
| DE (1) | DE69417211T2 (ja) |
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