JPH03259527A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03259527A JPH03259527A JP5649190A JP5649190A JPH03259527A JP H03259527 A JPH03259527 A JP H03259527A JP 5649190 A JP5649190 A JP 5649190A JP 5649190 A JP5649190 A JP 5649190A JP H03259527 A JPH03259527 A JP H03259527A
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Landscapes
- Formation Of Insulating Films (AREA)
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の製造方法に関し、特に、層間絶
縁膜とコンタクトホールとの形成方法に関する。
縁膜とコンタクトホールとの形成方法に関する。
（従来の技術）
以下、従来の層間絶縁膜の形成方法とコンタクトホール
の形成方法を第２図を参照して説明する。
の形成方法を第２図を参照して説明する。
まず、同図（ａ）に示すように、半導体基板１０上にゲ
ート酸化膜１１とゲート電極１２とを形成した後に、Ｃ
ＶＤ膜（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ法により堆積された膜）１３とＢＰＳＧ膜（ボ
ロンを含むシリゲートガラス）１４とメルトＰＳＧ膜１
５とを層間膜として堆積させる。
ート酸化膜１１とゲート電極１２とを形成した後に、Ｃ
ＶＤ膜（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ法により堆積された膜）１３とＢＰＳＧ膜（ボ
ロンを含むシリゲートガラス）１４とメルトＰＳＧ膜１
５とを層間膜として堆積させる。
次に、同図（ｂ）に示すように、燐ゲッタによりＢＰＳ
Ｇ膜１４とメルトＰＳＧ膜（５とをリフローさせ、メル
トＰＳＧ膜１５をエツチングする。
Ｇ膜１４とメルトＰＳＧ膜（５とをリフローさせ、メル
トＰＳＧ膜１５をエツチングする。
次に、同図（Ｃ）に示すように、全面にレジストを塗布
し、コンタクトホール１４−を形成するためのパターン
を用いて露光・現像を行いレジストをバターニングする
。この後、このバターニングされたレジストをマスクと
して、ＣＶＤ膜上３とＢＰＳＧ膜１４とをＲＩ Ｅ （
Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）つまり異
方性エツチングする。さらに、マスクとして用いたレジ
ストを剥離する。
し、コンタクトホール１４−を形成するためのパターン
を用いて露光・現像を行いレジストをバターニングする
。この後、このバターニングされたレジストをマスクと
して、ＣＶＤ膜上３とＢＰＳＧ膜１４とをＲＩ Ｅ （
Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）つまり異
方性エツチングする。さらに、マスクとして用いたレジ
ストを剥離する。
最後に、同図（ｄ）に示すように、スパッタリングによ
りＡＩを全面に蒸着し、ＡＩ配線層１７を形成する。
りＡＩを全面に蒸着し、ＡＩ配線層１７を形成する。
しかし、この製造方法には、以下に示すような問題点が
ある。
ある。
コンタクトホールが形成されるような部分では、ゲート
電極等が下方に形成されていないため一般に層間膜であ
るＢＰＳＧ膜が厚が堆積されている。このような部分に
異方性エツチングを施しコンタクトホールを形成すると
、段差が非常に大きくなる。スパッタリングでは、コン
タクトホールの底部にＡ、７７を十分に蒸着できないた
め、コンタクトホールの底部等においてＡ１１配線が細
くなったり、段線が生じたりしていた。
電極等が下方に形成されていないため一般に層間膜であ
るＢＰＳＧ膜が厚が堆積されている。このような部分に
異方性エツチングを施しコンタクトホールを形成すると
、段差が非常に大きくなる。スパッタリングでは、コン
タクトホールの底部にＡ、７７を十分に蒸着できないた
め、コンタクトホールの底部等においてＡ１１配線が細
くなったり、段線が生じたりしていた。
また、ＢＰＳＧ膜が一層のため、ＣＶＤ膜堆積前後のダ
スト付着により、ＢＰＳＧ膜が部分的に異常成長し、表
面に突起物が形成される。そして、後のブラシスクライ
ブ工程で、その突起物が削り取られると、突起物の下に
発生している空洞部分が表面に現れてしまう。つまり、
ＢＰＳＧ膜に欠陥が生じる。この欠陥は上層導電層と下
層導電層の短絡を発生させる。また、ブラシスクライブ
工程で、削り取られなかった突起物も電極材料に悪影響
を与える。
スト付着により、ＢＰＳＧ膜が部分的に異常成長し、表
面に突起物が形成される。そして、後のブラシスクライ
ブ工程で、その突起物が削り取られると、突起物の下に
発生している空洞部分が表面に現れてしまう。つまり、
ＢＰＳＧ膜に欠陥が生じる。この欠陥は上層導電層と下
層導電層の短絡を発生させる。また、ブラシスクライブ
工程で、削り取られなかった突起物も電極材料に悪影響
を与える。
（発明が解決しようとする課題）
上記のような問題点に鑑み、本発明の半導体装置の製造
方法の目的は、比較的段差の小さいコンタクトホール形
状を有し、かつ、ＢＰＳＧ膜の欠陥により導電層に悪影
響を与えることのない半導体装置を提供することである
。
方法の目的は、比較的段差の小さいコンタクトホール形
状を有し、かつ、ＢＰＳＧ膜の欠陥により導電層に悪影
響を与えることのない半導体装置を提供することである
。
［発明の構成〕
（課題を解決するための手段）
上記目的を達成するために、本発明の半導体装置の製造
方法は、素子が形成された半導体層上にＣＶＤ膜を堆積
する工程と、このＣＶＤ膜上に第１ＢＰＳＧ膜を堆積す
る工程と、この第１ＢＰＳＧ膜上に第１ＢＰＳＧ膜より
も不純物濃度が高い第２ＢＰＳＧ膜を堆積する工程と、
前記第２ＢＰＳＧ膜と前記第１ＢＰＳＧ膜と前記ＣＶＤ
膜とをＲＩＥ等により異方性エツチングする工程と、前
記異方性エツチングされた前記第２ＢＰＳＧ膜と前記第
１ＢＰＳＧ膜と前記ＣＶＤ＠とをウェットエツチングす
る工程とにより、階段形状のコンタクトホールを形成す
るすることを特徴とする。
方法は、素子が形成された半導体層上にＣＶＤ膜を堆積
する工程と、このＣＶＤ膜上に第１ＢＰＳＧ膜を堆積す
る工程と、この第１ＢＰＳＧ膜上に第１ＢＰＳＧ膜より
も不純物濃度が高い第２ＢＰＳＧ膜を堆積する工程と、
前記第２ＢＰＳＧ膜と前記第１ＢＰＳＧ膜と前記ＣＶＤ
膜とをＲＩＥ等により異方性エツチングする工程と、前
記異方性エツチングされた前記第２ＢＰＳＧ膜と前記第
１ＢＰＳＧ膜と前記ＣＶＤ＠とをウェットエツチングす
る工程とにより、階段形状のコンタクトホールを形成す
るすることを特徴とする。
（作用）
上記の半導体装置の製造方法においては、第１ＢＰＳＧ
膜のリン濃度よりも第２ＢＰＳＧ膜のリン濃度の方が高
くなっているためウェットエツチングにより、階段形状
のコンタクトホールが得られる。
膜のリン濃度よりも第２ＢＰＳＧ膜のリン濃度の方が高
くなっているためウェットエツチングにより、階段形状
のコンタクトホールが得られる。
また、層間膜であるＢＰＳＧ膜の堆積を２度行っている
ため、ＢＰＳＧ膜の欠陥が発生しにくい。
ため、ＢＰＳＧ膜の欠陥が発生しにくい。
（実施例）
以下、第１図を参照して本発明の詳細な説明する。
まず、同図（ａ）に示すように、半導体基板１上にゲー
ト酸化膜２とゲート電極３を形成後、厚さ３０００人の
ＣＶＤ膜４を堆積させ、続いて厚さ３０００人の第１Ｂ
ＰＳＧ膜５を堆積させた後、ブラシスクライブ工程によ
りＣＶＤ膜４堆積前後のダストによる第１ＢＰＳＧ膜５
の異常突起物を削り取る。その後、厚さ２００ＯＡの第
２ＢＰＳＧ膜６を堆積させる。このとき第２ＢＰＳＧ膜
６のリン濃度は、第１ＢＰＳＧ膜５に比べて高くなるよ
うにする。次に、メルトＰＳＧ膜７を全面に堆積さる。
ト酸化膜２とゲート電極３を形成後、厚さ３０００人の
ＣＶＤ膜４を堆積させ、続いて厚さ３０００人の第１Ｂ
ＰＳＧ膜５を堆積させた後、ブラシスクライブ工程によ
りＣＶＤ膜４堆積前後のダストによる第１ＢＰＳＧ膜５
の異常突起物を削り取る。その後、厚さ２００ＯＡの第
２ＢＰＳＧ膜６を堆積させる。このとき第２ＢＰＳＧ膜
６のリン濃度は、第１ＢＰＳＧ膜５に比べて高くなるよ
うにする。次に、メルトＰＳＧ膜７を全面に堆積さる。
次に、同図（ｂ）に示すように、燐ゲッタにより第１Ｂ
ＰＳＧ膜５と第２ＢＰＳＧ膜６とメル）ＰＳＧ膜７とを
平坦化させ、この後、メルトＰＳＧ膜７を希ＮＨ４Ｆ溶
液により剥離する。
ＰＳＧ膜５と第２ＢＰＳＧ膜６とメル）ＰＳＧ膜７とを
平坦化させ、この後、メルトＰＳＧ膜７を希ＮＨ４Ｆ溶
液により剥離する。
次に、同図（Ｃ）に示すように、全面にレジストを塗布
し、フォトリソグラフィー工程によりマスク８を形成す
る。次に、このマスク８を利用してＲＩＥを利用した異
方性エツチングを行い、第２ＢＰＳＧ膜６、第１ＢＰＳ
Ｇ膜５、ＣＶＤ膜４を順次エツチングする。
し、フォトリソグラフィー工程によりマスク８を形成す
る。次に、このマスク８を利用してＲＩＥを利用した異
方性エツチングを行い、第２ＢＰＳＧ膜６、第１ＢＰＳ
Ｇ膜５、ＣＶＤ膜４を順次エツチングする。
次に、同図（ｄ）に示すように、マスクとして利用した
レジストを剥離し、ウェーハに付着した不純物やＲＩＥ
中に生成される反応性生成物を除去するためＨＦ系のエ
ツチング液を用いてウェットエツチングすることにより
階段形状のコンタクトホール６−を形成する。このウェ
ットエツチングは等方性エツチングである。
レジストを剥離し、ウェーハに付着した不純物やＲＩＥ
中に生成される反応性生成物を除去するためＨＦ系のエ
ツチング液を用いてウェットエツチングすることにより
階段形状のコンタクトホール６−を形成する。このウェ
ットエツチングは等方性エツチングである。
最後に、同図（ｅ）に示すように、第２ＢＰＳＧ膜６上
とコンタクトホール６゛とにＡＩを蒸着させ、バターニ
ングすることによりＡｊ！配線９を形成する。
とコンタクトホール６゛とにＡＩを蒸着させ、バターニ
ングすることによりＡｊ！配線９を形成する。
上記の方法においては第２ＢＰＳＧ膜は第１ＢＰＳＧ膜
よりもリン濃度が高くなっているため、第２ＢＰＳＧ膜
は第１ＢＰＳＧ膜よりもエツチングされやすい。また、
第１ＢＰＳＧ膜はＣＶＤ膜よりもエツチングされやすい
。ＨＦ系のエツチング液を用いたウェットエツチングは
等方性エツチングであるため、エツチングはコンタクト
ホールの側壁方向にも進行する。このため、つＪｌ、ッ
トエッチング後のコンタクホールの形状は、同図（ｄ）
および（ｅ）に示したように、階段形状となる。
よりもリン濃度が高くなっているため、第２ＢＰＳＧ膜
は第１ＢＰＳＧ膜よりもエツチングされやすい。また、
第１ＢＰＳＧ膜はＣＶＤ膜よりもエツチングされやすい
。ＨＦ系のエツチング液を用いたウェットエツチングは
等方性エツチングであるため、エツチングはコンタクト
ホールの側壁方向にも進行する。このため、つＪｌ、ッ
トエッチング後のコンタクホールの形状は、同図（ｄ）
および（ｅ）に示したように、階段形状となる。
また、層間膜であるＢＰＳＧ膜の堆積を２度行っている
ため、ＢＰＳＧ膜の欠陥が電極材料や導電層に与える悪
影響を低減することができる。
ため、ＢＰＳＧ膜の欠陥が電極材料や導電層に与える悪
影響を低減することができる。
Ｅ発明の効果コ
以上、説明したように本発明の半導体装置の製造方法で
は、比較的段差の小さいコンタクトホール形状を有し、
かつ、ＢＰＳＧ膜の欠陥により導電層に悪影響を与える
ことのない半導体装置を提供することが可能となる。
は、比較的段差の小さいコンタクトホール形状を有し、
かつ、ＢＰＳＧ膜の欠陥により導電層に悪影響を与える
ことのない半導体装置を提供することが可能となる。
第１図は、本発明による半導体装置の製造工程を示す断
面図、第２図は、従来の技術による半導体装置の製造工
程を示す断面図である。 １・・・半導体基板、２・・・ゲート酸化膜、３・・・
ゲート電極、４・・・ＣＶＤ膜、５・・・第１ＢＰＳＧ
膜、６・・・第２ＢＰＳＧ膜、６゛・・・コンタクトホ
ール、７・・・メルトＰＳＧ膜、８・・・マスク、９・
・・Ａｎ）配線。
面図、第２図は、従来の技術による半導体装置の製造工
程を示す断面図である。 １・・・半導体基板、２・・・ゲート酸化膜、３・・・
ゲート電極、４・・・ＣＶＤ膜、５・・・第１ＢＰＳＧ
膜、６・・・第２ＢＰＳＧ膜、６゛・・・コンタクトホ
ール、７・・・メルトＰＳＧ膜、８・・・マスク、９・
・・Ａｎ）配線。
Claims (1)
- 【特許請求の範囲】 素子が形成された半導体層上にＣＶＤ膜を堆積する工程
と、 このＣＶＤ膜上に第１ＢＰＳＧ膜を堆積する工程と、 この第１ＢＰＳＧ膜上にこの第１ＢＰＳＧ膜よりも不純
物濃度が高い第２ＢＰＳＧ膜を堆積する工程と、 前記第２ＢＰＳＧ膜と前記第１ＢＰＳＧ膜と前記ＣＶＤ
膜とを異方性エッチングする工程と、前記異方性エッチ
ングされた前記第２ＢＰＳＧ膜と前記第１ＢＰＳＧ膜と
前記ＣＶＤ膜とをウェットエッチングする工程とを具備
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5649190A JPH03259527A (ja) | 1990-03-09 | 1990-03-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5649190A JPH03259527A (ja) | 1990-03-09 | 1990-03-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03259527A true JPH03259527A (ja) | 1991-11-19 |
Family
ID=13028562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5649190A Pending JPH03259527A (ja) | 1990-03-09 | 1990-03-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03259527A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598028A (en) * | 1994-04-12 | 1997-01-28 | Sgs-Thomson Microelectronics S.R.L. | Highly-planar interlayer dielectric thin films in integrated circuits |
-
1990
- 1990-03-09 JP JP5649190A patent/JPH03259527A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598028A (en) * | 1994-04-12 | 1997-01-28 | Sgs-Thomson Microelectronics S.R.L. | Highly-planar interlayer dielectric thin films in integrated circuits |
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