JP2001057411A5 - - Google Patents

Description

【００２１】
（１）本発明の半導体集積回路装置は、半導体基板の主面の第１領域に形成された第１ＭＩＳＦＥＴおよび第２領域に形成された第２ＭＩＳＦＥＴのそれぞれの上部に第１絶縁膜が形成され、
前記第１領域の前記第１絶縁膜に形成された第１接続孔の内部には、前記第１ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続され、その上面が前記第１絶縁膜の上面より低い第１プラグおよび前記第１プラグの上部に形成された第２プラグが埋め込まれ、
前記第２領域の前記第１絶縁膜に形成された第２接続孔の内部には、前記第２ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第３プラグが埋め込まれ、
前記第１領域の前記第１絶縁膜の上部には、前記第１接続孔の内部の前記第１プラグおよびその上部の前記第２プラグを介して前記第１ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１配線が形成され、
前記第１接続孔の内部の前記第２プラグは、第１金属材料からなり、前記第１プラグの上面および前記第１接続孔の側面に形成された凹部形状の第１金属膜およびその上部に形成され、前記第１配線と略同じ幅、前記第１絶縁膜と略同じ高さ、および前記第１金属膜の凹部の幅より狭い幅を有する第２金属材料からなる第２金属膜によって構成され、
前記第２接続孔の内部の前記第３プラグは、前記第２接続孔の底部および側面に形成された前記第１金属材料からなる第３金属膜と、前記第３金属膜の上部に前記第２接続孔を埋め込むように形成され、その上面が前記第１絶縁膜の上面と略同じ高さを有する前記第２金属材料からなる第４金属膜とによって構成されている。

Claims (13)

1. 半導体基板の主面の第１領域に形成された第１ＭＩＳＦＥＴおよび第２領域に形成された第２ＭＩＳＦＥＴのそれぞれの上部に第１絶縁膜が形成され、
   前記第１領域の前記第１絶縁膜に形成された第１接続孔の内部には、前記第１ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続され、その上面が前記第１絶縁膜の上面より低い第１プラグおよび前記第１プラグの上部に形成された第２プラグが埋め込まれ、
   前記第２領域の前記第１絶縁膜に形成された第２接続孔の内部には、前記第２ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第３プラグが埋め込まれ、
   前記第１領域の前記第１絶縁膜の上部には、前記第１接続孔の内部の前記第１プラグおよびその上部の前記第２プラグを介して前記第１ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１配線が形成された半導体集積回路装置であって、
   前記第１接続孔の内部の前記第２プラグは、第１金属材料からなり、前記第１プラグの上面および前記第１接続孔の側面に形成された凹部形状の第１金属膜およびその上部に形成され、前記第１配線と略同じ幅、前記第１絶縁膜と略同じ高さ、および前記第１金属膜の凹部の幅より狭い幅を有する第２金属材料からなる第２金属膜によって構成され、
   前記第２接続孔の内部の前記第３プラグは、前記第２接続孔の底部および側面に形成された前記第１金属材料からなる第３金属膜と、前記第３金属膜の上部に前記第２接続孔を埋め込むように形成され、その上面が前記第１絶縁膜の上面と略同じ高さを有する前記第２金属材料からなる第４金属膜とによって構成されていることを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、前記第１プラグとその上部の前記第１金属膜とは、前記第１金属膜の底面および側面において互いに接触していることを特徴とする半導体集積回路装置。
3. 請求項１記載の半導体集積回路装置において、前記第１プラグは、シリコンを主成分とする第１導電膜によって構成されていることを特徴とする半導体集積回路装置。
4. 請求項１記載の半導体集積回路装置において、前記第１接続孔の上部の前記第１配線は、前記第２プラグの上面の一部の領域のみを覆っていることを特徴とする半導体集積回路装置。
5. 請求項１記載の半導体集積回路装置において、前記第１接続孔の上部の前記第１配線の幅は、前記第１配線の幅方向に沿った前記第１接続孔の径よりも小さいことを特徴とする半導体集積回路装置。
6. 請求項１記載の半導体集積回路装置において、前記第２ＭＩＳＦＥＴのソース、ドレインの表面にはシリサイド層が形成され、前記第１ＭＩＳＦＥＴのソース、ドレインの表面には前記シリサイド層が形成されていないことを特徴とする半導体集積回路装置。
7. 請求項１記載の半導体集積回路装置において、前記第２接続孔の内部に埋め込まれた前記第３プラグのアスペクト比は、前記第１接続孔の内部に埋め込まれた前記第２プラグのアスペクト比よりも大きいことを特徴とする半導体集積回路装置。
8. 以下の工程を含む半導体集積回路装置の製造方法；
   （ａ）半導体基板の主面の第１領域に第１ＭＩＳＦＥＴを形成し、第２領域に第２ＭＩＳＦＥＴを形成した後、前記半導体基板の主面上に、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴを覆う第１絶縁膜を形成する工程、
   （ｂ）前記第１領域の前記第１絶縁膜に第１接続孔を形成した後、前記第１絶縁膜の上部および前記第１接続孔の内部に、第１プラグを構成する第１導電膜を形成し、前記第１導電膜をエッチングすることによって、前記第１絶縁膜の上部の前記第１導電膜を除去し、前記第１接続孔の内部の前記第１導電膜の上面を前記第１接続孔の上端部よりも下方に後退させることにより、前記第１接続孔の内部に前記第１プラグを埋め込み、前記第１ＭＩＳＦＥＴのソース、ドレインの一方と前記第１プラグとを電気的に接続する工程、
   （ｃ）前記第２領域の前記第１絶縁膜に第２接続孔を形成した後、前記第１接続孔の内部に埋め込まれた前記第１プラグの上部に第２プラグを埋め込むことによって、前記第１プラグと前記第２プラグとを電気的に接続すると共に、前記第２接続孔の内部に第３プラグを埋め込むことによって、前記第２ＭＩＳＦＥＴのソース、ドレインの一方と前記第３プラグとを電気的に接続する工程、
   （ｄ）前記第１領域の前記第１絶縁膜の上部に第１配線を形成し前記第２プラグと接続することにより、前記第１接続孔の内部の前記第１プラグおよび前記第２プラグを介して、前記第１ＭＩＳＦＥＴのソース、ドレインの一方と前記第１配線とを電気的に接続する工程。
9. 請求項８記載の半導体集積回路装置の製造方法において、前記第１導電膜は、シリコンを主成分とすることを特徴とする半導体集積回路装置の製造方法。
10. 請求項８記載の半導体集積回路装置の製造方法において、前記第１接続孔の内部に前記第２プラグを埋め込み、前記第２接続孔の内部に前記第３プラグを埋め込む工程は、
    （ｃ−１）前記第１絶縁膜の上部、前記第１接続孔の内部および前記第２接続孔の内部に、前記第２プラグおよび前記第３プラグのそれぞれの一部を構成する第１金属材料からなる金属膜を形成する工程、
    （ｃ−２）前記第１金属材料からなる金属膜の上部に、前記第２プラグおよび前記第３プラグのそれぞれの他の一部を構成する第２金属材料からなる金属膜を形成する工程、
    （ｃ−３）前記第１絶縁膜の上部の前記第２金属材料からなる金属膜および前記第１金属材料からなる金属膜を除去し、前記第１接続孔の内部および前記第２接続孔の内部に、前記第１金属材料からなる金属膜および前記第２金属材料からなる金属膜を残す工程、
    を含むことを特徴とする半導体集積回路装置の製造方法。
11. 請求項１０記載の半導体集積回路装置の製造方法において、前記第１絶縁膜の上部に前記第１配線を形成する工程は、
    （ｄ−１）前記第１接続孔の上部および前記第１絶縁膜の上部に前記第１配線を構成する前記第２金属材料からなる金属膜を形成する工程、
    （ｄ−２）前記第２金属材料のエッチング速度が前記第１金属材料のエッチング速度よりも大きいエッチング条件で、前記第２金属材料からなる金属膜をエッチングする工程、
    を含むことを特徴とする半導体集積回路装置の製造方法。
12. 請求項１０記載の半導体集積回路装置の製造方法において、前記第１接続孔の内部に前記第２プラグを埋め込み、前記第２接続孔の内部に前記第３プラグを埋め込む工程は、
    （ｃ−１）前記第１絶縁膜の上部、前記第１接続孔の内部および前記第２接続孔の内部に、前記第２プラグおよび前記第３プラグのそれぞれの一部を構成するバリア金属膜を形成する工程、
    （ｃ−２）前記バリア金属膜の上部に、前記第２プラグおよび前記第３プラグを構成する金属膜を形成する工程、
    （ｃ−３）前記第１絶縁膜の上部の前記バリア金属膜および前記金属膜を除去し、前記第１接続孔の内部および前記第２接続孔の内部に、前記バリア金属膜および前記金属膜を残す工程、
    を含むことを特徴とする半導体集積回路装置の製造方法。
13. 請求項１２記載の半導体集積回路装置の製造方法において、前記第１絶縁膜の上部に前記第１配線を形成する工程は、
    （ｄ−１）前記第２プラグの上部および前記第３プラグの上部および前記第１絶縁膜の上部に前記第１配線を構成する金属膜を形成する工程、
    （ｄ−２）前記金属膜のエッチング速度が前記バリア金属膜のエッチング速度よりも大きいエッチング条件で、前記金属膜をエッチングする工程、
    を含むことを特徴とする半導体集積回路装置の製造方法。