TW498540B - Semiconductor integrated circuit device and its manufacture method - Google Patents
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A7 B7 第89114102號申請專利案 中文說明書修正頁(91年1月） 五、發明説明（1 ) 發明範圍 本發明是一種半導體積體電路裝置及其製造方法，特別 疋指應用於具有 DRAM (Dynamic Random Access Memory)的半 導體積體電路裝置之有效技術。 發明背景 DRAM的記憶格（memory cell)，其係配置在半導體基板主 面’位於呈陣列狀配置的複數條字線與位元線的交點，包 括：1個記憶格選擇用MISFET ;及與上述MISFET串聯的1 個資訊儲存用電容器。 組成上述記憶格的記憶格選擇用MISFET，係主要包括： 由栅氧化層與字線一體成型的閘極、及構成源極及汲極 (drain)的一對半導體領域。另外，構成記憶格其他部份的 資訊儲存用電容器，其係配置在記憶格選擇用MISFET的上 面，並與源極或汲極的一方做電氣連接者。 與上述記憶格選擇用MISFET的源極及汲極的另一方連接 的位元線，通常係配置在記用MISFET與資訊儲存用電容器 之間。這是因為嘗試增加資訊儲存用電容器的儲存電荷量 時’有必要對其結構進行立體化以增加表面積，可是如果 將位式線配置在立體化的資訊儲存用電容器上面的話，位 元線與記用MISFET連接的連接孔長寬比會極端地變大，使 得該鑽孔作業變得相當困難。 國際公開公報 W098/59372 (U.S. Serial Ν〇·09/446,302)的内 容’係在記用MISFET與資訊儲存用電容器之間配置位元線 的DRAM及其及製造方法。 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 五、 發明說明（2 ----i----------裝 i I (請先閱讀¾面之注意事寫本頁) 上述公報記載的DRAM的位元線，在記憶格尺寸微細化 時’爲了減少在位元線間浮現的寄生電容，而將位元線的 寬度，設定的比位元線間的間隔來得小。 並且，上述位元線，係以鎢（W)爲主體的金屬膜所形成 。利用但電阻的金屬膜來形成位元線，由於可減低該膜層 的電阻，因此有助於資訊的讀寫速度提升。另外，在形成 位元線的步驟中，由於可以同時形成DRAM週邊電路的金 屬配線，因此可簡化DRAM的製造步驟。而且，鎢具有比 銘更向的電徙動耐性，因此在進行位元線的微細化時，可 以減少斷線不良率。 上述位元線，係透過由氧化矽膜（第2氧化矽膜）形成的 穿通孔及下層氧化矽膜（第1氧化矽膜）形成的接觸孔，而 與记用MISFET的源極或没極的其中一方做電氣連接。上述 由第1氧化矽膜形成的接觸孔内部，埋有低電阻的多結晶 石夕膜形成的插頭。 經濟部智慧財產局員工消費合作社印製 上述位元線，概略是以如下的製程形成。首先，在半導 體基板上’先形成包括：構成記憶格的MISFET(記用 MISFET)及構成週邊電路的MISFET(n頻道型MISFET及p頻 道型MISFET)，接著在這些MISFET的上面，形成第1氣化矽 月旲後’在記用MISFET的源極及汲極上面的第1氧化矽膜上 ，形成接觸孔。這些接觸孔的一面，係上述源極及汲極的 其中方與位元線連接之用，另一面則是源極及汲極的另 一方與資訊儲存用電容器連接之用。 接下來，在上述第丨氧化矽膜的上面，層合上一層以η型
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不純物摻雜的多結晶矽膜後，藉由去除氧化矽膜上面的不 必要多結晶矽膜，在上述接觸孔的内部形成插頭。 、 接下來，在上述第丨氧化矽膜的上面，形成第2氧化矽膜 後，在位於上述接觸孔一方（連接了位元線的接觸孔）上面 的第2氧化矽膜上，形成穿通孔。上述第2氧化矽膜，係用 以確保上述接觸孔另一方（連接了資訊儲存用電容器的接 觸孔）内的插頭與位元線間的絕緣之用。 接下來，在包括上述穿通孔上部領域的第2氧化矽膜的 上面，形成鎢膜後，在該鎢膜上進行佈線，形成位元線。 仁疋在此時，當鎢膜構成的位元線與接觸孔内的插頭（多 結晶秒膜）直接接觸時，在兩者之間的界面上，會形成高 電阻的矽化物層。因此，位元線（鎢膜）與插頭（多結晶矽 膜）之間，可以藉由設置如氮化鈦等的障壁層（“Μα丨町^ ’做爲防止兩者間的界面反應的方法。即，實際的位元線 形成步驟中，在上述包括穿通孔上部領域的第2氧化矽膜 的上面，首先會形成一層氮化鈦膜，然後在該氮化鈦膜上 形成鎢膜後，利用對抗蝕層進行光罩處理的乾式蝕刻，在 鎢膜及氮化鈥膜上進行佈線，藉此形成位元線。 發明概述 氮化鈥膜的電且比鎢膜來得高，因爲基於減低寄生電阻 之目的，氮化鈦膜的膜厚愈薄愈好。並且在氮化鈦與多結晶 石夕膜間的接觸電阻方面，舉例來説，由於比氮化鈦膜與鎢 膜間的接觸電阻來得大，同樣也基於減低寄生電阻之目的 ’氮化鈇膜與多結晶膜間，最好能確保較大的接觸面積。 -6 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I__— II______I ___ (請先閱讀氘面之注意事項 寫本頁) •丨線‘ 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 498540 A7 B7_______ 五、發明說明（4 ) 另外，由於氮化鈦膜具有相當大的應力，當膜厚增加時 ，由於氮化鈦膜具有的應力，氮化鈦膜與多結晶膜之間有 時會發生空孔，甚至發生氮化鈦膜與多結晶矽膜間的界面 完全剝離的問題。爲了減低氮化鈦的應力，氮化鈦膜的厚 度愈薄愈好，並且，有必要採取具有可靠性的結構，以確 保氮化鈦膜與多結晶矽膜之間的連接，即使發生少許的空 孔也不受影響。 但是，隨著積體程度的提升，在記用MISFET的源極及汲 極的上面’能夠形成的接觸孔孔徑孔愈來愈小，並且接觸 孔的長寬比孔愈來愈大。 另外，上述習用技術的dram，爲了縮小記憶格而對位 元線的寬度進行微細化的結果，相較於連接位元線及記用 MISFET用的接觸孔及穿通孔孔徑，位元線的寬度變得較窄。 由氮化鈦膜與鎢膜積層而成的位元線寬度進行微細化時 ，埋入接觸孔的插頭及其上部形成的位元線間的接觸面積 ，也會等比例地縮小。此時，構成插頭的多晶碎膜，雖會 與構成位元線底層的氮化鈦膜形成界面連接，可是當位元 線與插頭間的接觸面積設小時，位元線與插頭間的接觸電 阻會明顯地增加。另外，製程中途進行的熱處理，會造成 氮化鈦膜的體積收縮，使得兩者之間的界面發生空孔，造 成兩者間的接觸電阻進一步增加，情況嚴重時，甚至會發 生位元線由插頭表面剝離的問題。 並且，藉由對氮化鈦膜與鎢膜的積層膜進行乾式蝕刻， 形成位元線的上述習用技術’由於很難確保構成插頭的多 -7 - 本紙張適用中國國家標準（CNS)A4規格咖x 297公复)-~---- -I I u I — II I I I I I I · I I (請先閱讀雋面之注意事寫本頁) 訂： 線」
結W膜及氮錢制的㈣選擇比，因此在進行位元綠 I帶泉時彳時插頭（多結晶石夕膜）表面會發生姓刻過度的 情況。 另外，上述習用技術的DRAM，在第1#1化石夕膜上形成接 觸2，並且將插頭埋入内部之後，在帛1氧化石夕膜上面形 | 成第21化石夕膜，由於需在上述接觸孔的一方（連接位元線 的接觸孔）上面的第2氧化矽膜上形成穿通孔，因此有步驟 相當煩雜的問題。上述增加的步驟，對於位元線與週邊電 路的金屬配線同時形成的DRAM、位元線與邏輯電路的金 屬配線同時形成的DRAM_邏輯混合LSI等而言，特別會帶 來問題。 θ 本發明的目的在於提供一種技術，其係以在多結晶矽膜 構成的插頭上形成位元線的DRAM爲對象，藉由防止插頭 與障壁層間的接觸面積變小，減低接觸阻抗，提高連線可 靠性。 7 另外，本發明的其他目的在於提供一技術，其對象包括 :在多結晶矽膜構成的插頭上，隔著一層障壁層，形成位 元線的DRAM;及含有此DRAM的混合LSI,對兩者製程予. 以縮短。 本發明的上述及另外的目的及新的特徵，只需本説明内 容及附件圖示，應可自明。 本申請内容的發明，概略説明具代表性的内容如下： (1)本發明的半導體積體電路中，在半導體基板主面的 | 第1領域形成之第1MISFET及12領域形成之第2Misfet的上 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐3 -------------- ---------------- (請先閱1面£意事項me. 寫本頁) 訂！ 經濟部智慧財產局員工消費合作社印製 498540 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（6 面，分別形成了第1絕緣膜；上述第i領域的上述第丨絕緣 膜上形成之第i連接孔内部中，有包括：與上述第imsFET 的源極及汲本的其中之一，做電氣連接的第i插頭，·及在 上述第1插頭上面形成的第2插頭，埋設在裡面；在上述第 2領域的上述第〗絕緣膜上形成的第2連接孔内部中，埋有 與上述第2MISFET的源極及汲極當中的一方做電氣連接的 第3插頭；上述第1領域的上述第丨絕緣膜的上面，隔著上 述第1連接孔内部的上述第i插頭及其上面的上述第2插頭 ，形成有與上述第1MISFET的源極或汲極的其中_方進行 電氣連接的第1配線；上述第丨連接孔内部的上述第2插頭 ，其係包括：由第1金屬材料構成的第丨金屬膜、及在其上 面形成的第2金屬材料構成之第2金屬膜；上述第2連接孔 内部的上述第3插頭，其係包括：由上述第丨金屬材料構成 之第3金屬膜、及在其上面形成的上述第2金屬材料構成之 第4金屬膜。 (2)發明的半導體積體電路裝置的製造方法，包括以下 的步骤。 (a) 半導m基板的主面的第1領域形成第，在第2 領域形成第2MISFET後，在上述半導體基板的主面上，前 述第1MISFET及前述第2MISFET的上面，形成第1絕緣膜的 步驟， (b) 前述第1領域的前述第丨絕緣膜形成第1連接孔後，藉 由在前述第1連接孔内部埋設第1插頭，而使前述第 1MISFET的源極或汲極的其中一方與前述第1插頭進行電氣 · 裝--- (請-¾閱讀來面之注拳項寫本頁) . •丨線k -9 - 本紙張尺度適用中國國家標準（CNS)A4規格7210 X 297公釐） 49S540 A7 員 製 五、發明說明（7 ) 連接的步驟， (c) 前述第2領域的前述第i絕緣膜形成第2連接孔後，藉 由在前述第1連接孔内部的第1插頭上面埋設第2插頭，而 使前述第1插頭與第2插頭做電氣連接，並且藉由在前述第 2連接孔内邵埋設第3插頭，而使前述第2MISFET&源極或 没極的其中-方與前述第3插頭進行電氣連接的步驟， (d) 在前述第1領域的前述第〗絕緣膜上面形成第丨配線， 經由前述第1連接孔内部的前述第丨插頭及前述第2插頭， 做前述第1MISFET的源極及没極的其中一方，與前述第^己 線進行電氣連接的步驟。 圖式描述 圖^，其係以本發明實例10勺半導體積體電路裝置爲對象 ’頭示其整體結構的方塊圖。 圖2，其係以本發明實例1的半導體積體電路裝置爲對象 ，顯示其製造方法的基板部位剖面圖。 圖3，其係以本發明實例10勺半導體積體電路裝置爲對象 ，顯示其製造方法的基板部位剖面圖。 圖4，其係以本發明實例1的半導體積體電路裝置爲對象 ，顯示其製造方法的基板部位剖面圖。 圖5，其係以本發明實例1的半導體積體電路裝置爲對象 ，顯不其製造方法的基板部位剖面圖。 圖6，其係以本發明實例半導體積體電路裝置爲對象 ，顯示其製造方法的基板部纟剖面圖。 圖7，其係以本發明實例1的半導體積體電路裝置爲對象 10- 事 頁 訂 ‘線 -_______ · - 本紙張尺度賴中_家#?^^格⑵G χ 297公爱7 498540 A7 B7
五、發明說明（8 ) 經濟部智慧財產局員工消費合作社印製 ’顯TF其製造方法的基板部位剖面圖。 圖8，其係以本發明實例1的半導體積體電路裝置 ，顯示其製造方法的基板部位剖面圖。 圖9 ,其係以本發明實例1的半導體積體電路裝置 ’顯示其製造方法的基板邵位剖面圖。 圖10，其係以本發明實例1的半導體積體電路裝 象’頻示其製造方法的基板邵位剖面圖。 圖11，其係以本發明實例丨的半導體積體電路裝 象’顯示其製造方法的基板部位剖面圖。 圖12 ,其係以本發明實例丨的半導體積體電路裝 象，顯示其製造方法的基板部位剖面圖。 圖I3 ,其係以本發明實例i的半導體積體電路裝 象，顯示其製造方法的基板部位剖面圖。 圖14，其係以本發明實例丨的半導體積體電路裝 象’顯示其製造方法的基板部位剖面圖。 圖15，其係以本發明實例丨的半導體積體電路裝 象’顯示其製造方法的基板部位剖面圖。 圖16,其係以本發明實例丨的半導體積體電路裝 象，顯示其製造方法的基板部位剖面圖。 圖17⑷及圖17⑼，其係以本發明實例1的半導體 路裝置爲對象，顯示其製造方法的基板部位剖面圖 圖18，其係以本發明實例丨的半導體積體電路裝 象，顯示其製造方法的基板部位剖面圖。 圖19,其係以本發明實例丨的半導體積體電路裝 -11 - 爲對象 爲對象 置爲對 置爲對 置爲對 置爲對 置爲對 置爲對 置爲對 積體電 置爲對 (請七閱讀t.面之注意事項 寫本頁) 裝 ______ -II- 本紙張尺度適用中國國豕標準（CNS)A4規格（21〇 X 297公爱） 置爲對 、發明說明（9) 象，顯示其製造方法的基板部位剖面圖。 固20八係以本發明實例1的半導，眚_ J千等組和體電路裝置爲對 象，頌不其製造方法的基板部位剖面圖。 圖：：：：以本發明實例,的半導體積體電路裝置爲對 象，氣、不八製造方法的基板部位剖面圖。 圖22:其係以本發明實例】的半導體積體電路裝置爲對 象’顯不其製造方法的基板部位剖面圖。 圖23’其係以本發明實例i的半導體積體電路裝置爲對 象，顯不其製造方法的基板部位剖面圖。 圖24’其係以本發明實例1的半導體積體電路裝置爲對 象，顯示其製造方法的基板部位剖面圖。 圖25 :其係、以本發明實例i的半導體積體電路裝置爲對 象，顯不其製造方法的基板部位剖面圖。 圖2 ”係以本發明實例1的半導體積體電路裝置爲對 象，顯不其製造方法的基板部位剖面圖。 圖27，其係以本發明實例j的半導體積體電路裝置爲對 象，顯不其製造方法的基板部位剖面圖。 圖28，其係以本發明實例2的半導體積體電路裝置爲對 象’顯示其製造方法的基板部位剖面圖。 圖29，其係以本發明實例2的半導體積體電路裝置爲對 象，顯示其製造方法的基板部位剖面圖。 圖30，其係以本發明實例2的半導體積體電路裝置爲對 象，顯示其製造方法的基板部位剖面圖。 --------------裝--- (請先閱讀弟面之注意事寫本頁) 訂-‘ 經濟部智慧財產局員工消費合作社印製 圖31，其係以本發明實例2的半導體積體電路裝置爲對
A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（1〇) 象’顯示其製造方法的基板部位剖面圖。 圖32，其係以本發明實例2的半導體積體 象，顯示其製造方法的基板部位剖面圖。 圖33，其係以本發明實例2的半導體積體 象，顯示其製造方法的基板部位剖面圖。 圖34，其係以本發明實例2的半導體積體 象，顯示其製造方法的基板部位剖面圖。 圖35，其係以本發明實例2的半導體積體 象，顯示其製造方法的基板部位剖面圖。 圖36，其係以本發明實例3的半導體積體 象，顯示其製造方法的基板部位剖面圖。 圖37，其係以本發明實例3的半導體積體 象，顯示其製造方法的基板部位剖面圖。 圖38，其係以本發明實例3的半導體積體 象，顯示其製造方法的基板部位剖面圖。 圖39 ’其係以本發明實例3的半導體積體 象，顯示其製造方法的基板部位剖面圖。 圖40 ’其係以本發明實例3的半導體積體 象，顯示其製造方法的基板部位剖面圖。 圖41，其係以本發明實例3的半導體積體 象，顯示其製造方法的基板郅位剖面圖。 圖42，其係以本發明實例3的半導體積體 象’頻示其製造方法的基板部位剖面圖。 圖43，其係以本發明實例3的半導體積體 ______^13- 1 本紙張尺度適用中酬家標準（CNS)A4規格（210 X 297公釐） 電路裝置爲對 電路裝置爲對 電路裝置爲對 電路裝置爲 對 電路裝置爲對 電路裝置爲對 電路裝置爲 對 電路裝置爲對 電路裝置爲對 電路裝置爲對 電路裝置爲對 電路裝置爲對 (請先閱讀f·面之注意事 裝--- 寫本頁) -丨線： 498540 補充 第89114102號申請專利案 A7 中文說明書修正頁(91年1月） B7 五、發明説明（11 ) 象，顯示其製造方法的基板部位剖面圖。 圖44，其係以本發明實例1的半導體積體電路裝置為對 象，顯示其製造方法的基板部位平面圖。 圖45，其係以本發明實例3的變形例之半導體積體電路 裝置為對象，顯示其製造方法的基板部位剖面圖。 元件符號說明 1 半導體基板 18 氧化矽膜 2 元件分離槽 19 接觸孔 3 p型井 20 接觸孔 4 η型井 21 插頭 5 氧化矽膜 22 插頭 6 柵氧化層 23 接觸孔 7A-C 閘極 24 接觸孔 8 氮化矽膜 25 接觸孔 9 η -型半導體領域 26 TiN膜 10 Ρ 一型半導體領域 27 W膜 11 側壁用隔板 28 氧化矽膜 12 氧化矽膜 29 抗蚀層 13 η +型半導體領域 30 配線 14 Ρ+型半導體領域 31 配線 15 η +型半導體領域 32 配線 16 氧化矽層 33 配線 17 氮化矽膜 34 氧化矽膜 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 498540 ......................— 第89114102號申請專利案 A7 1年/月;貧丘· 中文說明書修正頁(91年1月） B7_丨 補充 五、發明説明（他）
35 插頭 54 配線 36 接觸孔 55 配線 37 插頭 56 配線 38 接觸孔 58 搖頭 39 插頭 59 下部電極 40 氮化矽膜 60 電容絕緣膜 41 氧化碎膜 61 上部電極 42 槽 L 活性領域 43 多結晶矽膜 BL 位元線 44 氧化鈕（Ta205)膜 WL 字線 45 TiN膜 101 DRAM 46 插頭 102a-c 記憶格陣列MARY 47 接觸孔 103 CPU 48 插頭 104 控制電路CNTL 50 氧化矽膜 105 電源電路PW 51 穿通孔 106 介面電路 52 穿通孔 107a-d 字線驅動器WD 53 插頭 108a-c 感應放大器SA 相關先前技藝描述 以下將根據圖示，對本發明的實例進行詳細的說明。並 且，用以說明實例的而有圖示，其中具有相同功能者，將 賦予相同的符號，並且省略其重覆的說明。 關於本發明實例1方面，將根據圖1〜圖27及圖44進行說 -14a- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 498540 陵止 補充 Α7 ί,年/月/7日 Β7 第89114102號申請專利案 中文說明書修正頁(91年1月） 五、發明説明（1化） 明。 本實例的半導體積體電路裝置，係DRAM 101 (Dynamic Random Access Memory)與邏輯 LSI(Large Scale Integration)混合 的系統LSI，具有如圖1所示的系統結構。即，半導體基板 (以下簡稱為基板）1的主面上，形成有包括：主記憶體的 DRAM 101、演算裝置的 CPU 103 (Central Processing Unit)、 CPU 103 的控制電路 CNTL 104 (Control)、介面電路 IF 106 (Interface)及電源電路 PW 105 (Power)。在形成 DRAM 101 的領 域上，則包括：將記憶格配置成陳列狀的記憶格陣列 MARY 102a-c (Memory cell array)、感應放大器 SA 108a-c (Sense Amplifier)、字線驅動器 WD 107a-d (Word line Driver)、 DRAM 101的控制電路、輸出入電路等。感應放大器SA 108a-c、字線驅動器WD 107a-d等，係屬於直接週邊電路， 形成在記憶格陣列MARY 102a-c的週邊，而控制電路及輸出 入電路等，則在間接週邊電路領域上形成。 接下來，將根據圖2〜圖27，依步驟順序，逐一說明本實 例的系統LSI的製造方法。另外，如沒有特別額外說明時， 各顯示基板剖面的圖中，其左側部份皆為記憶體領域 -14b- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 498540 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（12) (DRAM的記憶體陣列），右側爲邏輯領域。 首先如圖2所示，例如在具有i〜10歐姆左右的比電阻的 p型單結晶碎所構成的半導體基板（以下簡稱爲基板）丨上， 形成元件分離槽2、p型井3及η型井4，接著分別在p型井3 及η型井4的表面，形成約6nm〜7nm厚的柵氧化層6後，在 憶體領域的柵氧化層6上面形成閘極7A(字線WL)，在邏 輯領域的栅氧化層6的上面形成閘極7B及7C。 在形成上述元件分離槽2時，首先對元件分離領域的基 板1進行蚀刻，形成300 nm〜400 nm深的槽，接著對包括槽 内邵的基板 1，以 CVD( Chemical Vapor Deposition)法，積層一層氧化矽膜5後，以化學機械研磨法（chemical Mechanical Polishing; CMP)去除槽外部不需要的氧化矽膜5。 另外在形成p型井3及η型井4時，係在基板1的p型井形 成領域上，進行ρ型不純物（硼）的離子注入，η型井形成領 域上，進行η型不純物（例如磷）的離子注入後，進行約 1000 C的熱處理，使這些不純物擴散。並且在形成柵氧化 層6時，在以氟酸類的洗淨，對ρ型井3及^型井4的表面進 行洗淨後，對基板1進行約800°C的蒸氣氧化。 閘極7A(字線WL)、閘極7B及7C，例如可根據以下的方 法來形成。首先在基板1上，以CVD法積層出一層約2〇〇nm 厚的多結晶石夕膜（未加以圖示），接著在ρ型井3上面的多結 晶石夕膜’進行η型不純物（例如磷）的離子注入，並對n型井 4上面的多結晶矽膜，進行Ρ型不純物（硼）的離子注入。接 ^在上述多結晶秒膜上面’以CVD法積層一層氮化石夕膜8 -15- (請先閱讀t-面之注意事
項P 寫本頁) 裝 . · -丨痒 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 498540
五、發明說明（13) 後，藉由對抗蝕層（未加以圖示）進行光罩處理，對氮化矽 膜8及多結晶矽膜進行乾式蝕刻。藉此，在記憶體領域的p 型井3的上面，會形成由n型多結晶矽構成的閘極7A(字線 WL)，而在邏輯領域的p型井3上面，同樣孔形成由n型多 結晶石夕構成的閘極7B。另外，在邏輯領域的n型井4的上面 ，會形成由p型多結晶矽構成的閘極7C。 兄憶體領域的閘極7A，將構成隨後介紹的記用MISFETqs 的閘極，而邏輯領域的閘極化及7C，則分別構成隨後介紹 的η頻道型MISFETQn及p頻道型MISFETQp的閘極。 圖3所示的内容，係形成上述閘極7A的記憶體領域一部 份的平面圖。另外，上述的圖2，係沿著圖3的A_A，線的剖 面圖。 經濟部智慧財產局員工消費合作社印製 周圍以元件分離槽2包圍的活性領域l，係由向圖的左 右延伸的細長島狀佈線所構成。如隨後介紹的内容一般， 這些活性領域L，各是由2個相互共有源極或汲極其中之一 的1己用MISFETQs所形成。記用MISFETq_閘極7A，係以相 同的寬度’相同的間隔，以直線沿著圖示的上下方向延伸 ’並且在活性領域L以外的領域中，係做爲字線WL。閘極7A( 字線WL)的寬度（閘寬度）爲〇13 〜0.14 "m左右，相互鄰 接的閘極7A(字線WL)間的間隔，則是0 13 " ^〜0.14 // m左 右。 接下來如圖4所示一般，以^型不純物（例如磷）對p型井 3進行離子注入，形成rr型半導體領域9，並以ρ型不純物（ 卿對η型井4進行離子注入，形成型半導體領域10後，如 -16- 本紙張尺度適財關家鮮_(CNS)A4祕公^--' A7 A7
五、發明說明（14) 圖5所示一般，對以CVD法在基板1形成的5〇nm〜i〇〇nm左右 厚度的氧化矽膜（未加以圖示），藉由施以異方性蝕刻，在 問極7A(字線WL)、7B及7C的側壁上，形成側壁用隔板^。 接下來’如圖6所示一般，藉由對基板1施以熱氧化處理 ，在η·型半導體領域9的表面及〆型半導體領域1〇的表面 形成氧化矽膜12後，透過該氧化矽膜12，對邏輯領域的ρ 型井3進行η型不純物（例如磷）的離子注入，形成η+型半導 月豆領域13 ’並且對η型井4進行ρ型不純物（硼）的離子注入 ’形成ρ+型半導體領域14。η+型半導體領域13將構成^頻道 型MISFETQn的源極及汲極，ρ+型半導體領域14將構成ρ頻 道型MISFETQp的源極及汲極。 接下來’如圖7所示一般，將邏輯領域的n+型半導體領 域13表面及p+型半導體領域1 4表面的氧化矽膜12，以濕式 蝕刻法加以去除。此時，以抗蝕劑膜（未加以圖示）覆蓋在 記憶體領域上，防止n-型半導體領域9表面的氧化矽膜12 遭到去除。 接下來，如圖8所示，分別在記憶體領域的閘極7A(字線 WL)、邏輯領域的閘極7B及7C、n+型半導體領域13(源極、 汲極）及p+型半導體領域14(源極、汲極）的表面上，形成氧 化矽層16。 形成上述的氧化矽層16時，首先以蚀刻法去除覆蓋在閘 極7A(字線WL)、7B及7C上的氮化矽膜8後，以濺鍍法等方 式，將鈷膜（未加以圖示）積層在在基板1上，接著對基板i 進行熱處理，使得鈷膜與矽（基板1及閘極7A、7B、7C)反 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） · 裝--- (請七閱讀f*面之注意事項寫本頁) 訂： 線‘ 經濟部智慧財產局員工消費合作社印製 498540 A7 Β7 五、發明說明（15) 應後，以蝕刻法去除未反應的鈷膜。此時，記憶體領域的 η型半導體領域9係以氧化矽膜12覆蓋，因此不會在其表 面形成氧化矽層16。藉此，可減低記憶格的洩漏電流，改 吾其更新特性。並且，經由到目前爲止的步驟，構成邏輯 領域的CMOS電路之η頻道型MISFETQn及ρ頻道型MISFETQp ，將概略完成。 接下來，如圖9所示一般，以CVD法在基板1上，依序積 層上50 nm〜100 nm左右厚的氮化矽膜17及4〇〇麵〜5〇〇議左 右厚的氧化矽膜1 8，接著對氧化矽膜18的表面，以化學機 械研磨法加以平坦化後，如圖1〇所示一般，藉由對記憶體 領域的氧化矽膜18、氣化矽膜17及氧化矽膜12施以乾式蝕 刻’使得在隨後的步驟中，會與位元線連接的n-型半導體 領域9的上面，形成接觸孔19。 上述氧化矽膜18的蚀刻，在條件上係設定成氧化矽的蝕 刻速度比氮化矽來得快，藉此避免完全去除氧化矽17。並 且’氮化石夕膜17的蚀刻，條件上係採用對氮化秒膜進行異 向性的蚀刻，以保留閘極7A (字線WL)側壁上的氮化矽膜 17。藉此，相對於閘極7 (字線WL)，具有微細徑的接觸孔 19 ’將會以自對準（self_align)方式形成。 圖11 ’其係顯示上述接觸孔19的平面佈線之記憶體領域 的平面圖；圖12所示的内容，係沿著圖u的B_B，線的剖面 圖。如圖所示，接觸孔19的一部份，係由在元件分離槽2 上面延伸的細長平面佈線所構成。接觸孔徑，其長邊方向 約540 nm ’短邊方向約14〇 nm。 -18- 木紙張尺度適用中國國家標準.、&、 --------------___ (請t閱讀f.面之注意事項寫本頁) 訂- 經濟部智慧財產局員工消費合作社印製 Μ 公 / zy X u 1 z fv 份 ¾ c / X > A7 ^-~~--_____ 五、發明說明（16) 接下來’如圖13所示，將插頭21埋設在接觸孔19内部。 在埋設插頭21時，首先以含有氟酸的洗淨液，對接觸孔19 的内邵施以濕式洗淨，接著以CVD法，將摻有磷等n型不 、、、屯物的低電阻多結晶矽膜（未加以圖示），積層在接觸孔19 内部及氧化秒膜18的上部後，以乾式蝕刻法，去除接觸孔 19外邵不需要的多結晶矽膜。藉此，在本實例中，藉由對 多結晶碎膜進行過蝕刻，使得插頭21的上面比接觸孔19的 上端，向下退縮約150 nm。而此退縮量的條件，係必須比 在隨後步驟中，積層在插頭21上面的氮化鈦（26)厚度來得 大。 接下來，如圖14所示，藉由對抗蝕層（未加以圖示）進行 光罩處理的乾式蝕刻法，對邏輯領域的氧化矽膜18及其下 層的氮化秒膜17進行乾式蚀刻，在η頻道型MISFETQn的n+ 型半導體領域13(源極及没極）上面形成接觸孔23，並在p 頻道型MISFETQp的p+型半導體領域i4(源極及汲極）上面形 成接觸孔24。並且在此同時，在p頻道型MISFETQp的閘極 7C上面形成接觸孔25。 接下來，如圖15及16(沿著接觸孔19的長邊方向之記憶體 領域的剖面圖）所示，邏輯領域的接觸孔23、24及25的内部 及元憶體領域的接觸孔19的内部（插頭21的上面），埋設有 插頭22。在埋設插頭22時，係以CVD法在接觸孔19、23〜25 的内部及氧化矽膜18的上面，依序積層上3〇 nm〜40 nm左右 厚的氮化鈦膜26及300 nm左右厚的鎢膜27後，以化學機械 研磨法，去除接觸孔19、23〜25外部不需要的氮化鈦膜26及 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項寫本頁) »!裝 經濟部智慧財產局員工消費合作社印製 498540 A7 B7 五、發明說明（17) 鎢膜27。如此一般，藉由在邏輯領域的接觸孔23、24及25 的内部及記憶體領域的接觸孔19的内部，同時進行插頭22 的埋設，可縮短DRAM與邏輯LSI混合的系統LSI製程。 記憶體領域的接觸孔19的内部，雖然已埋設有由多結晶 石夕構成的插頭21，可是如前所述’該插頭21的上面，係比 接觸孔19的上端更向下退縮，而且其退縮量比氮化鈦厚度 還大。因此，形成在接觸孔19内部（插頭21的上面）的插頭 22，如同在邏輯領域的接觸孔23〜25内部形成的插頭22，係 由氮化鈦膜26及鎢膜27兩者的積層膜所構成。另一方面， 當插頭21的退縮量相當或小於氮化鈥的膜厚時，在以化學 機械研磨法去除接觸孔19、23〜25外部不需要的鶴膜27時， 也會去除掉接觸孔19上面的鎢膜27，使得在接觸孔19内部 形成的插頭22，全由氮化鈦所構成。 上述的插頭22，由於主要是由高融點金屬的鎢膜27所構 成’因此不僅電阻低而且耐熱性高。鎢膜27底下的氮化鈦 膜26,具有兩種障壁層的功能，分別是：在以cvd法進行 鎢膜的積層時，防止使用的六氟化鎢與矽發生反應造成的 經濟部智慧財產局員工消費合作社印製 缺陷（侵蝕及蟲孔）；及在隨後的處理中，防止鎢膜27與基 板1發生反應（矽化物反應）。另外，該氮化鈦膜26在下個 步驟中，也可做爲一種障壁層，用以防止構成插頭22上面 的位元線之金屬膜（鎢膜），與構成插頭21的多結晶矽膜發 生反應，以免在兩者的界面形成高電阻的矽化物層。 圖17⑷的，其係以埋設有上述插頭22的記憶體:貝域接觸 孔19爲對象，爲其上端附近的放大剖面圖。通常，在 -20- 40 A7 B7 五、發明說明（18) 觸孔19内邵積層的多結晶矽膜進行過蝕刻，而使其上端退 ^時’設退縮量以接觸孔19的中央爲最大。因此，如圖示 —般，插頭21及其上面的氮化鈦膜％之間，不僅是在氮化 欽膜26的底面，而且也在一邵份的側面上相互接觸。並且 ’依多結晶石夕膜的触刻條件，如圖n(b)所示一般，在接觸 孔19的側壁附近，有時多結晶矽膜（插頭21)的表面會達到 接觸孔19的上端。在此情況中，構成位元線的金屬膜及構 成插頭21的多結晶矽膜會相互接觸，可是由於接觸面積極 小，不會造成問題。 接下來，如圖18、圖19(記憶體領域的平面圖）及圖2〇(沿 著圖19的B-B·線之剖面圖）所示，在記憶體領域的氧化矽膜 18上面形成位元線BL，並在邏輯領域的氧化矽膜18上面， 形成第1層的配線30、31、32、及33。 在形成位元線BL及配線30〜33時，先以濺鍍法在氧化石夕 膜18上面，積層一層約1〇〇 nm厚的鎢膜（未加以圖示），然 後藉由對抗蚀層29進行光罩處理的乾式蝕刻法，進行該嫣 膜的佈線。 另外在本實例中，在記憶格尺寸微細化時，爲了減少在 位元線BL間浮現的寄生電容，而將位元線bl的寬度，役定 成小於位元線BL間的間隔。即，如圖19及圖20所示一般， 位元線BL的寬度，係小於位元線BL寬度方向（B_B，線方向） 上的接觸孔徑。 結果，藉由蚀刻上述的鎢膜而形成位元線BL時，如圖2〇 所示一般’在接觸孔19内邵’構成插頭22 —部份的鶴膜27 -21 - " 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項寫本頁) »!裝 訂·· 經濟部智慧財產局員工消費合作社印製 A7 B7 發明說明（^) 經濟部智慧財產局員工消費合作社印製 也文到蝕刻。但是構成插頭22其他部份的氮化鈦膜％，由 於很難以鎢膜蝕刻用的氣體（例如：六氟化硫+氯氣）進行 蝕刻，因此幾乎不受到侵蚀。因此，構成插頭⑽多結晶 石夕膜及其上面的（構成插頭22一部份的）氮化鈦膜％之間， 即使在形成位元線BL之後，仍能保持與形成前相同的接觸 面積。 如上所述，根據本實例的位元線形成方法，由於能充份 確保氮化鈦膜26與插頭21(多結晶矽膜）間的接觸面積，因 此可防止位兀線BL-插頭22·插頭21之間的接觸電阻增加。 並且，在製私中的熱處理，即使因爲氮化鈦的體積收縮， 使得氮化鈦膜26與插頭21(多結晶矽膜）間的界面發生開孔 時’也不會發生兩者間的接觸電阻大幅增加，或是位元線 BL由插頭21的表面剝離等的不良情況，所以能夠確保位元 線BL-插頭22_插頭21之間的連接可靠性。 並且，根據本實例，由於係以鎢爲主體的低電阻金屬膜 來形成位元線B L，因此在形成位元線b L的步驟中，也能 夠同時形成邏輯領域内的第1層配線3〇、3 j、32、及33，因 此能夠簡化DRAM-邏輯混成LSI的製程。 並且，根據本實例係在氧化矽膜18上的接觸孔18的内部 ，埋設2層的插頭21及插頭22，然後在其上面形成位元線 BL，因此相較於習用的製程，可縮短位元線形成步驟。 接下來’如圖21及圖22(記憶體領域的平面圖）所示一般 ’在位元線BL及弟1層的配線30〜33的上面，形成約300 nm 厚的氧化矽膜34後，利用對抗蚀層（未加以圖示）進行光罩 -22- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請t閱讀背面之注意事項一 裝--- π寫本頁) · -丨線k A7 、-------B7 _ 五、發明說明（20) 處理的乾式蚀刻，依序對記憶體領域的氧化矽膜34、其下 層的氧化秒膜18、氮化矽膜17及氧化矽膜12進行蝕刻，在 未與位元線BL連接的n _型半導體領域9的上面，形成接觸 孔20。該接觸孔2〇的徑，約爲14〇 nm左右。 接下來’如圖23所示一般，將插頭35埋設在接觸孔2〇的 内邵。在埋設插頭35時，首先以含有氟酸的洗淨液，對接 觸孔20的内邵進行濕式洗淨，接著以CVD法，將磷等n型 不純物的低電阻多結晶矽膜（未加以圖示），積層在接觸孔 20内邵及氧化矽膜3 4的上面後，以乾式蝕刻法，去除接觸 孔20外部不需要的多結晶矽膜。 接著’藉由對基板1進行熱處理，使得構成接觸孔19内 邵的插頭21及接觸孔2〇内部的插頭35的多結晶矽膜中的η型 不純物’在基板1(ρ型井3)擴散，形成η+型半導體領域15( 源極、汲極）。經由目前爲止的步驟，形成了記憶體領域 的記用MISFETQs。 接下來，如圖24及圖44所示一般，利用CVD法，將約10〇 nm 厚的氮化矽膜40，積層在氧化矽膜34上面，然後以cvd法 ’將氧化矽膜41積層在氮化矽膜40的上面後，藉由對抗蝕 層（未加以圖示）進行光罩處理，對記憶體領域的氧化矽膜 41及其下層的氮化矽膜4〇進行乾式蝕刻，在接觸孔2〇上面 形成槽42。資訊儲存用電容器的下部電極，係沿著槽4 2的 内壁形成，因此爲了擴大下部電極的表面積以增加儲存電 荷量，形成槽42的氧化矽膜41，有必要以更厚的膜厚（例2 1.3 " m左右）進行積層。 -23- 本紙張尺度適用中關家標準（CNS)A4規格（210 X 297公釐) ------- (請先閱讀背面之注意事項寫本頁) · 經濟部智慧財產局員工消費合作社印製 A7 B7
接下來’如圖25所示_般，在上述槽42的内部，將形成 用以做爲資訊儲存用電容器的下部電極之多結晶矽膜43。 在形成多結晶秒膜43時，首先以CVD法，#摻雜有n型不 純物（磷）的约50咖厚之非晶質矽膜（未加以圖示），積層在 槽42内部及氧化♦膜41的上面後，接著以乾式蚀刻法，將 槽42外部不需要的非晶質矽膜加以去除。 接下來，以氟酸類的洗淨液，對殘留在槽42内部的上述 非晶質砂膜的表面進行濕式洗淨後，在減壓環境中，將秒 甲烷供應至非晶質矽膜的表面，㈣對基板i進行熱處理 ，藉此不僅使非晶質♦膜進行多結晶化，㈣使得其表面 成長出矽顆粒。藉此，表面粗糙化的多結晶矽膜43，將會 沿著槽42的内壁形成。 接下來，如圖26所示一般，將膜厚約15nm的氧化釦膜44 ，以CVD法積層在槽42的内部及氧化矽膜41的上面，接著 將15〇 nm厚的氮化鈦膜45,併用CVD法及濺鍍法，積層在 槽42内部及氧化妲膜44的上面後，藉由對抗蝕層（未加以圖 示）進行光罩處理，對氮化鈦膜45及氧化鈦膜44進行乾式蝕 刻。如此一來，將可形成資訊儲存用電容器c，其係包括 :氮化鈦膜的上部電極、氧化鈀膜44的電容絕緣膜及多結 晶矽膜43的下部電極。並且，利用目前爲止的步驟，由記 用MISFETQs及與其串聯的資訊儲存用電容器c組成的 DRAM d己憶格，大致完成。 資訊儲存用電容器c的電容絕緣膜，除了上述氧化妲44 以外，也可以選自於包括·· PZT、PLT、PLZT、pbTi〇3、 -24- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） (請先閱讀背面之注意事項一^、寫本頁) r.裝------ 訂· 經濟部智慧財產局員工消費合作社印製 498540 經濟部智慧財產局員工消費合作社印製 A7 B7___五、發明說明（22) SrTi03、BaTi03、BST 及 SBT等，具有鈣鈦礦（perovskite)型或 是複合式鈣鈦礦型結晶構造的高介電體或是強介電體爲主 要成份的絕緣膜也可。 接下來，如圖27所示一般，將膜厚約100 nm左右的氧化 矽膜50，以CVD法，積層在資訊儲存用電容器C的上面， 然後藉由對邏輯領域的配線30及31上面的氧化矽膜50、氧 化矽膜41、氮化矽膜40及氧化矽膜34進行乾式蝕刻，形成 穿通孔21及52後，在穿通孔51及52内部形成插頭53。在形 成插頭53時，例如先在氧化矽膜50的上面，以濺鍍法積層 上一百厚100 nm左右的氮化鈦膜，然後以CVD法，在其上 積層上一層厚500 nm左右的鎢膜後，將穿通孔51及52外部 不需要的鎢膜及氮化膜，以乾式蝕刻法加以去除。 接下來，在氧化矽膜50的上面，形成第2層的配線54〜56 。在形成配線54〜56時，例如在氧化秒膜50上面，以減:鍍 法，積層上厚50 nm左右的氮化鈇膜、厚500 nm左右的館合 金膜、及厚50 nm左右的鈦膜後，進行抗蝕層（未加以圖示） 的光罩處理，藉此對這些膜層進行乾式蝕刻。 然後，接著是在配線54〜56的上層，隔著層間絕緣膜， 形成複數層的配線，但是在此省略其圖示。藉由以上的步 驟，將可概略完成本實例的系統LSI。 本發明的實例2，將根據圖28〜圖35進行説明。 位元線BL，可以如下的方法形成。首先，如圖28所示一 般，在閘極7A(字線WL)、邏輯領域的閘極7B及7C上面， 依序積層氮化矽膜17及氧化矽膜18後，以化學機械研磨法 -25- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀^:面之注意事 裝—— 寫本頁) 訂· •線」 498540 A7 五、發明說明（23) 使氧化秒膜18的表面平坦化。目前爲止的步驟，係與前述 實例1的圖2〜圖9所示的步驟相同。 接下來，如圖29所示一般，藉由對記憶體領域的氧化矽 膜18、氣化矽膜17及氧化矽膜12施以乾式蝕刻，使得在隨 後的步驟中，會與情器連接的n•型半導體領域9的上面， 形成接觸孔36後，將由多結晶矽膜構成的插頭37，埋設在 接觸孔36内部。在埋設插頭37時，將摻有磷等n型不純物 的低電阻多結晶矽膜（未加以圖示），積層在接觸孔36内部 及氧化碎膜18的上面後，以乾式蚀刻法，去除接觸孔％外 部不需要的多結晶矽膜。 接下來，如圖30所示一般，以CVD法在氧化矽膜18的上 面，積層上200 nm左右厚的氧化矽膜28後，藉由對記憶體 頃域的氧化碎膜28、氧化秒膜18、氣化矽膜丨7及氧化矽膜 12施以乾式蝕刻，使得在隨後的步驟中，會與位元線連接 的η·型半導體領域9的上面，形成接觸孔19。該接觸孔”， 如同實例1的接觸孔19一般，其一部份係由在元件分離槽2 上面延伸的細長平面佈線所構成。（參照圖〗丨及圖12) 接下來’在上述接觸孔19的内部埋設插頭21。在埋設插 頭21時，係將摻有磷等n型不純物的低電阻多結晶矽膜（未 加以圖不），積層在接觸孔19内部及氧化矽膜28的上面後， 以乾式蝕刻法’去除接觸孔19外部不需要的多結晶矽膜。 藉此’如同上述的在實例丨，藉由對多結晶矽膜進行過蝕 刻，使得插頭21的上面比接觸孔19的上端，更向下退縮。 而此退縮量在條件上，相較於隨後步驟中，積層在插頭21 _ -26- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） C請先閱讀背面之注意事項iw'寫本頁) 裝 經濟部智慧財產局員工消費合作社印製 A7
五、發明說明（24) 經濟部智慧財產局員工消費合作社印製 上面的氮化鈦（26)厚度，必須要來得大。 接著’藉由對基板1進行熱處理，使得構成接觸孔19内 邵的插頭21及接觸孔3 6内部的插頭3 7的多結晶石夕膜中的η型 不純物，在基板1 ( ρ型井3 )上擴散，形成η+型半導體領域 15(源極、汲極）。經由目前爲止的步驟，形成了記憶體領 域的記用MISFETQs。 接下來，如圖31所示一般，藉由對抗蝕層（未加以圖示） 進行光罩處理的乾式蝕刻法，對邏輯領域的氧化矽膜28、 氧化矽膜18及其下層的氮化矽膜17進行乾式蝕刻，在^頻 道型MISFETQn的η+型半導體領域13 (源極及汲極）上面形成 接觸孔23，並在ρ頻道型MISFETQp的ρ+型半導體領域14(源 極及汲極）上面形成接觸孔24。並且在此同時，在p頻道型 MISFETQp的閘極7C上面形成接觸孔25。 接下來’以實例1相同的方法，將由氮化鈇膜26及鎢膜 27之積層膜構成的插頭22，分別埋設在邏輯領域的接觸孔 23、24及25以及記憶體領域的接觸孔19的内部（插頭21的上 面）0 接下來，如圖32及圖33(接觸孔19長邊方向上的記憶體領 域剖面圖）所示一般，以與實例i相同的方法，在記憶體領 域的氧化矽膜28上面形成位元線BL，並在邏輯領域的氧化 矽膜28上面，形成第1層的配線3〇、η、32、及33。 在形成上述的位元線BL時，如圖33所示一般，在接觸孔 19内部，構成插頭22—部份的鎢膜27也受到蝕刻。但是， 構成插頭22其他部份的氮化鈦膜26，由於很難以鎢膜蚀刻 -27- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） "一·" --- (請•先閱象面之注意事寫本頁) 裝 訂· · 線， 498540
五、發明說明（25) 用的氣體進行蚀刻，因此幾乎不受到侵蚀。所以，構成插 頭的多結晶矽膜及其上面的（構成插頭22一部份的）氮化 鈦膜26之間，即使在形成位元線BL之後，仍能保持與形成 釗相同的接觸面積。 接下來，如圖34所示一般，在第}層配線3〇〜33及本圖未 顯示的位元線BL的上面，形成氧化矽膜34，接著在記憶體 領域的接觸孔36上面的氧化矽膜34及28上，形成接觸孔％ 後，將插頭39埋設在接觸孔38的内部。在埋設插頭39時， 將摻有磷等η型不純物的低電阻多結晶矽膜（未加以圖示） ，積層在接觸孔38内部及氧化矽膜34的上面後，以乾式蝕 刻法，去除接觸孔38外部不需要的多結晶矽膜。 接下來，如圖35所示一般，在氧化矽膜34的上面，依序 積層氮化矽膜40及氧化矽膜41後，在記憶體領域的氧化矽 膜41及氮化矽膜40上，形成槽42。 接下來，以如同實例1的方法，在上述槽42的内部，形 成包括：由多結晶矽膜43構成的下部電極、及由氧化姮膜 44構成的電容絕緣膜，並且在其上面形成由氮化鈦膜“構 成的上邪電極’至此由I己用MJSFETQs及與其串聯的資訊儲 存用電容器C組成的DRAM記憶格，大致完成。隨後的步驟 ，則與上述實例1相同。 上述本實例的製造方法中，爲了同時形成接觸孔19内部 的插頭21及接觸孔36内部的插頭37，有必要在接觸孔19上 面的位元線B L與接觸孔36内部的插頭之間，設置氧化石夕膜 28，用以電氣絕緣，因此步驟數會比實例1來得多。 -28- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項寫本頁) 裝 訂： 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（26) 但是，如同前述的實例丨，由於能充份確保接觸孔19内 部的氮化鈦膜26與插頭21(多結晶矽膜）間的接觸面積，因 此可防止位7C線BL-插頭22-插頭21之間的接觸電阻增加。 並且，在製程中的熱處理，即使因爲氮化鈦的體積收縮， 使得氮化鈦膜26與插頭21(多結晶矽膜）間的界面發生開孔 時，也不會發生兩者間的接觸電阻大幅增加，或是位元線 BL由插頭21的表面剝離等的不良情況，所以能夠確保位元 線BL-插頭22·插頭21之間的連接可靠性。 另外，與資訊儲存用電容器的下部電極及記用misfet連 接的插頭，由於分成多段，使得接觸孔的長寬比降低，因 此可提升低電阻多結晶矽膜的覆蓋率。 本發明的實例3，將根據圖％〜圖4;3及圖45進行説明。 位元線BL ,可以如下的方法形成。首先，如圖％所示一 般，在閘極7A(字線WL)、邏輯領域的閘極几及％上面， 依序積層氮化矽膜17及氧化矽膜18後，以化學機械研磨法 使氧化矽膜18的表面平坦化。目前爲止的步驟，係與前述 實例1的圖2〜圖9所示的步驟相同。 接下來，如圖37所示一般，藉由對記憶體領域的氧化矽 膜18、氣化矽膜17及氧化矽膜12施以乾式蝕刻，使得在隨 後的步驟中，會與情器連接的n-型半導體領域9的上面， 形成接觸孔19，並在隨後的步驟中，會與情器連接的n-型 半導體領域9的上面，形成接觸孔4 5後，將插頭21及牝埋 設在接觸孔19及45内部。 在埋没上述插頭21及46時，將摻有磷等n型不純物的低 -29- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) " _· 裝--- (請f閱讀背面之注意事項寫本頁) 經濟部智慧財產局員工消費合作社印製 498540 A7 B7 五、發明說明（27) 電阻多結晶矽膜（未加以圖示），積層在接觸孔19及45的内 部及氧化秒膜18的上面後，以乾式蝕刻法，去除接觸孔19 及45外邵不需要的多結晶矽膜。藉由對多結晶矽膜進行過 蚀刻’使得插頭21及46的上面比接觸孔19及45的上端，更 向下退縮。而此退縮量的條件，係必須比在隨後步驟中， 積層在插頭21及46上面的氮化鈦（26)厚度來得大。 上述接觸孔19及45中，其中的接觸孔19(與位元線仙連 接的接觸孔），如同實例1的接觸孔丨9 一般，其一部份係由 在元件分離槽2上面延伸的細長平面佈線所構成。（參照圖 11及圖12) 接著，藉由對基板1進行熱處理，使得構成接觸孔19内 邵的插頭21及接觸孔45内部的插頭46的多結晶石夕膜中的n型 不純物，在基板1 ( p型井3 )上擴散，形成n+型半導體領域 1 5 (源極、汲極）。經由目前爲止的步驟，形成了記憶體領 域的記用MISFETQs。 接下來’如圖38所7F —般’精由對抗蚀層（未加以圖示） 進行光罩處理的乾式蚀刻法，對邏輯領域的氧化秒膜i 8及 其下層的氮化;?夕膜17進行乾式蚀刻，在η頻道型MISFETQn 的η型半導體領域13(源極及汲極）上面形成接觸孔23，並 在Ρ頻道型MISFETQp的ρ+型半導體領域14(源極及汲極）上 面形成接觸孔24。並且在此同時，在p頻道型MISFETQp的 閘極7C上面形成接觸孔25。 接下來，如圖39—般，將由氮化鈦膜26及鎢膜27之積層 膜構成的插頭22，分別埋設在邏輯領域的接觸孔23、24及 -30- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項 d 裝—— 寫本頁) 經濟部智慧財產局員工消費合作社印製 498540 Α7 Β7 五、發明說明（28) 25以及記憶體領域的接觸孔19及45的内部（插頭以及牝的上 面）〇 接下來，如圖40及圖41(接觸孔19長邊方向上的記憶體領 域剖面圖）所示一般，以與實例丨相同的方法，在記憶體領 域的氧化矽膜18上面形成位元線BL，並在邏輯領域化 石夕膜28上面，形成第1層的配線3〇、31、32、及％。 在形成上述的位元線BL時，如圖41所示一般，在接觸孔 19内部，構成插頭22—部份的鎢膜27也受到蚀刻。但是， 構成插頭22其他部份的氮化鈦膜26，由於很難以鎢膜蝕刻 用的氣體進行蝕刻，因此幾乎不受到侵蝕。所以，構成插 頭21的多結晶矽膜及其上面的（構成插頭22_部份的）氮化 鈦膜26之間，即使在形成位元線BL之後，仍能保持與形成 前相同的接觸面積。 接下來，如圖42所示一般，在第i層配線3〇〜％及本圖未 顯示的位元線BL的上面，形成氧化矽膜34，接著在記憶體 領域的接觸孔45上面的氧化矽膜34上，形成接觸孔47後， 將插頭48埋設在接觸孔47的内部。在埋設插頭48時，將摻 有磷等η型不純物的低電阻多結晶矽膜（未加以圖示），積 層在接觸孔47内部及氧化矽膜34的上面後，以乾式蝕刻法 ，去除接觸孔47外部不需要的多結晶矽膜。 、接下來，如圖43所示一般，在氧化矽膜34的上面，依序 積層氮化矽膜40及氧化矽膜41後，在記憶體領域的氧化石夕 膜41及氮化矽膜40上，形成槽42。 接下來，以如同實例1的方法，在上述槽42的内部，形 -31 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項寫本頁) · 經濟部智慧財產局員工消費合作社印製 498540 A7 B7 五、發明說明（29) 成包括··由多結晶矽膜43構成的下部電極、及由氧化鉅膜 44構成的電容絕緣膜，並且在其上面形成由氮化鈦膜45構 成的上部電極，至此由記用MISFETQs及與其串聯的資訊儲 存用電容器C組成的DRAM記憶格，大致完成。隨後的步驟 ，則與上述實例1相同。 根據本實例的製造方法，如同前述的實例1，由於能充 份確保接觸孔19内部的氮化鈦膜26與插頭21(多結晶矽膜） 間的接觸面積，因此可防止位元線BL-插頭22-插頭21之間 的接觸電阻增加。並且，也能夠確保位元線BL-插頭22-插 頭21之間的連接可靠性。 並且，根據上述本實例的製造方法，如同前述的實例1 ，相較於習用的製程，可縮短位元線形成的步驟。 另外，做爲實例3的變形例，如圖45所示一般，資訊儲 存室電容器C的下部電極59、上部電極61及搖頭58，分別 可以採用主要成份爲金屬的導電體來形成。藉由採用電阻 比多結晶矽膜小的金屬膜，可降低記憶格整體的電阻。 另外，舉例來説，電容絕緣膜60係採用：氧化鈕、PZT 、PLT、 PLZT、 PbTi03、 SrTi03、 BaTi〇3、 BST及 SBT等的氧 化物介電體膜時，特別是採用在介電體膜形成步驟中，有 必要在氧氣環境下，進行高溫處理的介電體膜，做爲電容 絕緣體60時，藉由電容器C的下部電極59採用白金及釕等 的白金族金屬、及白金族合金等的高耐氧化性的金屬材料 ，可防止下部電極59因爲氧化而電阻升高。 另外，藉由插頭58也採用白金及釕等的白金族金屬、及 -32- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請·先閱讀背面之注意事 裝--- 寫本頁) ·- 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（3〇) 白金族合金等的高耐氧化性炎 ;t 、 竹可防止透過下部 笔極擴散的氧氣，造成插頭58的氧化。 下部電極及插頭皆採用耐氧化性高的金屬膜時，加上有 形成於插頭22上的氣錢膜26般的障壁層存在，可防止由 多結晶矽形成的插頭扑的氧化。 障壁層的材料方面，並不僅限於氮化欽，舉凡：τ必、 WN、TiAIN等的氮化金屬或氮化金屬合金也可適用。 以上’根據本發明人的發明實例，做了上述的具體説明 二是本發明的實施形態不局限於此，只要不與本發明的 旨意脱節，當然可進行各種的變更。 在上述實例1〜3中，爲了減低多結晶矽插頭及障壁層間 的接觸電阻，例如可在多結晶石夕插頭及障壁層間，設置欽 矽化合物等的金屬矽化物層。即使在多結晶矽插頭及障壁 層間，設置金屬矽化物層，只要是採用本發明的方法，仍 可防止障壁層與金屬石夕化物層間接觸面積的減少，而降低 接觸電阻’提升連接的可靠性。 經濟部智慧財產局員工消費合作社印製 在前述實例1〜3的説明中，雖然皆提到位元線BL的寬度 比接觸孔19的孔徑窄，可是在本發明中，即使位元線 度相當或大於接觸孔19的孔徑時，仍可做爲防止插頭21(多 結晶碎膜），因爲位元線B L與接觸孔19間未對準而磨損的 對策。 並且，在前述實例1〜3的説明中，雖提到了適用於 DRAM-邏輯混成LSI，可是本發明也同樣適用於DRAM。在 此情況中’只需將在前述實例1〜3的説明中的邏輯領域的 -33- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 498540 A7 B7_ 五、發明說明（31) MISFET，置換成DRAM的週邊電路的MISFET即可。 (請先閱讀背面之注意事項寫本頁) 本申請書所提出的發明，能夠帶來的具代表性的效果， 簡單説明如下： (1) 根據本發明，在多結晶矽膜構成的插頭上面，隔著 障壁層形成位元線的DRAM中，由於可藉由防止插頭及障 壁層間的接觸面積減少，減低接觸電阻，而能夠提升連接 的可靠性，因此可改善DRAM及DRAM-邏輯混成LSI的可靠 性及生產良率。 (2) 根據本發明，對於在多結晶矽膜構成的插頭上面， 隔著障壁層形成位元線的DRAM或含有DRAM的混成LSI， 其製程都可縮短。 經濟部智慧財產局員工消費合作社印製 -34 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐)
Claims (1)
- 498540 第891M102號申請專利案 中文申請專利範圍修正本(9i年〗月）| A8 B8 17年/月％丨，多正補充 六、申請專利範圍 1· 一種半導體積體電路裝置，其係包括： 在半導體基板主面的第一區域形成之第一 MISFET& 第二區域形成之第：MISFET的上面，分別形成了第一 絕緣膜； 上述第一區域的上述第一絕緣膜上形成之第一連接孔 内部中，埋有與上述第一 MISFET的源極及汲極的其中 之，進行電氣連接的第一插頭，及在上述第一插頭上 面形成的第二插頭； 在上述第二區域的上述第一絕緣膜上形成的第二連接 孔内部中，埋有與上述第二MISFET的源極及汲極當中 的一方進行電氣連接的第三插頭； 上述第一區域的上述第一絕緣膜的上面，隔著上述第 連接孔内部的上述第一插頭及其上面的上述第二插 頭，形成有與上述第一 MISFET的源極或汲極的其中一 方進行電氣連接的第一配線；其特徵在於： 上述第一連接孔内部的上述第二插頭，係包括··由 $一金屬材料構成的第一金屬膜，及在其上面形成的 第一金屬材料構成之第二金屬膜； 其中，上述第二連接孔内部的上述第三插頭，係包 括：由上述第一金屬材料構成之第三金屬膜，及在其 上面形成的上述第二金屬材料構成之第四金屬膜。 袈 2 ·如申請專利範圍第1項之半導體積體電路裝置，其中， 前述第一連接孔内部的第一插頭與其上面的前述第一金 I紙張尺度適用) A娜( Γΐ 0X 297公釐） 申清專利範圍 ，年修正I 補充 屬膜之間的接觸面積 的前述第二金屬膜：二::述一膜與其上面 3. Ϊ申：專利範圍第1项之半導體積.體電路裝置，其中， ^迷矛—連接孔内部的第-插頭與其上面的前述第一金 屬膜《間的接觸面積，係相 的平面面積。 田於4大於一—連接孔 4.2料利範圍第1項之半導體積體電路裝置，其中， -插頭及其上面的前述第一金屬膜之間，係在該 罘金屬膜的底面及側面相接觸。 5·:Π圍第μ項.中任何一項之半導體積體電路 其中則述第—連接孔内部之前述第四金屬膜的厚 又，係大於其下部的前述第三金屬膜的膜厚度。 =申請專利範圍第1項之半導體積體電路裝置，其中， 'h第連接孔内部的前述第—〜四金屬膜的膜厚，係 小於第一連接孔的上端到前述第—金屬膜下面為止的深 度。 申明專利㈣第1〜4項中任何_項之半導體積體電路 裝置其中，則述第一金屬材料的電阻，係大於前述第 二金屬材料的電阻。 8·如申請專利範圍第卜4項中任何一項之半導體積體電路 裝置，其中，前述第-金屬材料，係以金屬氣化 要成份。 9·如申請專利範圍第卜4項中任何一項之半導體積體電路 本紙張尺度適用中國國家標準（CNS ) A4規格（2ΐ〇χ297公釐 物'i珂，，日修正申請專利範圍 ^置，其中，前述第一配線，係由第二金屬材料形成的 第五金屬膜所構成。 ι〇·如申請專利範圍第i項之半導體積體電路裝置，其中， 則述第一插頭，係由以矽為主要成份之第一導電膜所構 成。 11·如申請專利範圍第1G項之半導體積體電路裝置，其中， 上述第二連接孔，係形成於蝕刻其下面的上述第一導電 膜而往下後退的區域内者。 I2·如申請專利範圍第1〇項之半導體積體電路裝置，其中， 則述第二連接孔的内部，係僅埋設有前述第三插頭。 13. 如申請專利範圍第丨項之半導體積體電路裝置，其中， 前述第一連接孔上面的第一配線，係僅覆蓋第二插頭上 面的部份區域。 14. 如申請專利範圍第i項之半導體積體電路裝置，其中，上 述第-連接孔上面的第-配線寬度’係小於該第—連接 孔在該第一配線寬度方向上的口徑。 經濟部中央標隼局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 訂 浚申叫專利範圍第1項之半導體積體電路裝置，其中， 月’J述第二MISFET的源極及汲極的表面，形成有矽化物 層；及前述第-MISFET的源極及沒極的表面 有矽化物層。 16.々申明專利範圍第i項之半導體積體電路裝置其中埋 設於前述第二連接孔内部之第三插頭的長寬比，係大於 埋設於前述第一連接孔内部之第二插頭之長寬比。 __ ___ -3- T紙張肅用中 498540 A8 B8 C8 D8 六、申請專利範圍 17. 如申請專利範圍第1項之半導體積體電路裝置，其中前 述第一 MESFET的源極及汲極之另一方，係與電容元件 進行電氣連接者。 18. 如申請專利範圍第17項之半導體積體電路裝置，其中前 述的第一 MISFET及前述的電容元件構成DRAM之記憶 格，前述的第一配線係構成位元線。 19. 如申請專利範圍第18項之半導體積體電路裝置，其中第 二MISFET係邏輯LSI的一部份者。 20. —種半導體積體電路裝置之製造方法，其係包括： (a) 於半導體基板的主面的第一區域形成第一 MISFET，在第二區域形成第二MISFET後，在上述半導 體基板的主面上，前述第一 MISFET及前述第二MISFET 的上面，形成第一絕緣膜的步驟； (b) 於前述第一區域的前述第一絕緣膜形成第一連接 孔後，藉由在前述第一連接孔内部埋設第一插頭，而使 前述第一 MISFET的源極或汲極的其中一方與前述第一 插頭進行電氣連接的步驟； 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) (c) 於前述第二區域的前述第一絕緣膜形成第二連接 孔後，藉由在前述第一連接孔内部的第一插頭上面埋設 第二插頭，而使前述第一插頭與第二插頭進行電氣連 接，並且藉由在前述第二連接孔内部埋設第三插頭，而 使前述第二MISFET的源極或汲極的其中一方與前述第 三插頭進行電氣連接的步驟； -4- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 《’年/ >]/% 申請專利範圍 ⑷於在前述第_區域的前述第_ 一配線’經由前述第—連接孔内部’面形成第 述第二插頭 、罘一插頭及前 -方，*前：一 _源極及沒極的其中 、…、則迷弟一配線進行電氣連接的 甲 21.如申請專利範圍第厂 法，其中，上iim > 路裝置之製造方 驟，係包括：頭埋人前述第—連接孔内部的步 (b-Ι)在上述第_絕緣膜的上面及前 部，成第-插頭的第-導電膜之步驟Γ 絕:=由面對前述第一導電膜進行钱刻，去除前述第- 訂 卜導電導電膜，使得上述第—連接孔内部的 膜上面，相較於該第-連接孔的上端，往下、ρ 縮的步驟》 7上崎任下退 22. 如申請專利範圍第21項之半導體積體電路裝置之製造方 法’其中，前述第—導電膜，係料為主要成份。 # 23. 如申请專利範圍第21項之半導體積體電路裝置的製造方 法汾其中’則述第二插頭埋入前述第一連接孔，並將前 述第二插頭埋入前述第二連接孔的步驟，係包括： (c-1)在前述第-絕緣膜之上部、前述第—連接孔内部 及前述第二連接孔内部，利用第-金屬材料，分別形成 屬於如述第一插頭及前述第三插頭一部份的金屬膜步 驟； (〇2)在由前述第一金屬材料構成的金屬膜上面，利用 一 —__·5_ 本紙張家料（CNS ) 加謂公釐）中請專利範圍 經濟部中央標準局員工消費合作社印策 第二金屬材料，分別形成屬於前述第二插頭及前述第三 插頭一部份的金屬膜步驟；及 ㈣去除前述第—絕緣膜上面之前述第二金屬材料形 成=金屬膜及前述第—金屬材料形成之金屬膜，並於前 (第、連接孔内部及第二連接孔内部殘留第二金屬材料 /成（金屬膜及第一金屬材料形成之金屬膜的步驟。 24·如申請專利範圍第23項之半導體積體電路裝置之製造方 法’其中前述第-絕緣膜上面形成前述第—配線的 步驟，係包括： (d-Ι)在前述第—連接孔.上面及前述第_絕緣膜上面， 形成構成前述第—配線的第二金屬材料之金屬膜步驟； 及 (d-2)以則述第二金屬材料的蝕刻速度高於前述第一金 屬材料的_速度為條件，對前述第二金屬材料形成之 金屬膜進行蝕刻的步驟。 25. 如申請專利範圍第i項之半導體積體電路裝置，其中形 成前述第-插頭的導電體材料其前述第—金屬材料間的 接觸電阻’係大於前述第一金屬材料與前述第二金屬材 料間的接觸電阻。 26. 如申請專利範圍第22項之半導體積體電路裝置之製造方 法’其中’於前述第二插頭埋人前述第—連接孔，及於 前述第三㈣埋人前述第二連接孔的步驟，係包括： ㈣在前述第-絕緣膜之上部、前述第—連接孔内部 -6- 0張尺度適用中國國家標準（㈤A4胁（2ί^^ϊΠ· (請先閲讀背面之注意事項再填寫本頁) 訂 • I I —1 - I- m · 經濟部中央標準局員工消費合作社印製498540 A8 B8 C8 D8 > ， 六、申請專利範圍 驟步 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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