JPH0945860A - 半導体集積回路及びその電源線配線方法 - Google Patents

Abstract

(57)【要約】 【課題】 電源線の電圧降下の幅を最小限に抑えて安定
した電力供給を行い、トランジスタのＯＮ／ＯＦＦ動作
を安定させ、論理ゲートの正常動作を保証することであ
る。 【解決手段】 半導体集積回路に設けられた所定の導電
型の半導体領域上３に第１の電位を有する第１の電源線
１を設け、前記所定の導電型の半導体領域３上に、前記
第１の電位と異なる電位を有する第２の電源線２を前記
第１の電源線１に近接して略平行に設けるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路及
びその電源線配線方法に関し、特に、半導体集積回路内
部の論理ゲート上の電源線配線に関する。

【０００２】

【従来の技術】ゲートアレイやスタンダードセル方式で
レイアウトされたＣＭＯＳ半導体集積回路においては、
セルが列状に並べられ、そのセル列に沿ってＰウェル、
Ｎウェルが帯状に複数形成されている。そして、Ｐウェ
ル上にＮＭＯＳトランジスタを動作させる１本のＶＳＳ
電源線Ｎウェル上にＰＭＯＳトランジスタを動作させる
１本のＶＤＤ電源線が設けられているのが一般的であ
る。

【０００３】図５に従来の半導体集積回路の要部を示し
た。この半導体集積回路は、Ｎウェル３及びＰウェル４
はセル列に沿って図面横方向に帯状に形成されている
（図面においては、Ｎウェル３及びＰウェル４は各１つ
づつ示した）。このＮウェル３及びＰウェル４上には拡
散層５が所定の間隔をもって備えられており（図面にお
いては、各２つのみを示した）、この拡散層５上にポリ
シリコン層６がＮウェル３及びＰウェル４を縦断するよ
うに２本づつ設けられている。さらに、ポリシリコン層
６上であって帯状に形成されたＮウェル３と略平行にＶ
ＤＤ電源線１が設けられている。同様に、ポリシリコン
層６上であって帯状に形成されたＰウェル４と略平行に
ＶＳＳ電源線２が設けられている。

【０００４】図６は、図５の半導体集積回路の要部断面
図を示す。前述のＮウェル３及びＰウェル４は半導体基
板１５上に設けられており、このＮウェル３及びＰウェ
ル４はコンタクトホール１６を通じて、それぞれＶＤＤ
電源線１及びＶＳＳ電源線２に接続され、これらＶＤＤ
電源線１及びＶＳＳ電源線２から電源を供給するように
してある。

【０００５】ここで、回路動作時においてＮウェル３及
びＰウェル４に設けられた論理ゲート内部トランジスタ
の負荷が大きい場合には、設計段階でＶＤＤ電源線１及
びＶＳＳ電源線２を太いものを用いるようにしたり、複
数設けたりすることで、電源配線抵抗の増加を回避して
いた。

【０００６】以上のように、従来の半導体集積回路にお
いては、Ｎウェル３上にはＶＤＤ電源線１が設けられ、
これらＮウェル３とＶＤＤ電源線１とはコンタクトホー
ル１６により接続され、また、Ｐウェル４上にはＶＳＳ
電源線２が設けられ、これらＰウェル１とＶＳＳ電源線
２とはコンタクトホール１６により接続されていた。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路による電源配線においては、半導体集積
回路の大規模化と高集積化による回路動作時の論理ゲー
ト内部トランジスタからの発生電流の電源線への流量の
増加や、微細化による配線幅スケーリングにより電源線
を太くするにも限界があるため電源配線抵抗の増加がお
き、これらの影響により電源線の電圧降下が大きく、降
下の大きい部分では回路内部の論理ゲートの動作が遅く
なったり，動作しなくなったりすることによる誤動作が
起こり、場合によっては、システムダウンしてしまうと
いう問題があった。

【０００８】本発明は、上記事情を鑑みてなされたもの
でありその目的とするところは、電源線の電圧降下の幅
を最小限に抑えて安定した電力供給を行い、トランジス
タのＯＮ／ＯＦＦ動作を安定させ、論理ゲートの正常動
作を保証する半導体集積回路及びその電源線配線方法を
提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明の特徴は、半導体集積回路における論理
ゲート上の電源線の配線方法において、前記所定の導電
型の半導体領域上に第１の電位を有する第１の電源線を
設け、前記半導体集積回路に設けられた所定の導電型の
半導体領域上に、前記第１の電位と異なる電位を有する
第２の電源線を前記第１の電源線に近接して略平行に設
けることである。

【００１０】上記発明の構成によれば、半導体領域上に
電位の異なる２本の電源線を近接して略平行に配線する
ことによって線間容量を作ることができる。これによっ
て、電源線の持つ配線容量を増加させることができ、電
源線配線容量に電圧降下を最小に抑える役目を持たせる
ことができる。従って、本発明によれば、電源線の配線
容量を増加させることで電圧降下を最小限に抑えられる
ため、論理ゲート内部のトランジスタの正常動作を保証
でき、回路の安定動作を保証できるのである。

【００１１】また、第２の発明の特徴は、論理ゲート上
に電源線を備える半導体集積回路において、前記半導体
集積回路に設けられた第１導電型の第１の半導体領域上
に設けられた第１の電位を有する第１の電源線と、前記
第１の半導体領域上に設けられた第１の電位と異なる電
位を有する第２の電源線と、前記半導体集積回路の回路
基板に設けられた第２導電型の第２の半導体領域上に、
前記第１の電位を有する第３の電源線と、前記第２の半
導体領域上に前記第１の電位と異なる電位を有する第４
の電源線と、を設けたことである。

【００１２】上記発明の構成によれば、電位の異なる電
源線を同一導電型の半導体領域上に配線することによっ
て線間容量を作ることができる。また、未使用のトラン
ジスタのゲート部分とこの電源線を接続することが容易
になり、ゲート容量を電源線に加えることができる。こ
れによって電源線の持つ配線容量を増加させることがで
き、電源線配線容量に電圧降下を最小に抑える役目を持
たせることができる。従って、本発明によれば、電源線
の配線容量を増加させることで電圧降下を最小限に抑え
られるため、論理ゲート内部のトランジスタの正常動作
を保証でき、回路の安定動作を保証できるのである。

【００１３】ここで、前記第１の電源線と、第２の電源
線とは前記第１の半導体領域上においては、互いに近接
して略平行に配線され、前記第３の電源線と、第４の電
源線とは前記第２の半導体領域上においては、互いに近
接して略平行に配線されていることが好ましい。

【００１４】この構成によれば、半導体領域上に電位の
異なる２本の電源線を近接して略平行に配線することに
よって線間容量をさらに増加させることができる。これ
によって、電源線の持つ配線容量を増加させることがで
き、電源線配線容量に電圧降下を最小に抑える役目を持
たせることができる。従って、電源線の配線容量を増加
させることで電圧降下を最小限に抑えられるため、論理
ゲート内部のトランジスタの正常動作を保証でき、回路
の安定動作を保証できるのである。

【００１５】また、上記第１の電源線及び第３の電源
線、若しくは、第２の電源線及び第４１の電源線として
はＶＳＳ電源線若しくはＶＤＤ電源線を用いることが、
これら電源線の電位差が大きいという点で好ましい。

【００１６】また、第３の発明の特徴は、論理ゲート上
に電源線を備える半導体集積回路において、前記半導体
集積回路に設けられた第１導電型の第１の半導体領域上
に設けられた第１の電位を有する第１の電源線と、前記
第１の半導体領域上に設けられた第１の電位と異なる電
位を有する第２の電源線と、前記半導体集積回路の回路
基板に設けられた第２導電型の第２の半導体領域上に、
前記第１の電位を有する第３の電源線と、前記第２の半
導体領域上に前記第１の電位と異なる電位を有する第４
の電源線と、前記第１の電源線と、第３の電源線とを接
続する第１の補助電源線と、前記第２の電源線と、第４
の電源線とを接続する第２の補助電源線と、を備えるこ
とである。

【００１７】上記発明の構成によれば、局所的に大きな
負荷が発生した場合であっても、補助電源線を用いるこ
とで、負荷を分散させることができる。従って、電源線
配線の電圧降下をさらに抑えることができるのである。
これにより、論理ゲート内部のトランジスタの正常動作
を保証でき、回路の安定動作を保証できるのである。

【００１８】ここで、前記半導体集積回路は、ゲートア
レイ若しくはスタンダードセル方式でレイアウトされた
ＣＭＯＳ半導体集積回路であることが好ましい。

【００１９】上記ＣＭＯＳ半導体集積回路は、通常、ク
ロック信号に同期して動作するので、同時に電流源に電
流が生じたり、同時に電流が生じなくなる場合が多い。
このように時間当りの電流の変化による電源電圧の変化
量が多い場合には、電源線に寄生するキャパシタンスの
電流は電圧の変化量に比例するので、特に、電圧変動を
抑えることができるのである。

【００２０】

【発明の実施の形態】本発明に係る半導体集積回路及び
その電源線配線方法について図面を参照しながら説明す
ることにする。

【００２１】第１の実施の形態 図１は本発明に係る半導体集積回路及びその電源線配線
方法の実施形態を示した図である。この半導体集積回路
は、Ｎウェル３及びＰウェル４はセル列に沿って図面横
方向に帯状に形成されている（図面においては、Ｎウェ
ル３及びＰウェル４は各１つづつ示した）。このＮウェ
ル３及びＰウェル４上に拡散層５が所定の間隔をもって
備えられており（図面においては、各２つのみを示し
た）、この拡散層５上にポリシリコン層６がＮウェル３
及びＰウェル４を縦断するように２本づつ設けられてい
る。また、ポリシリコン層６上であって帯状に形成され
たＮウェル３と略平行にＶＤＤ電源線１が設けられてい
る。同様に、ポリシリコン層６上であって帯状に形成さ
れたＰウェル４と略平行にＶＳＳ電源線２が設けられて
いる。さらに、本発明に係る半導体集積回路において
は、ポリシリコン層６上であって帯状に形成されたＮウ
ェル３と略平行にＶＳＳ電源線２がＮウェル３とコンタ
クトホール１６を通して接続をしないように設けられて
おり、同様に、ポリシリコン層６上であって帯状に形成
されたＰウェル４と略平行にＶＤＤ電源線１がＰウェル
４とコンタクトホール１６を通して接続をしないように
設けられている。このＮウェル３上のＶＳＳ電源線２
と、Ｐウェル４上のＶＤＤ電源線１は論理ゲート内部の
ＭＯＳトランジスタの動作に関連しない。

【００２２】すなわち、本発明に係る半導体集積回路で
は、論理ゲート内部のトランジスタの電源線について、
従来例で示した半導体集積回路のＮウェル３上のＰＭＯ
Ｓトランジスタに接続するＶＤＤ電源線１に加えて、Ｖ
ＳＳ電源線２をこのＶＤＤ電源線１近傍に略平行に配線
するようにしてある。また、Ｐウェル４上のＮＭＯＳト
ランジスタに接続するＶＳＳ電源線２に加えて、ＶＤＤ
電源線２をそのＶＳＳ電源線２近傍に略平行に配線する
ようにしてある。このように構成することによって、電
源配線は基板容量、配線間容量、ゲート容量の３つの配
線容量部分を持たせることができる。

【００２３】次に、この配線容量を持たせることによる
電源線の電圧降下の幅を最小限に抑える原理を説明す
る。図２は本発明に係る半導体集積回路およびその電源
線配線方法の原理を説明するための図である。図２
（ａ）は配線容量部分を持った半導体集積回路の原理図
である。ここで、１２ａはＶＤＤ電源線側の配線抵抗と
し、１２ｂはＶＳＳ電源線側の配線抵抗とする。各配線
抵抗の抵抗値は簡略のため両方ともＲとしてある。１３
は配線容量であり、この配線容量は、ＶＤＤ電源線とＶ
ＳＳ電源線との間に生じたキャパシタンスと見做すこと
ができる。１４は回路動作時の論理ゲート内部トランジ
スタからの発生電流であり、ＶＤＤ電源線とＶＳＳ電源
線との間に生じた電流源と見做すことができる。

【００２４】ここで、同図（ｂ）は配線抵抗１３が存在
しない場合の半導体集積回路の原理図を示したものであ
る。同図（ａ）と同一構成要素には同一符号を付してお
り、その説明は省略する。この同図（ｂ）の半導体集積
回路の場合、ＶＤＤ電源線とＶＳＳ電源線との間に生じ
た電流源１４に電流が生じた場合には、配線抵抗１２
ａ、１２ｂを有するＶＤＤ電源線とＶＳＳ電源線に電流
ｉが流れるため、配線抵抗による電圧の変動はＲｉとな
る。一方、本発明に係る原理図である同図（ａ）におい
ては、キャパシタンス１３を備えているので、電流源１
４で発生する電流ｉの変動によりキャパシタンス電流ｉ
ｃが生じることになる。従って、配線抵抗１２ａ、１２
ｂを有するＶＤＤ電源線とＶＳＳ電源線に電流ｉ−ｉｃ
が流れるため、配線抵抗による電圧の変動はＲ（ｉ−ｉ
ｃ）となる。従って、ＶＤＤ電源線とＶＳＳ電源線は双
方ともＲｉｃだけ電圧変動を小さくすることができるの
である。このように、電位差を一定に保とうとする働き
が生じるため、電源線の電圧降下の幅を最小限に抑えて
安定した電力供給を行うことができるのである。また、
ＣＭＯＳ半導体集積回路は、通常、クロック信号に同期
して動作するので、同時に電流源１４に電流が生じた
り、同時に電流が生じなくなる場合が多い。このように
時間当りの電流の変化によるキャパシタンス１３の電圧
の変化量が多い場合には、キャパシタンス電流ｉｃは電
圧の変化量に比例するので特に電圧変動を抑える効果が
ある。

【００２５】次に、図１における電源線の持つ３つの配
線容量について図３を用いて説明する。電源線の配線容
量は供給電圧降下の幅を最小限にし、電圧変動を抑える
働きがある。以下、個別に説明する。

【００２６】まず、第１の配線容量として配線容量７に
ついて説明する。Ｎウェル３とＶＳＳ電源線２とは所定
の電位差を有しているためキャパシタンスが生ずるもの
と見做すことができる。従って、Ｎウェル３とＶＳＳ電
源線２との間には配線容量７が生じる。Ｎウェル３上の
ＶＤＤ電源線１はＮウェル３とコンタクトホール１６を
通して接続している。よって、このＮウェル３とＶＤＤ
電源線１の電位は連動するため、Ｎウェル３とＶＤＤ電
源線１間に形成されている容量にはＶＤＤ電源線１の電
圧変動を抑える効果はなかった。本発明ではＮウェル３
上にＶＳＳ電源線２を配線することで、Ｎウェル３とＶ
ＳＳ電源線２の電位の違いにより、Ｎウェル３とＶＳＳ
電源線２間に形成されている容量はＶＳＳ電源線２の電
位変動を抑える効果がある。回路にスイッチングが起こ
ったとき、ＶＤＤ電源線２及びそれに接続されているＮ
ウェル３の電位は下がる方向の変動を起こし、ＶＳＳ電
源線の電位は上がる方向に変動を起こす。Ｎウェル３と
ＶＳＳ電源線２の間の容量は、上述の通り、Ｎウェル３
とＶＳＳ電源線２の間の電位差を一定に保とうとする働
きがあるので、電位変動が相互に打ち消し合って、電源
電位を安定させるという効果がある。

【００２７】同様に、Ｐウェル４とＶＤＤ電源線１とは
所定の電位差を有しているためキャパシタンスが生ずる
ものと見做すことができる。従って、Ｐウェル４とＶＤ
Ｄ電源線１との間には配線容量７が生じる。この配線容
量７によるＰウェル上のＶＳＳ電源線及びＶＤＤ電源線
が電源電位変動に及ぼす効果も、上記Ｎウェル上のＶＤ
Ｄ電源線及びＶＳＳ電源線における効果と同様である。

【００２８】次に、第２の配線容量として配線容量８に
ついて説明する。ＶＤＤ電源線１とＶＳＳ電源線２とは
所定の電位差を有しているためキャパシタンスが生ずる
ものと見做すことができる。従って、ＶＤＤ電源線１と
ＶＳＳ電源線２との間には配線容量８が生じる。すなわ
ち、１種類のウェル上部に電位の異なる２本の電源線を
敷設しているため、両者を近接して略平行に配線するこ
とが容易に可能になる。そこで、ＶＤＤ電源線１とＶＳ
Ｓ電源線２を近接して配線することによって、両者の間
に線間容量を形成することができる。回路にスイッチン
グが起こったとき、ＶＤＤ電源線１の電位は下がる方向
に変動を起こし、ＶＳＳ電源線２の電位は上がる方向の
変動を起こす。ＶＤＤ電源線１とＶＳＳ電源線２との間
の容量は両者の電位差を一定に保とうとする働きがある
ので、電位変動が相互に打ち消し合って、電源電位を安
定させるという効果がある。この電位の異なる２本の電
源線の線間の距離が小さければ、線間容量値は大きくな
り、効果的である。また、電源線の線間容量を生成させ
るためには、Ｎウェル３上のＶＤＤ電源線１とＶＳＳ電
源線２は同層の配線層、Ｐウェル４上のＶＳＳ電源線２
とＶＤＤ電源線１は同層の配線層を使用すると両電源線
の距離が小さくなるため線間容量値は大きくなり、効果
的である。

【００２９】次に、第３の配線容量として配線容量９に
ついて説明する。トランジスタのゲートはＮウェル３や
Ｐウェル４と近接して設けられている等のため、そのゲ
ート容量は非常に大きい。従って、未使用トランジスタ
のゲート容量を電源線の配線容量に加える手段がある。
これについて、ＰＭＯＳトランジスタのゲート真下部分
はＮウェル、ＮＭＯＳトランジスタのゲート真下部分は
Ｐウェルなので、ゲート容量を生成するために、ＰＭＯ
ＳトランジスタのゲートにＮウェル３と電位の異なるＶ
ＳＳ電源線２を、ＮＭＯＳトランジスタのゲートにＰウ
ェル４と電位の異なるＶＤＤ電源線１をコンタクトホー
ル１６を通して接続させる。この方法により、電源線に
ゲート容量を加えるときに、従来の電源線配線方法で
は、Ｎウェル上にあるＰＭＯＳ未使用トランジスタとＰ
ウェル４上のＶＳＳ電源線２の接続、Ｐウェル４上にあ
るＮＭＯＳ未使用トランジスタとＮウェル３上のＶＤＤ
電源線１の接続を行なわなければならないため、配線が
錯綜し、信号線配線の障害となる。これに対して、本発
明では、ＰＭＯＳトランジスタとＶＳＳ電源線２が同じ
Ｎウェル３上にあり、ＮＭＯＳトランジスタとＶＤＤ電
源線１が同じＰウェル４上にあるため、それぞれ容易に
接続できる。従って、未使用トランジスタのゲート容量
を有効に利用することができる。

【００３０】電流集中による電位降下・エレクトロマイ
グレーションなどの不具合を避けるために、電源線には
ある程度の太さを与えることが必要である。電源線を太
める代りに複数本の電源線を並行に敷設しても同様の電
流集中防止効果が得られる。電源線を複数敷設する際
に、上述の実施の形態によれば、ある電源線は同電位の
ウェル上に敷設してＭＯＳトランジスタのスイッチング
のために電流を供給する役割を担わせ、また、ある電源
線は異電位のウェル上に敷設してウェルとの間に容量を
形成して電源電位の安定化を図る役割を担わせることが
できる。

【００３１】第２の実施の形態 次に、第２の実施の形態について説明する。同電位のウ
ェル上の電源線と異電位のウェル上の電源線を全く別々
に配線したのでは、同電位のウェル上の電源線のみがト
ランジスタに電流を供給するので、さらに多くの電流を
供給する場合にはスイッチング時の電位降下が生じるお
それもある。

【００３２】本実施の形態では、電源線の電位安定効果
をさらに図るべく、ところどころでふたつの電源線を接
続させるようにする。例えば、図４に示すごとく、帯状
のウェル上に設けられたＶＤＤ電源線１と略直交する方
向に補強電源線１１も敷設し、格子状の電源配線構造を
作ることにより、２種類の電源線の接続を図ることがで
きる。

【００３３】また、ゲートアレイやスタンダードセル方
式でレイアウトされたＣＭＯＳ半導体集積回路において
は、セルが列状に並べられてる構造を有しているので、
同時に電流源に電流が生じたり、同時に電流が生じなく
なる場合が多い。このように時間当りの電流の変化によ
るキャパシタンスの電圧の変化量が多い場合には、キャ
パシタンス電流は電圧の変化量に比例するので、特に本
実施の形態によれば電圧変動を抑える効果がある。

【００３４】以上のように、電源配線容量部分の増加に
より、電源線配線からＭＯＳトランジスタへの供給電圧
降下をさらに軽減して、安定した電力供給を行い、トラ
ンジスタのＯＮ／ＯＦＦ動作を安定させ、論理ゲートの
正常動作を保証することができる。

【００３５】

【発明の効果】以上説明したように、本発明によれば電
源線の配線容量が従来以上に増加することで電圧降下を
最小限に抑えられるため、安定した電力供給を行え、論
理ゲート内部のトランジスタの正常動作を保証でき、回
路の安定動作を保証できることができる。

【図面の簡単な説明】

【図１】本発明に係る第１の実施の形態の半導体集積回
路を表した図である。

【図２】本発明に係る半導体集積回路の原理を説明する
ための図である。

【図３】本発明に係る第１の実施の形態の半導体集積回
路の断面図である。

【図４】本発明に係る第２の実施の形態の半導体集積回
路である電源線を格子状に構成した図である。

【図５】従来の電源線配線を施した半導体集積回路を示
した図である。

【図６】従来の電源線配線を施した半導体集積回路を示
した断面図である。

【符号の説明】

１ ＶＤＤ電源線 ２ ＶＳＳ電源線 ３ Ｎウェル ４ Ｐウェル ５ 拡散層 ６ ポリシリコン層 ７ 電源線の対基板容量 ８ 電源線の線間容量 ９ トランジスタのゲート容量 １１ 補強電源線 １２ａ，１２ｂ 配線抵抗 １３ キャパシタンス １４ 電流源 １５ 半導体基板 １６ コンタクトホール

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路における論理ゲート上の
   電源線の配線方法において、 前記半導体集積回路に設けられた所定の導電型の半導体
   領域上に第１の電位を有する第１の電源線を設け、 前記所定の導電型の半導体領域上に、前記第１の電位と
   異なる電位を有する第２の電源線を前記第１の電源線に
   近接して略平行に設けることを特徴とする半導体集積回
   路の電源線配線方法。
2. 【請求項２】 論理ゲート上に電源線を備える半導体集
   積回路において、 前記半導体集積回路に設けられた第１導電型の第１の半
   導体領域上に設けられた第１の電位を有する第１の電源
   線と、 前記第１の半導体領域上に設けられた第１の電位と異な
   る電位を有する第２の電源線と、 前記半導体集積回路の回路基板に設けられた第２導電型
   の第２の半導体領域上に、前記第１の電位を有する第３
   の電源線と、 前記第２の半導体領域上に前記第１の電位と異なる電位
   を有する第４の電源線と、 を設けたことを特徴とする半導体集積回路。
3. 【請求項３】 論理ゲート上に電源線を備える半導体集
   積回路において、 前記半導体集積回路に設けられた第１導電型の第１の半
   導体領域上に設けられた第１の電位を有する第１の電源
   線と、 前記第１の半導体領域上に設けられた第１の電位と異な
   る電位を有する第２の電源線と、 前記半導体集積回路の回路基板に設けられた第２導電型
   の第２の半導体領域上に、前記第１の電位を有する第３
   の電源線と、 前記第２の半導体領域上に前記第１の電位と異なる電位
   を有する第４の電源線と、 前記第１の電源線と、第３の電源線とを接続する第１の
   補助電源線と、 前記第２の電源線と、第４の電源線とを接続する第２の
   補助電源線と、 を備えることを特徴とする半導体集積回路。