JP2006173319A - キャパシタを有する半導体装置の製造方法、キャパシタ - Google Patents
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Abstract
【解決手段】本発明のキャパシタを有する半導体装置の製造方法は、層間絶縁膜1上に導電体膜3a及びSiON膜5aをこの順に形成する工程と、SiON膜5a上にパターニングされたキャパシタ上部電極7を形成する工程と、前記SiON膜5aを反射防止膜として用いて、キャパシタ下部電極3及び配線パターン4を形成するためのレジストパターン9a,9bを形成する工程と、このレジストパターン9a,9bを用いてSiON膜5a及び導電体膜3aをパターニングして、キャパシタ絶縁膜5、キャパシタ下部電極3及び配線パターン4を形成する工程を備え、SiON膜5aは、248nmの光に対する屈折率が1.85〜1.90。
【選択図】図1
Description
従って、屈折率が1.85〜1.90であるSiON膜を用いれば、製造工程数を増加させることなく、特性のよいキャパシタと、形状が改善された配線パターンを得ることができることが分かった。
層間絶縁膜は、通常、SiやGaAsなどの半導体基板上に形成されているものである。この半導体基板には、通常、トランジスタなどの素子が形成されている。層間絶縁膜は、キャパシタや配線パターンの下地となるものであればよく、その材料や厚さなどは限定されない。
導電体膜は、後工程とパターニングされてキャパシタ下部電極及び配線パターンとなる。従って、本発明では、キャパシタ下部電極と配線パターンは、同じ材料で同時に形成される。導電体膜の材料は特に限定されず、電極や配線として機能しうる種々の導電性材料、例えば不純物をドープしたポリシリコン、シリサイド、金属、合金若しくは金属窒化物などで形成することができる。導電体膜を金属、合金若しくは金属窒化物などで形成するとMIM(Metal-Insulator-Metal)型キャパシタとなり、ポリシリコンで形成するとPIP(Poly-Si-Insulator-Poly-Si)型キャパシタとなる。導電体膜は、単層でも多層でもよい。導電体膜は、好ましくは、TiN/Ti/AlCu/TiN/Tiの多層膜からなる。このような膜を用いると、配線の信頼性(エレクトロマイグレーション)の点で有利である。
SiON膜は、248nmの光に対する屈折率が1.85〜1.90であり、好ましくは、1.87〜1.90である。SiON膜の屈折率は、膜内のSi/O/N比と相関しており、Si/O/N比の変化に伴って変化する。従って、SiON膜を形成する際に使用するガス組成を変化させることによって、所望の屈折率を有するSiON膜を得ることができる。なお、屈折率は、分光エリプソメトリー(光の偏光状態の変化を測定し、屈折率(n)、吸光係数(k)、膜厚(d)をフィッティング解析にて算出する方法)により測定することができる。上記屈折率を有するSiON膜は、吸光係数が0.3〜0.43程度になることが本発明の発明者によって見出された(表1を参照。)。このSiON膜はレジストパターンを形成する際の露光工程で下地層からの反射光を吸収することができるため、反射防止膜をして機能し、レジストパターンを精度よく形成するのに役立つ。なお、吸光係数は、分光エリプソメトリーにより測定することができる。また、このSiON膜は、後工程で加工されてキャパシタ絶縁膜となるが、上記屈折率を有するSiON膜は、キャパシタ絶縁膜としても優れた特性を有している(図3、表2を参照)。
SiON膜の厚さは、限定されないが、20〜180nmであることが好ましく、45〜55nmであることがさらに好ましい。このような膜厚のときに、本発明により得られる効果が大きくなるからである。
上部電極は、上記絶縁膜上に形成された導電体膜をパターニングすることによって形成することができる。この導電体膜の材料は特に限定されず、電極として機能しうる種々の導電性材料、例えば不純物をドープしたポリシリコン、シリサイド、金属、合金若しくは金属窒化物などで形成することができる。上部電極は、例えば、TiN,AlCu,AlSiなどで形成することができる。上記導電体膜のパターニングは、SiON膜を除去しないような条件で行う。このSiON膜は、上述のように、レジストパターンを形成する際の露光工程で反射防止膜として機能するからである。
レジストパターンは、例えば、スピンコーティング法によって基板全面にレジストを塗布し、このレジストを所定のパターンを有するフォトマスクを介して露光し、露光されたレジストを現像することによって得られる。レジストパターンには、キャパシタ下部電極及び配線パターンを形成するためのパターンが含まれる。このようなレジストパターンは、好ましくは、1回のフォトリソグラフィ工程で形成される(すなわち、キャパシタ下部電極及び配線パターンを形成するためのパターンが1枚のフォトマスクに形成されている。)配線パターンを形成するためのパターンは、非常に微細になることがある。微細なパターンを形成する場合、露光工程での下地層(例えば、基板)からの反射光によってパターン形状が崩れる場合がある(図4(c)を参照。)。本発明では、所定範囲の吸光係数を有するSiON膜を反射防止膜として用いることによって、下地層からの反射光がレジストに到達するのを防ぐため、微細な配線パターンを精度よく形成することができる。
パターニングは、種々の方法で行うことができるが、微細な配線パターンを形成するために、RIE法などによる異方性エッチングによって行うことが好ましい。パターニングは、上記レジストパターンを用いて行い、最初にSiON膜をパターニングしてキャパシタ絶縁膜を形成し、次に、導電体膜をパターニングしてキャパシタ下部電極及び配線パターンを形成する。本発明によれば微細なレジストパターンが精度よく形成されるため、そのレジストパターンを用いて形成される微細な配線パターンも精度よく形成される。
上述の通り、本実施例のSiON膜は、吸収係数が大きいので配線パターンを形成するためのレジストパターン9bの形成する際の反射防止膜として効果的に機能する。ここで、このSiON膜のキャパシタ絶縁膜としての特性を評価する。一般に、キャパシタ絶縁膜は、その容量の印加電圧依存性が小さいことが求められており、容量と印加電圧との関係は、一般に次の式によって表される。
(但し、C(V):印加電圧=V[V]時の容量値、C(0):印加電圧=0[V]時の容量値、V:印加電圧[V]、a,b:定数)
上記a,bの定数は、一般的にキャパシタ容量の電圧依存性を表す指標として用いられ、キャパシタ絶縁膜の膜種や膜厚条件等によって異なる。また、電気特性としてはa,bの値が小さいことが望ましい。このa,bの値は下記のように表現される。
a:Vcc1(Linear Voltage Coefficients) [ppm/V]
b:Vcc2(Quadratic Voltage Coefficients) [ppm/V2]
また、式(1)においてVの値が+Vであっても、−VであってもC(V)が同一値になるためにC(V)値は、V=0において極小または極大を持つことが望ましい。
図2及び図3を参照すると、グラフの極小又は極大は、図2(a)のSiN膜では約1.5V、図2(b)のSiO2膜では約−0.5V、図3(a)〜(c)のSiON膜では、それぞれ、1V、0.5V,0Vとなっていることが分かる。SiN膜の極小又は極大位置のずれが、他と比べて大きいことが分かる。
Claims (7)
- 層間絶縁膜上に導電体膜及びSiON膜をこの順に形成する工程と、
SiON膜上にパターニングされたキャパシタ上部電極を形成する工程と、
前記SiON膜を反射防止膜として用いて、キャパシタ下部電極及び配線パターンを形成するためのレジストパターンを形成する工程と、
このレジストパターンを用いてSiON膜及び導電体膜をパターニングして、キャパシタ絶縁膜、キャパシタ下部電極及び配線パターンを形成する工程を備え、
SiON膜は、248nmの光に対する屈折率が1.85〜1.90である、キャパシタを有する半導体装置の製造方法。 - SiON膜は、その膜厚が45〜55nmである請求項1に記載の製造方法。
- SiON膜は、その膜厚が20〜180nmである請求項1に記載の製造方法。
- 導電体膜は、TiN/Ti/AlCu/TiN/Tiの多層膜からなる請求項1に記載の製造方法。
- 下部電極とSiON膜と上部電極をこの順に重ねて備え、SiON膜は、248nmの光に対する屈折率が1.85〜1.90であることを特徴とするキャパシタ。
- SiON膜は、その膜厚が45〜55nmである請求項5に記載のキャパシタ。
- SiON膜は、その膜厚が20〜180nmである請求項5に記載のキャパシタ。
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