KR100379976B1 - 실리콘 산화물 식각용 가스 조성물 및 이를 사용한 실리콘산화물의 식각 방법 - Google Patents

실리콘 산화물 식각용 가스 조성물 및 이를 사용한 실리콘산화물의 식각 방법 Download PDF

Info

Publication number
KR100379976B1
KR100379976B1 KR10-2000-0071004A KR20000071004A KR100379976B1 KR 100379976 B1 KR100379976 B1 KR 100379976B1 KR 20000071004 A KR20000071004 A KR 20000071004A KR 100379976 B1 KR100379976 B1 KR 100379976B1
Authority
KR
South Korea
Prior art keywords
gas
etching
silicon oxide
carbon
contact hole
Prior art date
Application number
KR10-2000-0071004A
Other languages
English (en)
Other versions
KR20020041206A (ko
Inventor
권성운
황재성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2000-0071004A priority Critical patent/KR100379976B1/ko
Priority to US09/993,832 priority patent/US6897153B2/en
Priority to JP2001356700A priority patent/JP2002184768A/ja
Publication of KR20020041206A publication Critical patent/KR20020041206A/ko
Application granted granted Critical
Publication of KR100379976B1 publication Critical patent/KR100379976B1/ko
Priority to US11/084,328 priority patent/US20050161640A1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Abstract

실리콘 산화물 식각용 가스 조성물 및 이를 사용한 실리콘 산화물의 식각 방법이 개시되어 있다. 상기 식각용 가스 조성물은 탄소에 대한 불소의 비율이 2 미만인 불화 탄소 가스 및 수소, 불소 및 탄소를 포함하는 보조 가스를 포함하는 혼합 가스 조성물로서, 이 가스의 플라즈마를 이용하여 실리콘 산화물을 식각하게 된다. 실리콘 산화물로 형성된 산화막에 대한 포토레지스트의 선택비를 높일 수 있게 되어 DUV 파장의 광에 의해 물에 대한 용해도 특성이 변화되는 포토레지스트를 얇은 두께로 적용하더라도, 높은 선택비로 인하여 특히 하부 산화막의 상단부 부분에 벌어짐이 거의 없고 수직 특성이 향상되어 프로파일이 양호한 콘택홀을 형성할 수 있다.

Description

실리콘 산화물 식각용 가스 조성물 및 이를 사용한 실리콘 산화물의 식각 방법{ETCHING GAS COMPOSITION OF SILICONE OXIDES AND METHOD OF ETCHING SILICONE OXIDES USING THE SAME}
본 발명은 실리콘 산화물 식각용 가스 조성물 및 이를 사용한 실리콘 산화물의 식각 방법에 관한 것으로서, 상세하게는 새로운 성분을 사용하는 것에 의해 높은 어스펙트비를 가지며 양호한 수직 프로파일을 갖는 반도체 장치의 콘택홀을 용이하게 형성할 수 있는 실리콘 산화물 식각용 가스 조성물 및 이를 사용한 실리콘 산화물의 식각 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 메모리 소자도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 메모리 소자는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 소자의 집적도, 신뢰성 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되어 왔다. 소자의 고집적화를 위해서는 셀 사이즈의 축소는 필연적이며, 각 셀의 사이즈가 감소함에 따라 기판 상에 형성되는 모든 패턴의 사이즈 및 마진도 감소하게 된다. 이에 비하여, 소자의 수직 규모, 즉 소자를 구성하는 각 부재들의 종횡비(aspect ratio)는 더욱 증가하게 된다.
이에 따라 높은 어스펙트비를 갖는 콘택홀의 형성을 위한 식각 조건에 대한 요구도 점점 다양해지고 까다로워지고 있다. 콘택홀의 형성을 위한 보고된 방법으로서 몇가지 예와 그들의 특징을 살펴 보면 다음과 같다.
일특개평 제11-330057호에는 식각 가스로서 C4F8또는 C5F8을 사용하며 반응촉진용으로 CH2F2와 CO 가스를 첨가하여 산화막을 식각하는 방법이 개시되어 있다. 이 방법에서는 ILD 단차가 낮은 콘택홀과 높은 콘택홀을 동시에 식각할 때 효과적으로 식각하기 위하여 C4F8또는 C5F8가스의 유량을 극히 적게 사용하고 있다.
미국 특허 제6,010,968호(issued to Yang et al.)에는 플라즈마 식각 가스로서 3:4:12:80의 비율로 Ar/CO/C4F8/CH2F2를 이용하여 다층의 콘택을 식각하는 방법이 개시되어 있다. 상기한 식각 가스를 사용하여 실리콘 나이트라이드와 실리콘 옥사이드는 선택적으로 식각하고 실리콘이나 실리사이드는 식각하지 않게 된다.
일특개평11-340207호에는 처리조내에 Ar/C4F8/CH2F2가스를 일정비로 유입하여 질화막의 콘택홀을 식각하는 방법이 개시되어 있다. 콘택홀 내에서 노출된 SiNx 막의 쇼울더부에 카본 필름이 형성되며, 콘택홀의 저부에 카본이 증착되는 것이 방지된다. 이에 따라 SiNx 필름의 손상이 방지되고 높은 어스펙트비를 갖는 콘택홀을 형성할 수 있게 된다.
미국 특허 제 5,429,710호에서는 C4F8/CH2F2의 가스를 이용하여 콘택홀을 식각하는 방법이 개시되어 있다. 상기 방법에 의하면 실리콘 화합물의 절연층을 식각시 하부에 형성된 알루미늄계 물질층으로부터 알루미늄이 다시 스퍼터링되거나 콘택홀의 측벽상에 재증착되는 것을 방지할 수 있다.
상술한 바와 같은 다수의 방법 외에도 콘택홀의 형성을 위한 다양한 식각 방법이 보고되고 있으며, 디자인 룰이 점점 감소함에 따라 CD(critical dimension) 사이즈를 감소시키기 위한 해상도의 한계를 극복하기 위한 노력 또한 계속되고 있다. 이에 따라 최근에는 i-line 파장의 광에 의해 수용액에 대한 용해 특성이 변하는 포토레지스트의 사용보다 DUV 파장의 광에 의해 특성이 변하는 포토레지스트의 사용이 증가되고 있다. 그런데, DUV 파장의 광에 반응하는 포토레지스트를 적용하는 경우 해상도는 높일 수 있으나 적용되는 포토레지스트의 두께가 감소되어야 한다. 이러한 얇은 포토레지스트 마스크의 적용에 따라 콘택홀의 식각시 포토레지스트에 대한 선택비 마진이 부족하여 콘택홀의 상단부(top) CD가 벌어지는 문제가 발생된다. 이는 콘택홀간 ILD 마진이 부족해거나 분리가 불량해지는 문제를 발생시키게 된다.
도 1a 및 1b에는 종래의 방법에 따라 포토레지스트 패턴을 마스크로 하여 하부 실리콘 산화막을 식각한 후 얻어지는 포토레지스트 패턴 및 산화막에 대한 식각 패턴의 단면도를 나타낸다.
도 1a를 참고하면, 먼저, 실리콘 기판(100) 상에 산화물을 약 20,000∼30,000Å 두께로 증착하여 실리콘 산화막(110)을 형성한다. 이의 상부에 포토레지스트를 도포한 후 통상의 사진 식각 공정에 의해 CD가 약 250nm의 포토레지스트 패턴(122)을 약 6500Å 두께로 형성한다.
도 1b를 참고하면, 상기 포토레지스트 패턴(122)을 식각 마스크로 하여 플라즈마에 의한 건식 식각을 수행하여 어스펙트비(aspect ratio)가 약 8∼12 정도의 콘택홀(125)이 형성된 산화막 패턴(112)을 얻는다.
얻어지는 패턴을 살펴보면, 포토레지스트 패턴(122)의 남은 두께는 1000Å 미만이며 특히 콘택홀(125)의 상단부 부분에서 포토레지스트가 손실되어 CD가 많이 벌어져 있음을 알 수 있다. 포토레지스트 패턴(122) 뿐아니라 이로 인하여 하부막의 상단부 부분 CD도 손실되어 많이 벌어져 있다.
상단부 CD 벌어짐 현상은 콘택홀간의 분리가 충분히 이루어지지 못하게 하기도 하고, ILD 마진 부족을 가져와서 이로인한 불량을 야기하게 된다.
상술한 문제를 개선하기 위하여 폴리실리콘, TiN, SiN 등과 같은 하드 마스크를 이용하여 이의 선택비를 이용한 공정이 개발되어 있다. 이는 포토레지스트층의 하부에 실리콘 산화막에 대한 식각 선택비가 높은 하드 마스크층을 형성하고 이를 통하여 포토레지스트의 손실을 감소시키도록 설계된 것이다. 이러한 하드 마스크의 사용으로 포토레지스트의 손실이 약간은 보상 되지만, 하드 마스크층의 사용에 따른 추가 증착 및 식각으로 인하여 공정이 복잡해지고, 포토레지스트의 선택비 향상에는 한계를 가지고 있어서 그다지 개선되는 효과를 얻을 수가 없다. 결국 입자의 증가 및 공정수의 증가 등의 문제로 인하여 양산 공정 적용에 미치는 문제점과 얻어지는 효과의 미미함을 감안할 때 적용이 어려운 실정이다.
또한 최근에 본 출원인에 의해 개발된 PEACE(polymer enhanced advance contact etching) 공정이 있다. 이는 포토레지스트 패턴을 이용하여 하부막을 식각하되, 어느 정도 식각후 폴리머를 얇게 증착하고 다시 어느 정도 식각후 폴리머를 얇게 증착하는 방식으로 다단계로 수행되는 공정이다. 이는 폴리머의 증착시 식각된 하부막의 바닥 부분이 측면 부분 보다 얇은 두께로 증착되는 현상을 이용한 공정인데, 이를 통하여 수직 방향의 식각 특성을 개선하도록 한 것이다. 그런데, 이러한 공정은 SWP 라는 특정 설비에 한해서 적용이 가능하며 다단계로 수행되는 식각으로 인하여 공정 안정성에 문제의 소지가 남아 있는 상태이다.
또 다른 방법으로는, 실리콘 산화막에 대한 포토레지스트의 선택비를 증가시키기 위해 폴리머 리치 공정(polymer rich process)을 사용하기도 한다. 이는 SAC(self aligned contact) 구조에서 식각 공정의 수행시, 스페이서의 숄더부 손상을 방지하기 위해서 적용되는 방법으로서, 콘택홀의 형성을 위한 식각시 폴리머를 의도적으로 잔류하게 하여 콘택홀이 측벽에 약간의 경사(slope)를 갖도록 하면서 식각하는 방식이다. 그런데 이 경우, 원치 않는 경사가 많이 발생하여 식각 지연 현상(RIE-lag; reactive ion etching-lag)이 크게 나타나고, 원하는 깊이 만큼 식각되기 전에 폴리머에 의해 홀이 막힘으로써 식각 중단(etching stopping) 현상이 나타난다는 단점이 있다. 상기 RIE-lag는 동일한 웨이퍼 내에서 서로 다른 사이즈의 콘택홀을 형성할 때 나타나는 이들간의 식각 차이를 의미한다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 실리콘 산화물을 용이하게 식각할 수 있는 실리콘 산화물 식각용 가스 조성물을 제공하는 것이다.
본 발명의 다른 목적은 상기한 실리콘 산화물 식각용 가스 조성물을 사용하여 실리콘 산화물을 향상된 속도로 용이하게 식각하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 특히 DUV 영역의 파장을 갖는 광에 의해 반응하는 포토레지스트를 사용하여 두께가 얇은 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 하여 실리콘 산화물로 형성된 하부막에 깊은 콘택홀을 형성할 수 있는 반도체 장치의 콘택홀 형성 방법을 제공하는 것이다.
도 1a 및 1b는 종래의 방법에 따라 포토레지스트 패턴을 마스크로 하여 하부의 실리콘 산화막을 식각한 후 얻어지는 포토레지스트 패턴 및 산화막에 대한 식각 패턴의 단면도이다.
도 2a 및 2b는 각각 C4F8및 C5F8가스의 분자구조식 및 X-선 광전자 스펙트럼 그래프이다.
도 3은 포토레지스트 패턴을 마스크로 하여 하부의 실리콘 산화막에 플라즈마에 의한 식각 공정을 수행할 때, S5F8가스와 포토레지스트 패턴간의 작용을 설명하기 위한 도면이다.
도 4a 및 4b는 본 발명의 방법에 따라 포토레지스트 패턴을 마스크로 하여 하부의 실리콘 산화막을 식각한 후 얻어지는 포토레지스트 패턴 및 실리콘 산화막에 대한 식각 패턴의 단면도이다.
도 5a 및 5b는 종래의 방법(도 5a) 및 본 발명의 제1 실시예(도 5b)에 따라 포토레지스트 패턴을 마스크로 하여 하부의 실리콘 산화막을 식각한 후 얻어지는패턴의 프로파일을 나타내는 도면이다.
도 6은 본 발명의 제2 실시예에 따라 포토레지스트 패턴을 마스크로 하여 하부의 실리콘 산화막을 식각한 후 얻어지는 콘택홀의 시간에 따른 식각 깊이를 나타내는 그래프이다.
도 7a 내지 7d는 본 발명의 제2 실시예에 따라 수행하여 얻어지는 콘택홀의 상면도 및 단면도이다.
도 8a 및 8b는 본 발명의 제3 및 제4 실시예에 따라 수행하여 콘택홀을 제조할 때, 현상후 포토레지스트 패턴에 대한 CD (ADI) 및 식각후 얻어지는 하부 실리콘 산화막 패턴에 대한 CD (ACI)를 비교하여 나타낸 그래프로서, 도 8a는 콘택홀의 사이즈가 220nm인 경우에 대한 것이고, 도 8b는 콘택홀의 사이즈가 240nm인 경우에 대한 것이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200...반도체 기판 110, 210...실리콘 산화막
122, 222...포토레지스트 패턴 112, 212...산화막 패턴
125, 225...콘택홀
상기한 목적을 달성하기 위하여, 본 발명에서는 탄소에 대한 불소의 비율이 2 미만인 불화 탄소 가스 (CxFy, y/x < 2) 및 수소, 불소 및 탄소를 포함하는 보조가스(CkHlFm, k, l 및 m은 양의 정수) 를 포함하는 실리콘 산화물의 식각용 가스 조성물을 제공한다.
상기한 본 발명의 다른 목적은,
탄소에 대한 불소의 비율이 2 미만인 불화 탄소 가스 (CxFy, y/x < 2) 및 수소, 불소 및 탄소를 포함하는 보조 가스(CkHlFm, k, l 및 m은 양의 정수)를 포함하는 식각 가스를 제조하는 단계; 및
상기 식각 가스의 플라즈마를 생성시키고, 생성된 상기 플라즈마를 실리콘 산화물에 적용하여 식각하는 단계를 포함하는 실리콘 산화물의 식각 방법에 의해 달성된다.
상기한 본 발명의 또 다른 목적을 달성하기 위해 본 발명에서는,
기판상에 실리콘 산화물을 증착하여 실리콘 산화막을 형성하는 단계;
상기 실리콘 산화막의 상부에 포토레지스트를 도포하고 포토리소그라피에 의해 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴이 형성된 웨이퍼를 반응실내에 장착하는 단계;
상기 반응실내에 탄소에 대한 불소의 비율이 2 미만인 불화 탄소 가스 (CxFy, y/x < 2) 및 수소, 불소 및 탄소를 포함하는 보조 가스(CkHlFm, k, l 및 m은 양의 정수)를 포함하는 식각 가스를 주입하는 단계; 및
상기 식각 가스의 플라즈마를 생성시켜 상기 플라즈마에 의해 기판상에 형성된 실리콘 산화막을 식각하는 단계를 포함하는 반도체 장치의 콘택홀 형성 방법을제공한다.
특히, 상기 불화 탄소가스가 탄소간 이중 결합 또는 삼중 결합을 포함하며, C5F8, C4F6, C3F4및 C2F2로 이루어진 군에서 선택된 적어도 하나의 가스가 바람직하게 적용된다.
또한, 상기 보조 가스가 CH2F2및 CHF3로 이루어진 군에서 선택된 적어도 하나의 가스인 것이 바람직하며, 불화 탄소 가스에 대한 상기 보조 가스의 유량비가 0.1∼3.0 범위인 것이 바람직하다.
또한, 상기 식각 가스가 CO를 더 포함하며 상기 불화 탄소 가스에 대한 CO 의 유량비가 1∼30 범위인 것이 바람직하다.
얻어지는 콘택홀은 두께가 20000∼40000Å 범위인 산화막상에 형성되며 어스펙트비가 8∼17 범위이고 직경이 150∼250nm 범위인 홀도 용이하게 형성된다. 특히, 본 발명의 방법은 DRAM 장치에서, 커패시터 상부의 실리콘 산화막의 상부에 형성된 금속층과 기판상의 불순물 도핑 영역을 연결하기 위한 MC(metal contact hole) 형성을 위하여 용이하게 적용될 수 있다.
본 발명에서는 신규한 식각용 가스 조성물을 도입하고 폴리머 리치 공정을 사용하는 것으로 식각시 포토레지스트의 표면에 하드 폴리머(hard polymer)층을 형성함으로써 그 하부의 포토레지스트 손실을 최소화 시키는 것에 의해 높은 포토레지스트 선택비를 확보하면서도, 식각중 발생되는 폴리머의 양을 줄여 이것이 막질의 측벽이나 하부에 쌓이면서 유발되는 RIE-lag 현상을 크게 감소시켜 어스펙트비가 높은 콘택홀의 형성이 가능하도록 한 것이다.
이하, 본 발명의 작용 및 원리를 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.
도 2a 및 2b에는 각각 C4F8및 C5F8가스의 분자구조식 및 X-선 광전자 스펙트럼 그래프(X-ray photoelectron spectroscopy)를 나타내었다. 분자구조식에 나타나 있는 바와 같이 C4F8분자는 탄소간에 단일 결합만 가지나 C5F8분자는 탄소간에 단일 결합 및 이중 결합을 갖는다. 이에 따라 C5F8분자의 경우, 스펙트럼상에 탄소간 이중 결합(C=C)에 의한 폴리머 생성이 많게 된다. 이러한 C5F8가스는 선택비가 높은 반면에 고가이다. 본 발명에서는 이러한 이중 결합성 탄소간 결합을 갖는 불화탄소 가스를 식각 가스로서 적용한 것이다.
도 3은 포토레지스트 패턴을 마스크로 하여 하부의 실리콘 산화막에 대하여 플라즈마에 의한 식각 공정을 수행할 때, S5F8가스와 포토레지스트 패턴간의 작용을 설명하기 위한 도면이다. 도면으로부터 S5F8플라즈마에 의한 하부 산화막의 식각 거동을 알 수 있다. 정방형으로 나타난 포토레지스트 패턴이 어느 정도 손실되어 모서리 부분이 어느 정도 둥글게 식각되기는 했으나, 탄소간 이중 결합을 갖는 분체와 포토레지스트 패턴에 주성분으로 포함된 탄소, 수소 원소와의 결합에 의해 포토레지스트 패턴(222)의 상단부에 탄소간 이중 결합을 갖는 폴리머층이 형성됨을 또한 확인할 수 있다. 이 폴리머층은 플라즈마 식각에 대한 선택비가 높기 때문에더 이상의 포토레지스트 손실을 방지해 주는 역할을 하게 되는 것이다.
통상적으로, 식각시 식각 가스와 포토레지스트의 탄소, 수소등의 성분이 지속적으로 반응하여 포토레지스트 패턴이 손실됨과 동시에 형성되는 부산물인 폴리머는 이중 결합이 거의 포함되지 않은 폴리머로서 주로 식각하고자 하는 막질의 측벽이나 하부에 쌓이면서 식각 슬로프(etch slope)를 형성하거나 콘택홀 사이즈를 감소시켜 이에 따른 식각률 감소 현상 즉, Loading effect를 크게 유발하게 된다. 심하게는 이러한 폴리머가 에치 스탑핑을 유발하는 원인으로 작용하게 된다.
그러나, 본 발명에서는 식각시 포토레지스트층의 상부에 형성되는 이중 결합을 갖는 폴리머로 인하여, 식각 가스와 포토레지스트 성분간의 더 이상의 반응이 억제되어 포토레지스트의 손실이 방지될 뿐 아니라 폴리머의 발생량을 줄일 수 있게 된다. 결국 부산물의 축적에 의한 불량이 방지되며 실리콘 산화물에 대한 포토레지스트의 식각 선택비를 크게 향상시킬 수 있게 되는 것이다.
도 4a 및 4b에는 본 발명의 방법에 따라 포토레지스트 패턴을 마스크로 하여 하부의 실리콘 산화막을 식각한 후 얻어지는 포토레지스트 패턴 및 실리콘 산화막에 대한 식각 패턴의 단면도를 나타내었다. 도 1a 및 1b에 나타난 종래의 방법과 비교하기 위하여 동일한 조건으로 막을 형성하고 식각하였다.
도 4a를 참고하면, 먼저, 실리콘 기판(200) 상에 산화물을 약 20,000∼30,000Å 두께로 증착하여 실리콘 산화막(210)을 형성하도록 한다. 이의 상부에 포토레지스트를 도포한 후 통상의 사진 식각 공정에 의해 CD가 약 250nm의 포토레지스트 패턴(222)을 약 6500Å 두께로 형성하도록 한다.
도 4b를 참고하면, 상기 포토레지스트 패턴(222)을 식각 마스크로 하여 플라즈마에 의한 건식 식각을 수행하되 본 발명에 따른 실리콘 산화막 식각 조건에 의하여 어스펙트비(aspect ratio)가 약 8∼12 정도의 콘택홀(225)이 형성된 산화막 패턴(212)을 얻도록 한다.
얻어지는 패턴을 살펴보면, 포토레지스트 패턴(222)의 남은 두께는 5000Å 이상이며 특히 포토레지스트 패턴(222)의 상단부 부분에서 약간의 손실만 있을 뿐이고 하부막에 형성된 콘택홀(225)의 상단부 부분에서의 CD와 하단부에서의 CD 간에 차이가 거의 없음을 알 수 있다.
이러한 결과는 도 3에서 살펴본 바와 같이 식각 가스와 포토레지스트간의 반응에 의해 포토레지스트 패턴(222)의 상단부에 탄소간 이중 결합을 가지며, 플라즈마 식각에 대한 선택비가 매우 높은 폴리머층이 형성되어 포토레지스트와 하부막의 손실이 방지되기 때문이다.
본 발명에서 식각 가스의 보조 성분으로 첨가되는 보조가스로는 CH2F2, CHF3등이 사용될 수 있는데 이는 막에 대한 선택성을 증가시켜 주는 성분이다. 특히, C5F8가스만을 사용하면 콘택홀의 측벽이 활모양으로 식각되는 보잉 현상이 발생되기 때문에 약 40,000Å 정도의 두께를 갖는 산화막을 식각하기가 어려운데, 이들은 식각시 CF2라디칼을 형성하여 산화물에 대한 식각율을 증가시켜 주고 포토레지스트에 대한 선택비를 높여주게 된다. CF2라디칼의 발생량은 압력에 의존적인데 약 40∼50 mtorr 정도의 압력 범위에서 라디칼 발생량이 많다는 것을 확인할 수 있었다.이러한 특성을 고려할 때 불화 탄소 가스에 대한 상기 보조 가스의 유량비가 0.1∼3.0 범위인 것이 바람직하며 더욱 바람직하게는 0.1∼1.0 범위가 되도록 한다.
또한, 상기 식각 가스에는 CO가 더 포함되는데 이는 폴리머를 발생시켜 주는 가스로 이해된다. 이러한 CO 가스는 너무 많으면 오히려 보잉 발생이 용이해지므로 적절한 양으로 유입시키는 것이 바람직하다. CO의 유입량이 적절하면 다음식 (1)과 같은 반응이 일어나고 CO의 유입량이 많으면 다음식 (2)와 같은 반응이 일어나서 산소의 발생량이 증가되는 것으로 이해된다.
CO + F → COF2--- (1)
2CO → 2C + O2--- (2)
이러한 점을 고려할 때 CO 의 적절한 유량비는 상기 불화 탄소 가스에 대하여 약 1∼30 범위이다.
그 외에도 건식 식각의 수행시 기본적으로 포함되는 O2, 불활성 가스 등이 더 사용된다. 산소는 그 자체가 산화막을 식각하지는 않지만 불화탄소 계열 가스의 식각 공정을 보조하고 이로부터의 부산물을 제거해주는 역할을 하는 것으로 알려져 있다. 그러나 산소가 포토레지스트 성분을 용이하게 식각시키기 때문에 이의 양이 너무 적으면 식각되는 접촉홀의 내부에 슬로프가 형성되면서 식각이 중지된다. 따라서, 이의 유입량은 불화탄소 가스의 유입량과 비교할 때 1:1 정도가 되도록 하는 것이 좋다. 불활성 가스로서는 Ar, He 등이 사용될 수 있다.
또한 반응실내의 압력도 적절하게 조절하는 것이 바람직한데, 압력이 너무 맞으면 식각 가스의 양이 적어서 식각시의 반응이 느려서 적절한 선택비를 얻기가 어려우며, 압력이 너무 높으면 선택비의 조절이 곤란하여 바람직하지 않다.
상기한 각 성분의 특성 및 성분간의 비율을 고려할 때, 가장 바람직하게 적용될 수 있는 식각 가스는 5∼20 부피%의 C5F8가스, 200∼500 부피%의 Ar 가스, 20∼150 부피%의 CO 가스, 2∼20 부피%의 O2가스 및 2∼15 부피%의 CH2F2가스를 포함하는 가스이며, 이를 사용하여 실리콘 산화막을 용이하게 식각할 수 있는 압력 조건은 10∼60 mtorr 범위이다.
이상과 같이 본 발명의 방법에 따라 포토레지스트 패턴을 마스크로 하여 실리콘 산화막을 식각하면 하부막의 상단부 부분에서의 CD 와 하단부 부분에서의 CD 변화가 거의 없는 콘택홀을 형성할 수 있는데, 이러한 결과를 구체적인 실시예를 통하여 살펴보기로 한다.
도 5a 및 5b는 종래의 방법(도 5a) 및 본 발명의 제1 실시예(도 5b)에 따라 포토레지스트 패턴을 마스크로 하여 하부의 실리콘 산화막을 식각한 후 얻어지는 패턴의 프로파일을 나타내는 도면이다. 도면에서, 실리콘 산화막의 높이 h1은 7640Å 이고 식각 전에 형성된 포토레지스트 패턴의 두께는 3000Å 이며 식각되는 홀은 기판상의 불순물 도핑 영역과 스토리지 노드를 연결시켜 주기 위해 형성되는 BC(buried contact hole) 이다.
도 5a는 종래의 방법에 따라 C4F8/O2/Ar의 조건으로 식각 공정을 수행하여 얻어지는 패턴에 대한 도면이다. 실리콘 산화막(112)에 형성된 접촉홀(125)의 하단부 CD인 CD1은 155 nm 이고 상단부 CD인 CD2는 210nm 로서 접촉홀의 상단부 부분이 상당히 벌어져 있음을 확인할 수 있다. 그리고 잔류된 포토레지스트 패턴(122)의 두께를 의미하는 h2는 약 500Å 미만으로서 남은 양이 거의 없어서 식각 공정중에 대부분이 손실되었음을 확인할 수 있다.
도 5b는 본 발명의 방법에 따라 C5F8/CH2F2/O2/Ar/CO의 조건으로 식각 공정을 수행하여 얻어지는 패턴에 대한 도면이다. 실리콘 산화막(212)에 형성된 접촉홀(225)의 하단부 CD인 CD3은 155 nm 이고 상단부 CD인 CD4는 174nm 로서 접촉홀의 상단부 부분이 하단부 부분에 비하여 약간 벌어져 있기는 하나, 도 5a에 비하면 매우 양호하다는 것을 확인할 수 있다. 그리고 잔류된 포토레지스트 패턴(222)의 두께를 의미하는 h3는 약 2650Å 으로서 식각 공정의 수행후에도 상당한 양이 남아 있음을 확인할 수 있다. 결국 본 발명의 방법에 의하면 얻어지는 접촉홀의 상단부 CD 벌어짐 현상이 크게 감소되고 수직 프로파일이 양호하여 홀간 ILD 마진이 충분하고 이들간의 분리가 양호해지게 됨을 확인할 수 있다.
도 6은 본 발명의 제2 실시예에 따라 포토레지스트 패턴을 마스크로 하여 하부의 실리콘 산화막을 식각한 후 얻어지는 콘택홀의 시간에 따른 식각 깊이를 나타내는 그래프들이다. 이러한 콘택홀은 커패시터 상부의 실리콘 산화막의 상부에 형성되는 금속층으로부터 기판의 불순물 도핑 영역에 이르도록 형성되는 MC(metalcontact hole)로서 매우 높은 어스펙트비를 갖는다.
각 그래프에서 콘택홀의 사이즈에 따라 깊이가 약간씩 달라지고 있는데, 각 그래프에서 a는 432nm, b는 369nm, c는 349nm, d는 318nm, e는 277nm, f는 244nm, g는 202nm 의 사이즈를 갖는 콘택홀에 대한 것이다. 도시된 그래프로부터 콘택홀의 사이즈가 클수록 더 깊이 식각되나 그 차이가 그다지 크지 않다는 것을 알 수 있다. 즉, 다른 사이즈의 콘택홀을 형성할 때, 이들간의 식각 깊이의 차이를 의미하는 RIE-lag, 다시말해서 Loading effect가 양호함을 확인할 수 있다.
도 7a 내지 7d에는 상기한 본 발명의 제2 실시예에 따라 수행하여 얻어지는 콘택홀의 상면도 및 단면도를 나타내었다. 좀 더 상세한 비교를 위하여 표 1에 이들 콘택홀의 사이즈, 깊이 및 어스펙트비를 비교하여 나타내었다.
도 7a 도 7b 도 7c 도 7d
사이즈(nm) 432 369 277 202
깊이(Å) 34101 33731 32902 31675
A/R 7.9 9.1 11.9 15.7
표 1에 나타난 바와 같이 콘택홀의 사이즈가 달라서 어스펙트비가 크게 차이나더라도 깊이에는 크게 차이가 없음을 확인할 수 있다. 또한 도면으로부터 콘택홀의 사이즈가 작고 어스펙트비가 8∼17 범위의 콘택홀도 매우 양호한 프로파일을 갖는다는 것을 확인할 수 있다. 종래에는 약 30000Å 깊이의 산화막을 식각하여 콘택홀을 형성시, 두 번의 공정으로 나누어 식각을 수행하거나, 포토레지스트층의 두께를 높이고 콘택홀의 사이즈를 적어도 300nm 이상이 되도록 하여 형성하는 방법으로수행되었다.
이러한 결과를 통하여, 본 발명의 방법에 의하면 직경이 150∼250nm 범위이고 실리콘 산화막의 두께가 20000∼40000Å 범위이어서, 어스펙트비가 8∼17 범위인 콘택홀을 매우 양호한 프로파일을 갖도록 형성할 수 있다는 것을 확인할 수 있다. 결국, 이러한 조건을 요구하는 콘택홀의 하나로서, DRAM 장치에서 상기 콘택홀이 커패시터 상부의 실리콘 산화막의 상부에 형성된 금속층과 기판상의 불순물 도핑 영역을 연결하기 위한 MC(metal contact hole) 에 대하여 본 발명은 용이하게 적용될 수 있는 것이다.
통상적으로, 동일한 웨이퍼 내에 여러 가지 사이즈의 콘택홀을 형성하기 위한 식각 공정의 수행시, 가장 작은 사이즈를 갖는 콘택홀이 원하는 깊이를 갖도록 공정 조건을 설정해야 하는데, 이로 인하여 더 큰 사이즈를 갖는 콘택홀은 과식각 조건에 노출된다. 그러나 본 발명의 방법에 의하면 Loading effect가 양호하기 때문에 사이즈가 작은 콘택홀의 식각을 위한 조건을 설정하더라도 사이즈가 큰 콘택홀의 형성 조건과 크게 차이가 나지 않기 때문에 약간의 과식각만으로도 원하는 목표를 달성할 수 있기 때문에 과식각으로 인한 불량 발생의 부담을 덜 수 있게 된다.
도 8a 및 8b는 본 발명의 제3 및 제4 실시예에 따라 수행하여 콘택홀을 제조할 때, 현상후 포토레지스트 패턴에 대한 CD (ADI CD; after develop inspection on CD) 및 식각 공정을 수행하고 세정한후 얻어지는 하부막 패턴에 대한 CD (ACI CD; after cleaning inspection on CD)를 비교하여 나타낸 그래프로서, 도 8a는 콘택홀의 사이즈가 220nm인 경우에 대한 것이고, 도 8b는 콘택홀의 사이즈가 240nm인 경우에 대한 것이다. 실리콘 산화막의 두께는 약 25000Å 이었다. 이러한 비교는 OCV(one chip cd variation)의 측정을 위한 것으로서, 이를 통하여 포토레지스트 패턴이 하부막에 얼마나 양호하게 전사되는지 확인할 수 있다.
도 8a 및 도 8b를 통하여, 대부분의 스팟이 정비례 곡선의 상부에 존재하여 포토레지스트 패턴에 대한 CD 에 비하여 하부막 패턴에 대한 CD 가 약간 더 커지기는 했으나, 그 차이가 매우 미미하다는 것을 확인할 수 있다. 경우에 따라서는 정비례 곡선의 하부에 얻어지는 스팟과 같이 포토레지스트 패턴의 CD 보다 하부막의 CD가 더 작은 경우도 있다. 이는 포토레지스트 패턴의 형성 후에, 포토레지스트 찌꺼기가 완전히 제거되지 않고 노출되는 하부막상에 잔류하여, 이것이 식각 공정의 수행시 마스크로서 작용하여 하부막의 CD를 더 작게 해주는 경우도 있기 때문에 얻어지는 것으로 생각된다.
이하, 본 발명의 방법에 의한 식각 공정으로 형성된 콘택홀과 종래의 방법에 의한 식각 공정으로 형성된 콘택홀의 형성 조건 및 얻어지는 결과를 비교하였다. 표 2에는 본 발명의 제5 실시예를 비교예와 함께 나타내었다. 하기한 실시예 5 및 비교예는 비트 라인과 연결되는 콘택홀을 형성시 적용된 조건 및 얻어지는 결과에 대한 것이다. 즉, 도핑된 폴리실리콘으로 도전층을 형성하고 SiN 스페이서를 형성한 비트 라인상에 BPSG, PSG 등과 같은 규소의 산화물로 층간 절연막을 형성하고, 후속되는 공정을 수행한 후, 비트 라인과의 전기적인 접속을 위한 콘택홀을 형성할 때, 본 발명의 방법을 적용하여 더 양호한 결과를 얻게 된 것이다.
하기 표 2에서, *1로 표시된 PR은 포토레지스트를 의미하고, 포토레지스트의 두께는 포토레지스트를 도포한 직후 측정한 두께이고, *2 및 *3으로 표시된 괄호안의 수치는 포토레지스트의 도포후 소프트 베이크 및 하드 베이크 공정을 수행한 후 얻어지는 두께를 의미한다. *4로 표시된 비교예에서의 식각 조건은 하부의 콘택홀 사이즈를 작게 형성하기 위하여 두 번의 단계로 나누어 식각 공정을 수행한 것을 의미하며, PR에 대한 선택비에서 *5 및 *6으로 표시된 괄호안의 수치는 플랫 에리어에서의 선택비를 의미한다.
특히 실시예 5는 DRM 설비내에서 수행되었으며 이의 식각 조건에서 유입되는 각 가스의 유량비는 11 C5F8/ 500 Ar / 50 CO / 11 O2/ 5 CH2F2의 조건을 만족하도록 하였으며 45 mtorr의 압력 조건과 1500W의 전력 인가 조건이 적용되었다.
구분 실시예 5 비교예
PR*1타입 i-라인용 PR DUV용 PR
PR 두께(㎛) 0.87 (0.65)*2 1.08 (1.0)*3
콘택홀의 어스펙트비 8∼12 5.5
식각 조건 C5F8/Ar/CO/O2/CH2F2 CF4/CO + C4F8/Ar/O2 *4
PR에 대한 선택비 7:1 (20:1)*5 3:1 (4:1)*6
SiN에 대한 선택비 20:1 8:1
폴리실리콘에 대한 선택비 50:1 20:1
보잉 사이즈(nm) 0∼10 20
프로파일 앵글 89° 87°
상기 표 2에 나타난 결과로부터, 본 발명의 방법에 의해 수행된 건식 식각 공정에서 비교예에 비하여, 포토레지스트에 대한 식각 선택비와 하부막인 SiN 및 폴리실리콘에 대한 식각 선택비 모두가 월등하게 높다는 것을 확인할 수 있다. 이에 따라, 더 작은 사이즈의 콘택홀을 용이하게 형성할 수 있으며, 그럼에도 불구하고 보잉 사이즈나 프로파일 앵글에 대한 측정 결과를 통하여 알 수 있는 바와 같이 더욱 양호한 프로파일을 가지며 수직성이 우수한 콘택홀을 형성할 수 있다.
본 발명에 따른 실리콘 산화물 식각용 가스 조성물은 탄소에 대한 불소의 비율이 2 미만인 불화 탄소 가스 및 수소, 불소 및 탄소를 포함하는 보조 가스를 포함하여 되는 것으로서, 이들을 적절한 비율로 혼합하여 식각 설비에 도입하면 실리콘 산화물에 대하여 향상된 식각 속도로 양호하게 식각 공정을 수행하기 때문에 실리콘 산화물을 용이하게 제거할 수 있게 된다.
따라서, 이러한 가스 조성물을 적용하면 특정한 형상으로 실리콘 산화물만을 효과적으로 식각하여 소망하는 형상을 얻을 수 있게 된다.
또한, 본 발명에 따른 반도체 장치의 콘택홀 형성 방법에 의하면 실리콘 산화막에 대한 포토레지스트의 선택비를 기존의 C4F8가스를 사용한 식각 조건에서 약 4:1 인 것에서 본 발명에서와 같이 C5F8가스를 사용하면 약 20:1 정도까지 높일 수 있게 된다. 이에 따라 DUV 파장의 광에 의해 물에 대한 용해도 특성이 변화되는 포토레지스트를 얇은 두께로 적용하더라도, 높은 선택비로 인하여 특히 하부 산화막의 상단부 부분에 벌어짐이 거의 없고 보잉 현상이 거의 없으며 수직 특성이 향상되어 프로파일이 양호한 콘택홀을 형성할 수 있게 된다.
또한 폴리머의 생성이 많아지더라도 에치 스탑핑이 양호하고 RIE-lag가 적으며, OCV가 ADI CD 대비 ACI CD 측정시 오히려 더 양호해지는 결과를 얻을 수 있었다. 따라서 사이즈가 작은 콘택홀을 용이하게 형성할 수 있다.
이상에서는 본 발명의 실시예에 따라 본 발명이 설명되었지만, 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자라면 명확히 인지할 수 있을 것이다.

Claims (22)

  1. 탄소에 대한 불소의 비율이 2 미만인 불화 탄소 가스 (CxFy, y/x < 2) 및 수소, 불소 및 탄소를 포함하는 보조 가스(CkHlFm, k, l 및 m은 양의 정수) 를 포함하고, 상기 불화 탄소 가스에 대한 상기 보조 가스의 유량비가 0.1∼3.0 범위인 실리콘 산화물의 식각용 가스 조성물.
  2. 제1항에 있어서, 상기 불화 탄소가스가 탄소간 이중 결합 또는 삼중 결합을 포함하는 것을 특징으로 하는 실리콘 산화물의 식각용 가스 조성물.
  3. 제1항에 있어서, 상기 불화 탄소 가스가 C5F8, C4F6, C3F4및 C2F2로 이루어진 군에서 선택된 적어도 하나의 가스인 것을 특징으로 하는 실리콘 산화물의 식각용 가스 조성물.
  4. 제1항에 있어서, 상기 보조 가스가 CH2F2및 CHF3로 이루어진 군에서 선택된 적어도 하나의 가스인 것을 특징으로 하는 실리콘 산화물의 식각용 가스 조성물.
  5. 삭제
  6. 제1항에 있어서, 상기 식각 가스가 CO를 더 포함하는 것을 특징으로 하는 실리콘 산화물의 식각용 가스 조성물.
  7. 제6항에 있어서, 상기 불화 탄소 가스에 대한 CO의 유량비가 1∼30 범위인 것을 특징으로 하는 실리콘 산화물의 식각용 가스 조성물.
  8. 제1항에 있어서, 상기 조성물이 불황성 가스 및 산소를 더 포함하는 것을 특징으로 하는 실리콘 산화물의 식각용 가스 조성물.
  9. 탄소에 대한 불소의 비율이 2 미만인 불화 탄소 가스 (CxFy, y/x < 2) 및 수소, 불소 및 탄소를 포함하는 보조 가스(CkHlFm, k, l 및 m은 양의 정수)를 포함하고, 상기 불화 탄소 가스에 대한 상기 보조 가스의 유량비가 0.1∼3.0 범위인 식각 가스를 제조하는 단계; 및
    상기 식각 가스의 플라즈마를 생성시키고, 생성된 상기 플라즈마를 실리콘 산화물에 적용하여 식각하는 단계를 포함하는 실리콘 산화물의 식각 방법.
  10. 제9항에 있어서, 상기 불화 탄소 가스가 C5F8, C4F6, C3F4및 C2F2로 이루어진 군에서 선택된 적어도 하나의 가스인 것을 특징으로 하는 실리콘 산화물의 식각 방법.
  11. 제9항에 있어서, 상기 보조 가스가 CH2F2및 CHF3로 이루어진 군에서 선택된 적어도 하나의 가스인 것을 특징으로 하는 실리콘 산화물의 식각 방법.
  12. 삭제
  13. 제9항에 있어서, 상기 식각 가스가 CO를 더 포함하며 상기 불화 탄소 가스에 대한 CO의 유량비가 1∼30 범위인 것을 특징으로 하는 실리콘 산화물의 식각 방법.
  14. 반도체 기판상에 실리콘 산화물을 증착하여 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막상에 식각 마스크로서 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴이 형성된 기판을 반응실내에 장착하는 단계;
    상기 반응실내에 탄소에 대한 불소의 비율이 2 미만인 불화 탄소 가스 (CxFy, y/x < 2) 및 수소, 불소 및 탄소를 포함하는 보조 가스(CkHlFm, k, l 및 m은 양의 정수)를 포함하는 식각 가스를 주입하는 단계; 및
    상기 식각 가스의 플라즈마를 생성시켜 상기 플라즈마에 의해 상기 실리콘 산화막을 식각하는 단계를 포함하는 반도체 장치의 콘택홀 형성 방법.
  15. 제 14항에 있어서, 상기 불화 탄소 가스가 C5F8, C4F6, C3F4및 C2F2로 이루어진 군에서 선택된 적어도 하나의 가스이고, 상기 보조 가스가 CH2F2및 CHF3로 이루어진 군에서 선택된 적어도 하나의 가스이며, 상기 불화 탄소 가스에 대한 상기 보조 가스의 유량비가 0.1∼3.0 범위인 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
  16. 제14항에 있어서, 상기 식각 가스가 CO를 더 포함하며 상기 불화 탄소 가스에 대한 CO의 유량비가 1∼30 범위인 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
  17. 제14항에 있어서, 상기 식각 가스가 5∼20 부피%의 C5F8가스, 200∼500 부피%의 Ar 가스, 20∼150 부피%의 CO 가스, 2∼20 부피%의 O2가스 및 2∼15 부피%의 CH2F2가스를 포함하며, 상기 반응실내의 압력이 10∼60 mtorr의 범위인 것을 특징으로 하는 실리콘 산화물의 식각용 가스 조성물.
  18. 제14항에 있어서, 상기 포토레지스트가 DUV용 포토레지스트인 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
  19. 제14항에 있어서, 상기 콘택홀의 어스펙트비가 8∼17 범위인 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
  20. 제14항에 있어서, 상기 콘택홀의 직경이 150∼250nm 범위인 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
  21. 제14항에 있어서, 상기 실리콘 산화막의 두께가 20000∼40000Å 범위인 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
  22. 제14항에 있어서, 상기 반도체 장치가 DRAM 장치이고, 상기 콘택홀이 커패시터 상부의 실리콘 산화막의 상부에 형성된 금속층과 기판상의 불순물 도핑 영역을 연결하기 위한 MC(metal contact hole) 인 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
KR10-2000-0071004A 2000-11-27 2000-11-27 실리콘 산화물 식각용 가스 조성물 및 이를 사용한 실리콘산화물의 식각 방법 KR100379976B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2000-0071004A KR100379976B1 (ko) 2000-11-27 2000-11-27 실리콘 산화물 식각용 가스 조성물 및 이를 사용한 실리콘산화물의 식각 방법
US09/993,832 US6897153B2 (en) 2000-11-27 2001-11-06 Etching gas composition for silicon oxide and method of etching silicon oxide using the same
JP2001356700A JP2002184768A (ja) 2000-11-27 2001-11-21 シリコン酸化物のエッチング用ガス組成物およびこれを用いたシリコン酸化物のエッチング方法
US11/084,328 US20050161640A1 (en) 2000-11-27 2005-03-18 Etching gas composition for silicon oxide and method of etching silicon oxide using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0071004A KR100379976B1 (ko) 2000-11-27 2000-11-27 실리콘 산화물 식각용 가스 조성물 및 이를 사용한 실리콘산화물의 식각 방법

Publications (2)

Publication Number Publication Date
KR20020041206A KR20020041206A (ko) 2002-06-01
KR100379976B1 true KR100379976B1 (ko) 2003-04-16

Family

ID=19701732

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0071004A KR100379976B1 (ko) 2000-11-27 2000-11-27 실리콘 산화물 식각용 가스 조성물 및 이를 사용한 실리콘산화물의 식각 방법

Country Status (3)

Country Link
US (2) US6897153B2 (ko)
JP (1) JP2002184768A (ko)
KR (1) KR100379976B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003282540A (ja) * 2002-03-25 2003-10-03 Tokyo Electron Ltd プラズマエッチング方法
JP4164643B2 (ja) * 2002-07-17 2008-10-15 日本ゼオン株式会社 ドライエッチング方法及びパーフルオロ−２−ペンチンの製造方法
JP2007180311A (ja) * 2005-12-28 2007-07-12 Fujitsu Ltd 半導体装置の製造方法
US7608195B2 (en) * 2006-02-21 2009-10-27 Micron Technology, Inc. High aspect ratio contacts
JP7030648B2 (ja) * 2018-08-09 2022-03-07 キオクシア株式会社 半導体装置の製造方法およびエッチングガス

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04106922A (ja) * 1990-08-27 1992-04-08 Hitachi Ltd ドライエツチング方法
JPH04218915A (ja) * 1990-07-30 1992-08-10 Seiko Epson Corp 半導体装置の製造方法
JPH07335611A (ja) * 1994-06-06 1995-12-22 Hitachi Ltd プラズマエッチング方法
KR970018102A (ko) * 1995-09-21 1997-04-30 김광호 높은 종횡비(High aspect ratio)를 갖는 스몰 콘택홀의 형성 방법
KR19990069064A (ko) * 1998-02-04 1999-09-06 김규현 반도체 소자 내의 플러그 형성 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4216922B2 (ja) * 1998-05-08 2009-01-28 東京エレクトロン株式会社 酸化膜のエッチング方法
US4208241A (en) * 1978-07-31 1980-06-17 Bell Telephone Laboratories, Incorporated Device fabrication by plasma etching
JP3271359B2 (ja) 1993-02-25 2002-04-02 ソニー株式会社 ドライエッチング方法
US6221654B1 (en) * 1996-09-25 2001-04-24 California Institute Of Technology Method and apparatus for analysis and sorting of polynucleotides based on size
US6159862A (en) * 1997-12-27 2000-12-12 Tokyo Electron Ltd. Semiconductor processing method and system using C5 F8
JP3987637B2 (ja) 1998-05-22 2007-10-10 東京エレクトロン株式会社 エッチング方法
US6297163B1 (en) * 1998-09-30 2001-10-02 Lam Research Corporation Method of plasma etching dielectric materials
US6319822B1 (en) * 1998-10-01 2001-11-20 Taiwan Semiconductor Manufacturing Company Process for forming an integrated contact or via
US6010968A (en) 1998-12-24 2000-01-04 United Microelectronics Corp. Method for forming a contact opening with multilevel etching
US6159839A (en) * 1999-02-11 2000-12-12 Vanguard International Semiconductor Corporation Method for fabricating borderless and self-aligned polysilicon and metal contact landing plugs for multilevel interconnections
TW503516B (en) * 1999-08-23 2002-09-21 Winbond Electronics Corp Manufacturing method of self-aligned contact opening
US6461962B1 (en) * 1999-09-01 2002-10-08 Tokyo Electron Limited Etching method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04218915A (ja) * 1990-07-30 1992-08-10 Seiko Epson Corp 半導体装置の製造方法
JPH04106922A (ja) * 1990-08-27 1992-04-08 Hitachi Ltd ドライエツチング方法
JPH07335611A (ja) * 1994-06-06 1995-12-22 Hitachi Ltd プラズマエッチング方法
KR970018102A (ko) * 1995-09-21 1997-04-30 김광호 높은 종횡비(High aspect ratio)를 갖는 스몰 콘택홀의 형성 방법
KR19990069064A (ko) * 1998-02-04 1999-09-06 김규현 반도체 소자 내의 플러그 형성 방법

Also Published As

Publication number Publication date
KR20020041206A (ko) 2002-06-01
JP2002184768A (ja) 2002-06-28
US20020123231A1 (en) 2002-09-05
US6897153B2 (en) 2005-05-24
US20050161640A1 (en) 2005-07-28

Similar Documents

Publication Publication Date Title
US6348405B1 (en) Interconnection forming method utilizing an inorganic antireflection layer
US7265056B2 (en) Method for forming novel BARC open for precision critical dimension control
US6432318B1 (en) Dielectric etch process reducing striations and maintaining critical dimensions
US20030003755A1 (en) Etching of high aspect ratio structures
US7105442B2 (en) Ashable layers for reducing critical dimensions of integrated circuit features
US6165899A (en) Method for manufacturing semiconductor devices having dual damascene structure
JP3316407B2 (ja) 半導体装置の製造方法
KR970001203B1 (ko) 폴리실리콘 막 에칭 방법
US20050161640A1 (en) Etching gas composition for silicon oxide and method of etching silicon oxide using the same
KR20010098774A (ko) 반도체 장치와 그 제조 방법
US20100018944A1 (en) Patterning method
JPH1197414A (ja) 酸化シリコン系絶縁膜のプラズマエッチング方法
KR100386110B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR20050063851A (ko) 반도체소자 제조 방법
KR100256137B1 (ko) 반도체장치및그제조방법
KR20040017158A (ko) 하드 마스크를 이용한 알루미늄막 식각 방법 및 반도체소자의 배선 형성 방법
US7163017B2 (en) Polysilicon etch useful during the manufacture of a semiconductor device
US20030186534A1 (en) Method for manufacturing semiconductor device using dual-damascene techniques
US6423650B2 (en) Ultra-thin resist coating quality by increasing surface roughness of the substrate
KR100248342B1 (ko) 반도체소자의 금속 배선 형성방법
US7648910B2 (en) Method of manufacturing opening and via opening
KR100472035B1 (ko) 반도체 소자의 제조 방법
US6562721B2 (en) Dry etching method and method of manufacturing semiconductor device
KR100487415B1 (ko) 반도체소자의 콘택홀 형성방법
JP3196847B2 (ja) 配線構造及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
O035 Opposition [patent]: request for opposition
E902 Notification of reason for refusal
O132 Decision on opposition [patent]
O064 Revocation of registration by opposition: final registration of opposition [patent]
EXTG Ip right invalidated