JPH04218915A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH04218915A
JPH04218915A JP3072811A JP7281191A JPH04218915A JP H04218915 A JPH04218915 A JP H04218915A JP 3072811 A JP3072811 A JP 3072811A JP 7281191 A JP7281191 A JP 7281191A JP H04218915 A JPH04218915 A JP H04218915A
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oxide film
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にシリコン酸化膜の平坦化技術等に好適な反
応性イオンエッチング技術に関する。
【0002】
【従来の技術】半導体装置の多層配線構造においては、
急峻で複雑な凹凸形状の段差部分にアルミニウムを蒸着
すると、アルミニウム膜の配線に断線や層間絶縁不良な
どの障害を起こす。このため、段差を少なくしたウェハ
の表面を平滑に平坦化する成膜法を考慮することが必要
となる。
【0003】図8は従来の半導体装置におけるシリコン
酸化膜平坦化法の一例を説明する断面図である。
【0004】同図中、2はSi基板1の上に蒸着形成さ
れたアルミニウム配線で、このアルミニウム配線の上の
シリコン酸化膜の平坦化処理にはエッチバック法が採用
されている。すなわち、CVD法または熱酸化で形成し
たSiO2 膜3の上にSOG(spin−on−gl
ass)膜4を塗布し、このSOG膜4と共にSiO2
 膜3をドライエッチングして表面を同図に示す破線ま
で削り取り平坦化する。このドライエッチングは、不活
性ガスのArガスを用いたスパッタエッチングまたはイ
オンミーリングであり、下地のSiO2 膜3(第1の
シリコン酸化膜)に対するSOG膜4(第2のシリコン
酸化膜)の選択比は1.18程度である。
【0005】
【発明が解決しようとする課題】Arガスを用いたスパ
ッタエッチングまたはイオンミーリングによれば、平坦
化処理等のような異種のシリコン酸化膜の同時エッチン
グ工程においては、小さな選択比(1.18)を得るこ
とができるものの、次のような問題点を有している。
【0006】■  不活性の比較的重いArイオンを、
SOG膜4及びSiO2 膜3に衝撃させて、その表面
の分子を剥ぎ取る物理的なエッチング法であることから
、エッチング速度が低く、通常は数10nm/minで
ある。このため、長時間のエッチング処理を必要とする
。 従って、厚いSOG膜4であると、平坦化精度が改善さ
れるが、平坦化精度を上げるために、SOG膜4を厚く
形成すればする程、エッチング処理時間が長くなる。
【0007】■  また、物理的なエッチング法である
ので、衝撃による損傷が同時に惹起され、トランジスタ
特性(例えば閾値電圧)に悪影響を及ぼす。一方、剥ぎ
取られたSiO2 の分子が対向電極等に付着し、この
再付着層の剥離により残滓粒子が発生するが、これは歩
留りの低下を招来する。この問題は、SOG膜4が厚い
程顕著になる。
【0008】そこで、本発明は上記問題点を解決するも
のであり、その課題は、第1のシリコン酸化膜とこれと
異なる第2のシリコン酸化膜とを同時にドライエッチン
グする工程において、選択比を低く抑えながら、エッチ
ング速度の高いドライエッチング法を採用することによ
り、エッチング時間の短縮と高信頼性で歩留りの向上を
図り得る半導体装置の製造方法を提供することにある。
【0009】
【課題を解決するための手段】上記課題を解決するため
に、本発明において講じた手段は、第1のシリコン酸化
膜とこれと異なる第2のシリコン酸化膜とを同時にドラ
イエッチングする工程において、一般式Cn F2n+
2(nは整数)で表されるCF2 ,C2 F6 ,C
3 F8 等のフッ化炭素ガスと、He,Ar,Xe等
の不活性ガスとの混合ガスを用いた反応性イオンエッチ
ングが採用される。
【0010】図1に示すように、半導体装置の製造プロ
セスにおいて、Si基板1の上に蒸着形成されたアルミ
ニウム配線2の上には、CVD法または熱酸化により第
1のシリコン酸化膜としてのSiO2 膜3が形成され
、アルミニウム配線2の段差を反映した凹凸を有するS
iO2 膜3の上には、第2のシリコン酸化膜としてス
ピナーによりSOG(spin−on−glass)膜
4が塗布される。そして、エッチバック工程におけるド
ライエッチングは反応性イオンエッチングであるが、使
用されるガスとして、C2 F6 等のフッ化炭素ガス
と、He,Ar,Xe等の不活性ガスとの混合ガスが使
用される。
【0011】
【作用】基本的にはフッ化炭素ガス(Cn F2n+2
)を用いているため、フッ素ラジカルF* が発生し、
シリコン酸化膜とは次の反応を起こしてエッチングを進
行させる。
【0012】       SiO2   +  4F*   →  
    SiF4 ↑  +  O2 ↑これは化学的
エッチングであるため、速いエッチング速度が得られる
が、異種のシリコン酸化膜に対するエッチング速度の比
(選択比)は1に近い低い値を示す。そのメカニズムは
究明されていないが、不活性ガス原子がエッチング表面
に付着して、化学的エッチングを律速させるためである
と推測される。シリコン酸化膜表面に緩衝的に作用する
フッ素ラジカルF* による化学的エッチングであるた
め、シリコン酸化膜の内部や半導体活性領域に対する物
理的な衝撃が生じないので、エッチング工程自体によっ
て起因するトランジスタ特性の劣化等を防止することが
できる。また、反応結果物たるSiF4 は揮発性であ
るため、SiO2 残滓粒子の発生が起こらず、エッチ
ング表面は常に清浄なシリコン酸化膜として維持される
。従って、エッチング工程の歩留りが改善される。
【0013】
【実施例】〔実施例1〕まず、本発明者はヘキサフルオ
ルエタンガス(C2F6 )を用いた反応性イオンエッ
チングにおいてアルゴンガスを添加した場合を検証した
【0014】図2は、種々のシリコン酸化膜に対するヘ
キサフルオルエタンガス(C2 F6 )とArガスと
の混合比を変えたときのエッチング速度及び選択比との
関係を示すグラフである。現実には種々のシリコン酸化
膜が存在するが、本例では代表例として、SOG膜、T
EOS(テトラ・エトキシ・オルソ・シリケート)膜、
LTO(低温熱酸化のSiO2 )膜に対して、反応性
イオンエッチングを施した。
【0015】圧力200mTorr、RFパワー800
W、エッチング時間10秒、単位分当たりの全流量が1
50sccmの条件下で、ヘキサフルオルエタンガス(
C2 F6 )とArガスとの混合比(流量比)を変え
て、上記各膜(実線11,12,13で示す)に対する
エッチング速度(左縦軸)のデータを得た。これ以外の
種々のシリコン酸化膜に対するエッチング速度の特性曲
線群は、一般に、図2のSOG膜に対する曲線とTEO
S膜に対する曲線の間に挟まれるものと推測される。
【0016】図2において、Arガスの混合比が高くな
ると、エッチング速度が低くなるが、一般にエッチング
速度は数百nm/min(400〜1000nm/mi
n)であった。これは、従来のArガスのスパッタエッ
チングやイオンミーリングのエッチング速度に比して1
桁以上速い。
【0017】また、図2にはSOG膜を基準にした選択
比も実線14,15で示されている(右縦軸)。TEO
S膜の選択比とLTO膜の選択比はほぼ接近しており、
1.12〜1.17の範囲にある。混合比が約50%の
ときはいずれも選択比1.12程度であった。この選択
比の値は、平坦化処理等において好適な値で、従来のA
rガスのスパッタリングやイオンミーリングによる選択
比(1.18)に較べて何ら遜色がない。
【0018】次に、本発明者は、図3のグラフに示すよ
うに、熱酸化膜SiO2 に対してRFパワーを変えて
エッチング速度(左縦軸)と均一性(右縦軸)を評価し
た。条件は圧力200mTorr、エッチング時間17
秒、ヘキサフルオルエタンガス(C2 F6 )15s
ccm、Arガス135sccmとした。図3の実線1
6で示すように、RFパワーを高めると、エッチング速
度が速くなった。反面、エッチング表面の均一性は、実
線17で示すように暫減した。
【0019】次に、本発明者は、図1に示すように、S
i基板1の上に蒸着形成されたアルミニウム配線2の上
に熱酸化により厚さ600nmのSiO2 膜3を形成
し、このSiO2 膜3の上にはスピナーにより厚さ7
0nmのSOG膜4を塗布し、しかる後、ヘキサフルオ
ルエタンガス(C2F6 :15sccm)、Arガス
(135sccm)の混合ガスを用いて反応イオンエッ
チング(RFパワー800W)により、約18秒間のエ
ッチバックを施した。その結果、エッチバックは150
nmで、実質的な選択比は約1.1であり、平坦化処理
におけるエッチング時間は従来に比して、1割程度に短
縮された。また、非衝撃的な化学的エッチングであるた
め、膜質への悪影響の問題、トランジスタ特性の劣化等
が回避できる。
【0020】更に、反応生成物が揮発性であるので、残
滓粒子による汚染等が発生せず、従来に比して歩留りが
改善される。
【0021】〔実施例2〕さらに、本発明者はテトラフ
ルオルメタンガス(C1 F4 )、オクタフルオルプ
ロパンガス(C3 F8 )を用いた反応性イオンエッ
チングにおいてアルゴンガスを添加した場合を検証した
【0022】図4は、シリコン酸化膜に対するテトラフ
ルオルメタンガス(C1 F4 )とArガスとの混合
比を変えたときのエッチング速度及び選択比との関係を
示すグラフであり、図5は、シリコン酸化膜に対するオ
クタフルオルプロパンガス(C3 F8 )とArガス
との混合比を変えたときのエッチング速度及び選択比と
の関係を示すグラフである。反応性イオンエッチングを
施したシリコン酸化膜は、SOG膜、TEOS膜である
。また、条件は、実施例1と同様に、圧力200mTo
rr、RFパワー800W、エッチング時間10秒、単
位分当たりの全流量が150sccmの条件下で、テト
ラフルオルメタンガス(C1 F4 )、オクタフルオ
ルプロパンガス(C3 F8 )とArガスとの混合比
(流量比)を変えて、エッチング速度(左縦軸)のデー
タ及びSOG膜を基準にした選択比(右縦軸)を得た。
【0023】図4において、テトラフルオルメタンガス
(C1 F4 )とArガスとの混合ガスを使用した場
合には、実線18,19で示すように、各膜のエッチン
グ速度は、Arガスの混合比が高くなると低くなるが、
数百nm/min(400〜1000nm/min)で
あった。また、実線20で示すように、SOG膜を基準
にした選択比は、1.12〜1.16の範囲にあり、混
合比が約50%のときは選択比1.12程度であった。
【0024】一方、図5において、オクタフルオルプロ
パンガス(C3 F8 )とArガスとの混合ガスを使
用した場合にも、実線21,22で示すように、各膜の
エッチング速度は、Arガスの混合比が高くなると低く
なるが、数百nm/min(400〜1000nm/m
in)であった。また、実線23で示すように、SOG
膜を基準にした選択比は、1.12〜1.16の範囲に
あり、混合比が約50%のときは選択比1.12程度で
あった。
【0025】このように、実施例2のいずれの場合にお
いても、エッチング速度は、テトラフルオルメタンガス
(C2 F6 )とArガスとの混合ガスを使用した場
合と同レベルであり、従来のArガスのスパッタエッチ
ングやイオンミーリングのエッチング速度に比して1桁
以上速い。また、選択比の値は、テトラフルオルメタン
ガス(C2 F6 )とArガスの混合ガスを使用した
場合の選択比と同レベルであり、従来のArガスのスパ
ッタリングやイオンミーリングによる選択比(1.18
)に較べて何ら遜色がない。
【0026】従って、この方法を実施例1と同様に多層
配線における平坦化処理に適用した場合にも、平坦化処
理におけるエッチング時間は従来に比して短縮され、歩
留りも改善される。
【0027】〔その他の実施例〕さらに、本発明者は、
実施例2と同様な検証を、ヘキサフルオルエタンガス(
C2 F6 )とヘリウムガスとの混合ガス、ヘキサフ
ルオルエタンガス(C2 F6 )とキセノンガスとの
混合ガスを用いた反応性イオンエッチングについても行
なった。ここで、反応性イオンエッチングを施したシリ
コン酸化膜の種類、反応性イオンエッチングの条件は、
実施例2と同じである。
【0028】図6は、ヘキサフルオルエタンガス(C2
 F6 )とHeガスとの混合比を変えたときのエッチ
ング速度(左縦軸)及び選択比(右縦軸)との関係を示
すグラフであり、図7は、ヘキサフルオルエタンガス(
C2 F6 )とXeガスとの混合比を変えたときのエ
ッチング速度(左縦軸)及び選択比(右縦軸)との関係
を示すグラフである。
【0029】図6において、ヘキサフルオルエタンガス
(C2 F6 )とHeガスとの混合ガスを使用した場
合にも、実線24,25で示すように、エッチング速度
は、Heガスの混合比が高くなると低くなるが、数百n
m/min(400〜1000nm/min)であった
。また、実線26で示すように、SOG膜を基準にした
選択比は、1.12〜1.16の範囲にあり、混合比が
約50%のときは選択比1.12程度であった。
【0030】一方、図7において、ヘキサフルオルエタ
ンガス(C2 F6 )とXeガスとの混合ガスを使用
した場合にも、実線27,28で示すように、各膜のエ
ッチング速度は、Xeガスの混合比が高くなると低くな
るが、数百nm/min(400〜1000nm/mi
n)であった。また、実線29で示すように、SOG膜
を基準にした選択比は、1.12〜1.16の範囲にあ
り、混合比が約50%のときは選択比1.12程度であ
った。
【0031】このように、ヘキサフルオルエタンガス(
C2 F6)とHeガスとの混合ガス、ヘキサフルオル
エタンガス(C2 F6 )とXeガスとの混合ガスの
いずれの場合においても、従来のArガスのスパッタエ
ッチングやイオンミーリングのエッチング速度に比して
1桁以上速く、選択比も遜色がない。
【0032】従って、この方法を実施例1と同様に多層
配線における平坦化処理に適用した場合にも、平坦化処
理におけるエッチング時間は従来に比して短縮され、歩
留りも改善される。
【0033】以上のとおり、いずれの実施例も、平坦化
処理におけるエッチング時間は従来に比して短縮され、
歩留りも改善されるものであるが、さらに他の種類のシ
リコン酸化膜を使用しても、また、種々のフッ化炭素ガ
ス及び不活性ガスを、種類、組合せを変えて評価しても
、同様な効果が得られると推測できる。
【0034】なお、上記の反応性イオンエッチングは、
多層配線における平坦化処理に限らず、トレンチの溝埋
め処理等のように、低選択比で2種以上のシリコン酸化
膜に対して行なう同時エッチング工程にも使用すること
ができる。
【0035】
【発明の効果】以上説明したように、本発明は、フッ素
ラジカルF* による反応性イオンエッチングを基本と
しながら、He,Ar,Xe等の不活性ガスを添加した
混合ガスを用いる点に特徴を有するものである。従って
、次の効果を奏する。
【0036】■  従来のスパッタエッチングやイオン
ミーリングの物理的なエッチング法に比して、エッチン
グ速度が1桁以上大きいので、短時間でエッチング処理
ができる。しかも、異なるシリコン酸化膜に対する選択
比は、上記従来のエッチング法とほぼ同様で、低い選択
比を有する。従って、シリコン酸化膜の平坦化処理等に
適用した場合には、エッチバック処理の短時間化を図る
ことができる。逆に、下地のシリコン酸化膜に被着すべ
き第2のシリコン酸化膜の膜厚を従来より厚めに設定し
て、平坦精度の改善を企画した場合でも、エッチバック
処理時間を短縮することが可能である。
【0037】■  化学的エッチングであることから、
エッチング工程による膜質の劣化やトランジスタ特性へ
の悪影響の問題が回避できる。
【0038】■  反応生成物が揮発性であることから
、残滓粒子のウェハ表面への再付着が発生せず、歩留り
の向上を図り得る。
【図面の簡単な説明】
【図1】本発明をシリコン酸化膜の平坦化処理に適用し
た実施例1を示す断面図である。
【図2】本発明の実施例1に係る反応性イオンエッチン
グにおいて、ヘキサフルオルエタンガス(C2 F6 
)とArガスとの混合比を変えたときのエッチング速度
及び選択比の関係を示すグラフ図である。
【図3】本発明の実施例1に係る反応性イオンエッチン
グにおいて、熱酸化膜SiO2 に対して、RFパワー
を変えてエッチング速度と均一性を評価したグラフ図で
ある。
【図4】本発明の実施例2に係る反応性イオンエッチン
グにおいて、テトラフルオルメタンガス(C1 F4 
)とArガスとの混合比を変えたときのエッチング速度
及び選択比の関係を示すグラフ図である。
【図5】本発明の実施例2に係る反応性イオンエッチン
グにおいて、オクタフルオルプロパンガス(C3 F8
 )とArガスとの混合比を変えたときのエッチング速
度及び選択比の関係を示すグラフ図である。
【図6】本発明の別の実施例に係る反応性イオンエッチ
ングにおいて、ヘキサフルオルエタンガス(C2 F6
 )とHeガスとの混合比を変えたときのエッチング速
度及び選択比の関係を示すグラフ図である。
【図7】本発明の別の実施例に係る反応性イオンエッチ
ングにおいて、ヘキサフルオルエタンガス(C2 F6
 )とXeガスとの混合比を変えたときのエッチング速
度及び選択比の関係を示すグラフ図である。
【図8】従来の半導体装置におけるシリコン酸化膜平坦
化法の一例を説明する断面図である。
【符号の説明】
1・・・Si基板 2・・・アルミニウム配線 3・・・SiO2 膜

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】第1のシリコン酸化膜とこれと異なる第2
    のシリコン酸化膜とを同時にドライエッチングする工程
    を含む半導体装置の製造方法において、該エッチング工
    程は、一般式Cn F2n+2(nは整数)で表される
    フッ化炭素ガスと不活性ガスとの混合ガスを用いた反応
    性イオンエッチングであることを特徴とする半導体装置
    の製造方法。
  2. 【請求項2】凹凸を有するシリコン酸化膜の上にSOG
    膜を被着させてからドライエッチングするエッチバック
    平坦化法を用いる半導体装置の製造方法において、該エ
    ッチング工程は、一般式Cn F2n+2(nは整数)
    で表されるフッ化炭素ガスと不活性ガスとの混合ガスを
    用いた反応性イオンエッチングであることを特徴とする
    半導体装置の製造方法。
  3. 【請求項3】請求項1または請求項2において、前記不
    活性ガスは、He,Ar及びXeからなる群のうちの1
    種または2種以上のガスからなることを特徴とする半導
    体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100379976B1 (ko) * 2000-11-27 2003-04-16 삼성전자주식회사 실리콘 산화물 식각용 가스 조성물 및 이를 사용한 실리콘산화물의 식각 방법

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3092185B2 (ja) * 1990-07-30 2000-09-25 セイコーエプソン株式会社 半導体装置の製造方法
US6238588B1 (en) * 1991-06-27 2001-05-29 Applied Materials, Inc. High pressure high non-reactive diluent gas content high plasma ion density plasma oxide etch process
JPH05243402A (ja) * 1992-03-03 1993-09-21 Nec Corp 半導体装置の製造方法
US5549784A (en) * 1992-09-04 1996-08-27 Intel Corporation Method for etching silicon oxide films in a reactive ion etch system to prevent gate oxide damage
US5331117A (en) * 1992-11-12 1994-07-19 Sgs-Thomson Microelectronics, Inc. Method to improve interlevel dielectric planarization
TW243544B (ja) * 1992-12-31 1995-03-21 At & T Corp
US5384009A (en) * 1993-06-16 1995-01-24 Applied Materials, Inc. Plasma etching using xenon
US5505816A (en) * 1993-12-16 1996-04-09 International Business Machines Corporation Etching of silicon dioxide selectively to silicon nitride and polysilicon
US5461010A (en) * 1994-06-13 1995-10-24 Industrial Technology Research Institute Two step etch back spin-on-glass process for semiconductor planarization
US6039851A (en) * 1995-03-22 2000-03-21 Micron Technology, Inc. Reactive sputter faceting of silicon dioxide to enhance gap fill of spaces between metal lines
US5527736A (en) * 1995-04-03 1996-06-18 Taiwan Semiconductor Manufacturing Co. Dimple-free tungsten etching back process
JP2956524B2 (ja) * 1995-04-24 1999-10-04 日本電気株式会社 エッチング方法
US5717631A (en) * 1995-07-21 1998-02-10 Carnegie Mellon University Microelectromechanical structure and process of making same
US5631197A (en) * 1995-08-30 1997-05-20 Taiwan Semiconductor Manufacturing Company, Ltd Sacrificial etchback layer for improved spin-on-glass planarization
US5702981A (en) * 1995-09-29 1997-12-30 Maniar; Papu D. Method for forming a via in a semiconductor device
US5650040A (en) * 1995-11-30 1997-07-22 Micron Technology, Inc. Interfacial etch of silica to improve adherence of noble metals
US5780343A (en) * 1995-12-20 1998-07-14 National Semiconductor Corporation Method of producing high quality silicon surface for selective epitaxial growth of silicon
US5821163A (en) * 1996-02-13 1998-10-13 Vlsi Technology, Inc. Method for achieving accurate SOG etchback selectivity
US5930639A (en) * 1996-04-08 1999-07-27 Micron Technology, Inc. Method for precision etching of platinum electrodes
KR100244793B1 (ko) * 1996-05-01 2000-03-02 김영환 반도체 소자의 콘택홀 형성방법
US5928967A (en) * 1996-06-10 1999-07-27 International Business Machines Corporation Selective oxide-to-nitride etch process using C4 F8 /CO/Ar
US5945350A (en) * 1996-09-13 1999-08-31 Micron Technology, Inc. Methods for use in formation of titanium nitride interconnects and interconnects formed using same
DE69733962T2 (de) * 1996-10-11 2006-05-24 Tokyo Electron Ltd. Plasma-ätzmethode
US6362527B1 (en) * 1996-11-21 2002-03-26 Advanced Micro Devices, Inc. Borderless vias on bottom metal
JPH10223608A (ja) * 1997-02-04 1998-08-21 Sony Corp 半導体装置の製造方法
US5856239A (en) * 1997-05-02 1999-01-05 National Semiconductor Corporaton Tungsten silicide/ tungsten polycide anisotropic dry etch process
EP0893825A1 (en) * 1997-07-23 1999-01-27 STMicroelectronics S.r.l. Planarization method with a multilayer for integrated semiconductor electronic devices
US6183655B1 (en) 1997-09-19 2001-02-06 Applied Materials, Inc. Tunable process for selectively etching oxide using fluoropropylene and a hydrofluorocarbon
JP3462174B2 (ja) 1997-09-24 2003-11-05 インフィネオン テクノロジース アクチエンゲゼルシャフト シリコン基板内にトレンチ構造部を形成するための方法
US5920791A (en) * 1997-11-06 1999-07-06 Vanguard International Semiconductor Corporation Method of manufacturing intermetal dielectrics for sub-half-micron semiconductor devices
KR100311487B1 (ko) * 1997-12-16 2001-11-15 김영환 산화막식각방법
TW388955B (en) * 1998-08-19 2000-05-01 United Microelectronics Corp Recipe and method for removing silicon nitride
US6394104B1 (en) * 1998-08-28 2002-05-28 Taiwan Semiconductor Manufacturing Company Method of controlling and improving SOG etchback etcher
JP3877109B2 (ja) * 1998-12-02 2007-02-07 富士通株式会社 半導体装置およびその製造方法
US6544429B1 (en) 1999-03-25 2003-04-08 Applied Materials Inc. Enhancement of silicon oxide etch rate and substrate selectivity with xenon addition
US6797189B2 (en) 1999-03-25 2004-09-28 Hoiman (Raymond) Hung Enhancement of silicon oxide etch rate and nitride selectivity using hexafluorobutadiene or other heavy perfluorocarbon
US6461955B1 (en) * 1999-04-29 2002-10-08 Texas Instruments Incorporated Yield improvement of dual damascene fabrication through oxide filling
JP4381526B2 (ja) * 1999-10-26 2009-12-09 東京エレクトロン株式会社 プラズマエッチング方法
IL152300A0 (en) 2000-04-17 2003-05-29 Vivometrics Inc Systems and methods for ambulatory monitoring of physiological signs
US6511923B1 (en) * 2000-05-19 2003-01-28 Applied Materials, Inc. Deposition of stable dielectric films
KR100366624B1 (ko) * 2000-07-19 2003-01-09 삼성전자 주식회사 반사 방지막을 이용하는 반도체 소자 제조방법
US20030168430A1 (en) * 2002-03-11 2003-09-11 Macronix International Co., Ltd. Etching method with less waste gases
TWI291721B (en) * 2002-06-23 2007-12-21 Asml Us Inc Method and system for atomic layer removal and atomic layer exchange
TWI278532B (en) * 2002-06-23 2007-04-11 Asml Us Inc Method for energy-assisted atomic layer deposition and removal
US7230292B2 (en) * 2003-08-05 2007-06-12 Micron Technology, Inc. Stud electrode and process for making same
KR100536604B1 (ko) * 2003-08-14 2005-12-14 삼성전자주식회사 고밀도 플라즈마 증착법을 이용한 갭필 방법
US7457783B2 (en) 2004-01-14 2008-11-25 Panasonic Corporation Import and export expense calculation apparatus
FR2866643B1 (fr) * 2004-02-24 2006-05-26 Saint Gobain Substrat, notamment verrier, a surface hydrophobe, avec une durabilite amelioree des proprietes hydrophobes
US9492084B2 (en) 2004-06-18 2016-11-15 Adidas Ag Systems and methods for monitoring subjects in potential physiological distress
US7307013B2 (en) * 2004-06-30 2007-12-11 Sandisk 3D Llc Nonselective unpatterned etchback to expose buried patterned features
US9504410B2 (en) 2005-09-21 2016-11-29 Adidas Ag Band-like garment for physiological monitoring
EP1887933B1 (en) 2005-05-20 2017-01-18 Adidas AG Methods and systems for determining dynamic hyperinflation
US8033996B2 (en) 2005-07-26 2011-10-11 Adidas Ag Computer interfaces including physiologically guided avatars
US8762733B2 (en) 2006-01-30 2014-06-24 Adidas Ag System and method for identity confirmation using physiologic biometrics to determine a physiologic fingerprint
US8475387B2 (en) 2006-06-20 2013-07-02 Adidas Ag Automatic and ambulatory monitoring of congestive heart failure patients
WO2008055078A2 (en) 2006-10-27 2008-05-08 Vivometrics, Inc. Identification of emotional states using physiological responses
US7776623B2 (en) * 2008-06-30 2010-08-17 Qualcomm Incorporated System and method to fabricate magnetic random access memory
KR101105508B1 (ko) * 2009-12-30 2012-01-13 주식회사 하이닉스반도체 반도체 메모리 소자의 제조 방법
US9093389B2 (en) * 2013-01-16 2015-07-28 Applied Materials, Inc. Method of patterning a silicon nitride dielectric film
US10879108B2 (en) * 2016-11-15 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Topographic planarization method for lithography process
TWI756003B (zh) * 2021-01-04 2022-02-21 力晶積成電子製造股份有限公司 平坦化方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4226665A (en) * 1978-07-31 1980-10-07 Bell Telephone Laboratories, Incorporated Device fabrication by plasma etching
JPS5648140A (en) * 1979-09-27 1981-05-01 Seiko Epson Corp Manufacture of semiconductor device
JPS59189633A (ja) * 1983-04-13 1984-10-27 Fujitsu Ltd 半導体装置の製造方法
US4676868A (en) * 1986-04-23 1987-06-30 Fairchild Semiconductor Corporation Method for planarizing semiconductor substrates
US4676867A (en) * 1986-06-06 1987-06-30 Rockwell International Corporation Planarization process for double metal MOS using spin-on glass as a sacrificial layer
NL8700541A (nl) * 1987-03-06 1988-10-03 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een plak silicium plaatselijk wordt voorzien van veldoxidegebieden.
ES2088957T3 (es) * 1988-11-10 1996-10-01 Applied Materials Inc Metodo para allanar una estructura de circuito integrado.
US4962063A (en) * 1988-11-10 1990-10-09 Applied Materials, Inc. Multistep planarized chemical vapor deposition process with the use of low melting inorganic material for flowing while depositing
JP3092185B2 (ja) * 1990-07-30 2000-09-25 セイコーエプソン株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100379976B1 (ko) * 2000-11-27 2003-04-16 삼성전자주식회사 실리콘 산화물 식각용 가스 조성물 및 이를 사용한 실리콘산화물의 식각 방법

Also Published As

Publication number Publication date
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KR920003437A (ko) 1992-02-29
JP3092185B2 (ja) 2000-09-25
EP0469401A1 (en) 1992-02-05
KR940007063B1 (ko) 1994-08-04
US5294294A (en) 1994-03-15
HK1014296A1 (en) 1999-09-24
EP0469401B1 (en) 2000-11-02

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