JP3230725B2 - 位置合せ用マークを用いた半導体装置の製法 - Google Patents
位置合せ用マークを用いた半導体装置の製法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、位置合せ用マーク
を用いて半導体装置を製造する製法に関する。
を用いて半導体装置を製造する製法に関する。
【０００２】
【従来の技術】従来、半導体基板本体上に第１の半導体
層を形成している半導体基板を得る工程と、その半導体
基板に、第１の半導体層側からの局部的エッチング処理
によってエッチンング除去部を形成する工程と、半導体
基板上に、第２の半導体層を、エッチング除去部を埋め
て形成する工程と、半導体基板に、エッチング除去部を
形成する工程においてまたはその工程前もしくはその工
程後第２の半導体層を形成する工程前において、第１の
半導体層側からの局部的エッチング処理によって外部に
連通している溝でなる第１の位置合せ用マークを形成す
る工程と、第１の位置合せ用マークを形成する工程後第
２の半導体層を形成する工程前において、第１の位置合
せ用マークを機械的乃至光学的に用いた、半導体基板上
における第１の処理を行う工程と、第２の半導体層を形
成する工程後において、第１の位置合せ用マークと位置
的に関係する第２の位置合せ用マークを機械的乃至光学
的に用いた、半導体基板上における第２の処理を行う工
程とを有し、そして、第２の半導体層を形成する工程に
おいて、第２の半導体層を、第１の位置合せ用マークと
しての溝をも埋めて形成する、という位置合せ用マーク
を用いた半導体装置の製法が提案されている。
層を形成している半導体基板を得る工程と、その半導体
基板に、第１の半導体層側からの局部的エッチング処理
によってエッチンング除去部を形成する工程と、半導体
基板上に、第２の半導体層を、エッチング除去部を埋め
て形成する工程と、半導体基板に、エッチング除去部を
形成する工程においてまたはその工程前もしくはその工
程後第２の半導体層を形成する工程前において、第１の
半導体層側からの局部的エッチング処理によって外部に
連通している溝でなる第１の位置合せ用マークを形成す
る工程と、第１の位置合せ用マークを形成する工程後第
２の半導体層を形成する工程前において、第１の位置合
せ用マークを機械的乃至光学的に用いた、半導体基板上
における第１の処理を行う工程と、第２の半導体層を形
成する工程後において、第１の位置合せ用マークと位置
的に関係する第２の位置合せ用マークを機械的乃至光学
的に用いた、半導体基板上における第２の処理を行う工
程とを有し、そして、第２の半導体層を形成する工程に
おいて、第２の半導体層を、第１の位置合せ用マークと
しての溝をも埋めて形成する、という位置合せ用マーク
を用いた半導体装置の製法が提案されている。
【０００３】この場合、半導体基板上における第２の処
理を行う工程において用いる第２の位置合せ用マーク
を、半導体基板の側縁、第１の位置合せ用マークを用い
た、半導体基板上における第１の処理によって半導体基
板上に形成され且つ外部に露呈している半導体層、電極
層などの側縁などとするか、または、第２の半導体層を
形成する工程後半導体基板上における第２の処理を行う
工程前において、外部に連通させた第１の位置合せ用マ
ークとしての溝とするのを普通としていた。なお、第２
の位置合せ用マークを外部に連通した第１の位置合せ用
マークとしての溝とする場合、その溝は、第１の位置合
せ用マークを形成する工程後第２の半導体層を形成する
工程前において、第１の位置合せ用マークの溝を絶縁膜
で埋め、そして、第２の半導体層を形成する工程後半導
体基板上における第２の処理を行う工程前において、第
２の半導体層の絶縁層上の領域を除去し、次で絶縁層を
除去することによって得ている。
理を行う工程において用いる第２の位置合せ用マーク
を、半導体基板の側縁、第１の位置合せ用マークを用い
た、半導体基板上における第１の処理によって半導体基
板上に形成され且つ外部に露呈している半導体層、電極
層などの側縁などとするか、または、第２の半導体層を
形成する工程後半導体基板上における第２の処理を行う
工程前において、外部に連通させた第１の位置合せ用マ
ークとしての溝とするのを普通としていた。なお、第２
の位置合せ用マークを外部に連通した第１の位置合せ用
マークとしての溝とする場合、その溝は、第１の位置合
せ用マークを形成する工程後第２の半導体層を形成する
工程前において、第１の位置合せ用マークの溝を絶縁膜
で埋め、そして、第２の半導体層を形成する工程後半導
体基板上における第２の処理を行う工程前において、第
２の半導体層の絶縁層上の領域を除去し、次で絶縁層を
除去することによって得ている。
【０００４】
【発明が解決しようとする課題】上述した従来の位置合
せ用マークを用いた半導体装置の製法によれば、半導体
基板上における第１の処理を行う工程において、その第
１の処理を、第１の位置合せ用マークを機械的乃至光学
的に用いて行っており、そして、その場合、その第１の
位置合せ用マークとしての溝は第２の半導体層によって
埋められていず、外部に露呈しているので、その第１の
処理を、予定の位置に比較的高精度に機械的乃至光学的
に位置合わせして行うことができる。
せ用マークを用いた半導体装置の製法によれば、半導体
基板上における第１の処理を行う工程において、その第
１の処理を、第１の位置合せ用マークを機械的乃至光学
的に用いて行っており、そして、その場合、その第１の
位置合せ用マークとしての溝は第２の半導体層によって
埋められていず、外部に露呈しているので、その第１の
処理を、予定の位置に比較的高精度に機械的乃至光学的
に位置合わせして行うことができる。
【０００５】しかしながら、半導体基板上における第２
の処理を行う工程において、その第２の処理を、第２の
位置合せ用マークを機械的乃至光学的に用いて行ってい
るが、その第２の位置合せ用マークを上述した半導体基
板、半導体層、電極層などの側縁とする場合、それら側
縁が第１の位置合せ用マークと位置的に直接的に関係し
ていないので、その第２の処理を、予定の位置に高精度
に機械的乃至光学的に位置合わせして行うことは困難で
ある。また、第２の位置合せ用マークを、上述した外部
に連通させた第１の位置合せ用マークとしての溝とする
場合、その溝を外部に連通させる過程における、第２の
半導体層の絶縁層上の領域の除去を残渣なく行うことが
困難であり、このため、絶縁層の除去を溝に変形を与え
ることなしに十分行うことができないので、第２の処理
を、予定の位置に高精度に機械的乃至光学的に位置合わ
せして行うことができない、という欠点を有していた。
の処理を行う工程において、その第２の処理を、第２の
位置合せ用マークを機械的乃至光学的に用いて行ってい
るが、その第２の位置合せ用マークを上述した半導体基
板、半導体層、電極層などの側縁とする場合、それら側
縁が第１の位置合せ用マークと位置的に直接的に関係し
ていないので、その第２の処理を、予定の位置に高精度
に機械的乃至光学的に位置合わせして行うことは困難で
ある。また、第２の位置合せ用マークを、上述した外部
に連通させた第１の位置合せ用マークとしての溝とする
場合、その溝を外部に連通させる過程における、第２の
半導体層の絶縁層上の領域の除去を残渣なく行うことが
困難であり、このため、絶縁層の除去を溝に変形を与え
ることなしに十分行うことができないので、第２の処理
を、予定の位置に高精度に機械的乃至光学的に位置合わ
せして行うことができない、という欠点を有していた。
【０００６】よって、本発明は、上述した欠点のない新
規な位置合せ用マークを用いた半導体装置の製法を提案
せんとするものである。
規な位置合せ用マークを用いた半導体装置の製法を提案
せんとするものである。
【０００７】
【課題を解決するための手段】本発明による位置合せ用
マークを用いた半導体装置の製法は、（Ａ）（ｉ）半導
体基板本体上に第１の半導体層を形成して、それらによ
る半導体基板を得る工程と、（ｉｉ）その半導体基板
に、上記第１の半導体層側からの局部的エッチング処理
によってエッチンング除去部を形成する工程と、（ｉｉ
ｉ）上記半導体基板上に、第２の半導体層を、エッチン
グ除去部を埋めて形成する工程と、（ｉｖ）上記半導体
基板に、上記エッチング除去部を形成する工程またはそ
の工程前もしくはその工程後上記第２の半導体層を形成
する工程前において、上記第１の半導体層側からの局部
的エッチング処理によって外部に連通している溝でなる
第１の位置合せ用マークを形成する工程と、（ｖ）上記
第１の位置合せ用マークを形成する工程後上記第２の半
導体層を形成する工程前において、上記第１の位置合せ
用マークを用いた、上記半導体基板上における第１の処
理を行う工程と、（ｉｖ）上記第２の半導体層を形成す
る工程後において、上記第１の位置合せ用マークと位置
的に関係する第２の位置合せ用マークを用いた、上記半
導体基板上における第２の処理を行う工程とを有し、そ
して、（ｖｉｉ）上記第２の半導体層を形成する工程に
おいて、上記第２の半導体層を、上記第１の位置合せ用
マークとしての溝をも埋めて形成する半導体装置の製法
において、（Ｂ）（ｖｉｉｉ）上記第２の半導体層を形
成する工程後、上記第２の半導体層上に、上記第１の位
置合せ用マークを形成している領域上を局部的に外部に
臨ませているマスク層を形成する工程と、（ｉｘ）上記
第２の半導体層に対する、上記マスク層をマスクとする
エッチング処理によって、上記第１の位置合せ用マーク
としての溝を外部に連通させ、その溝を上記第２の位置
合せ用マークとして得る工程とを有する。
マークを用いた半導体装置の製法は、（Ａ）（ｉ）半導
体基板本体上に第１の半導体層を形成して、それらによ
る半導体基板を得る工程と、（ｉｉ）その半導体基板
に、上記第１の半導体層側からの局部的エッチング処理
によってエッチンング除去部を形成する工程と、（ｉｉ
ｉ）上記半導体基板上に、第２の半導体層を、エッチン
グ除去部を埋めて形成する工程と、（ｉｖ）上記半導体
基板に、上記エッチング除去部を形成する工程またはそ
の工程前もしくはその工程後上記第２の半導体層を形成
する工程前において、上記第１の半導体層側からの局部
的エッチング処理によって外部に連通している溝でなる
第１の位置合せ用マークを形成する工程と、（ｖ）上記
第１の位置合せ用マークを形成する工程後上記第２の半
導体層を形成する工程前において、上記第１の位置合せ
用マークを用いた、上記半導体基板上における第１の処
理を行う工程と、（ｉｖ）上記第２の半導体層を形成す
る工程後において、上記第１の位置合せ用マークと位置
的に関係する第２の位置合せ用マークを用いた、上記半
導体基板上における第２の処理を行う工程とを有し、そ
して、（ｖｉｉ）上記第２の半導体層を形成する工程に
おいて、上記第２の半導体層を、上記第１の位置合せ用
マークとしての溝をも埋めて形成する半導体装置の製法
において、（Ｂ）（ｖｉｉｉ）上記第２の半導体層を形
成する工程後、上記第２の半導体層上に、上記第１の位
置合せ用マークを形成している領域上を局部的に外部に
臨ませているマスク層を形成する工程と、（ｉｘ）上記
第２の半導体層に対する、上記マスク層をマスクとする
エッチング処理によって、上記第１の位置合せ用マーク
としての溝を外部に連通させ、その溝を上記第２の位置
合せ用マークとして得る工程とを有する。
【０００８】
【発明の実施の形態】次に、図１〜図２を伴って、本発
明による位置合せ用マークを用いた半導体装置の製法の
実施の形態例を、位置合せ用マークを用いた埋込み型半
導体レ―ザの製法の実施の形態例で述べるに、予め用意
された例えばＩｎＰでなる半導体基板本体２上に、埋込
み型半導体レ―ザの活性層になる層を含む例えばＩｎＧ
ａＡｓ系でなる半導体層３ａとその半導体層３ａ上に形
成された埋込み型半導体レ―ザのバッファ層になる例え
ばＩｎＰでなる半導体層３ｂとを有する第１の半導体層
３を、それ自体は公知の種々の方法によって形成し、半
導体基板本体２と第１の半導体層３とを有する半導体基
板１を得る（図１Ａ）。
明による位置合せ用マークを用いた半導体装置の製法の
実施の形態例を、位置合せ用マークを用いた埋込み型半
導体レ―ザの製法の実施の形態例で述べるに、予め用意
された例えばＩｎＰでなる半導体基板本体２上に、埋込
み型半導体レ―ザの活性層になる層を含む例えばＩｎＧ
ａＡｓ系でなる半導体層３ａとその半導体層３ａ上に形
成された埋込み型半導体レ―ザのバッファ層になる例え
ばＩｎＰでなる半導体層３ｂとを有する第１の半導体層
３を、それ自体は公知の種々の方法によって形成し、半
導体基板本体２と第１の半導体層３とを有する半導体基
板１を得る（図１Ａ）。
【０００９】次に、半導体基板１に、第１の半導体層３
側からの局部的エッチング処理によって、エッチング除
去部４を、半導体基板本体２に達する深さに形成するこ
とによって、埋込み型半導体レ―ザ本体部になるメサ部
５を形成するとともに、外部に連通している比較的幅狭
の溝６を、同様に半導体基板本体２に達する深さに第１
の位置合せ用マーク７として形成する（図１Ｂ）。
側からの局部的エッチング処理によって、エッチング除
去部４を、半導体基板本体２に達する深さに形成するこ
とによって、埋込み型半導体レ―ザ本体部になるメサ部
５を形成するとともに、外部に連通している比較的幅狭
の溝６を、同様に半導体基板本体２に達する深さに第１
の位置合せ用マーク７として形成する（図１Ｂ）。
【００１０】次に、図示しないが、第１の位置合せ用マ
ーク７を機械的乃至光学的に用いた、半導体基板１上に
おける埋込み型半導体レ―ザを製造する上で必要な種々
の第１の処理を行う。なお、以下の図及び説明は、その
第１の処理の結果について、簡単のため省略している。
ーク７を機械的乃至光学的に用いた、半導体基板１上に
おける埋込み型半導体レ―ザを製造する上で必要な種々
の第１の処理を行う。なお、以下の図及び説明は、その
第１の処理の結果について、簡単のため省略している。
【００１１】次に、半導体基板１上に埋込み型半導体レ
―ザの埋込層になる例えばＩｎＰでなる半導体層８ａと
その半導体層８ａ上に形成された埋込み型半導体レ―ザ
のオーバークラッド層になる同じＩｎＰでなる半導体層
８ｂとを有する第２の半導体層８を、それ自体は公知の
種々の方法によって、エッチング除去部４及び第１の位
置合せ用マーク７としての溝６を埋めて、形成する（図
１Ｃ）。
―ザの埋込層になる例えばＩｎＰでなる半導体層８ａと
その半導体層８ａ上に形成された埋込み型半導体レ―ザ
のオーバークラッド層になる同じＩｎＰでなる半導体層
８ｂとを有する第２の半導体層８を、それ自体は公知の
種々の方法によって、エッチング除去部４及び第１の位
置合せ用マーク７としての溝６を埋めて、形成する（図
１Ｃ）。
【００１２】次に、第２の半導体層８上に、第１の位置
合せ用マーク７を形成している領域上を局部的に外部に
臨ませている、例えばレジストでなるマスク層９を、そ
れ自体は公知の種々の方法によって形成する（図２
Ｄ）。
合せ用マーク７を形成している領域上を局部的に外部に
臨ませている、例えばレジストでなるマスク層９を、そ
れ自体は公知の種々の方法によって形成する（図２
Ｄ）。
【００１３】次に、第２の半導体層８に対する、マスク
層９をマスクとするウエットエッチング処理、ドライエ
ッチング処理などのそれ自体は公知のエッチング処理に
よって、第１の位置合せ用マーク７としての溝６を外部
に溝１０として連通させ、その溝１０を第２の位置合せ
用マーク１１として得る（図２Ｅ）。この場合、第１の
半導体層３を構成している半導体層３ｂの、マスク層９
によって覆われていない領域下の領域は除去され、従っ
て、第２の位置合せ用マーク１１としての溝１０は、第
１の位置合せ用マーク７としての溝６よりも、半導体層
３ｂの厚さ分浅くなっているが、第１の半導体層３を構
成している半導体層３ａが、第２の半導体層８を構成し
ている半導体層８ａ及び８ｂとは異なる半導体でなるた
め、第２の半導体層８の、第１の位置合せ用マーク７の
溝６を埋めている領域を、外部上方からみて第１の位置
合せ用マーク７の溝６、従って第２の位置合せ用マーク
１１の溝１０に変形を与えることなしに、エッチング除
去することができ、よって、第２の位置合せ用マーク１
１を、第１の位置合せ用マーク７と位置的に直接的に関
係するものとして容易に得ることができることは注意す
べきである。
層９をマスクとするウエットエッチング処理、ドライエ
ッチング処理などのそれ自体は公知のエッチング処理に
よって、第１の位置合せ用マーク７としての溝６を外部
に溝１０として連通させ、その溝１０を第２の位置合せ
用マーク１１として得る（図２Ｅ）。この場合、第１の
半導体層３を構成している半導体層３ｂの、マスク層９
によって覆われていない領域下の領域は除去され、従っ
て、第２の位置合せ用マーク１１としての溝１０は、第
１の位置合せ用マーク７としての溝６よりも、半導体層
３ｂの厚さ分浅くなっているが、第１の半導体層３を構
成している半導体層３ａが、第２の半導体層８を構成し
ている半導体層８ａ及び８ｂとは異なる半導体でなるた
め、第２の半導体層８の、第１の位置合せ用マーク７の
溝６を埋めている領域を、外部上方からみて第１の位置
合せ用マーク７の溝６、従って第２の位置合せ用マーク
１１の溝１０に変形を与えることなしに、エッチング除
去することができ、よって、第２の位置合せ用マーク１
１を、第１の位置合せ用マーク７と位置的に直接的に関
係するものとして容易に得ることができることは注意す
べきである。
【００１４】次に、第２の半導体層８上から、マスク層
９を除去する（図２Ｆ）。
９を除去する（図２Ｆ）。
【００１５】次に、図示しないが、第２の位置合せ用マ
ーク１１を機械的乃至光学的に用いた、半導体基板１上
における埋込み型半導体レ―ザを製造する上で必要な種
々の第２の処理（電極層を形成したりする）を行い、目
的とする半導体装置としての埋込み型半導体レ―ザを得
る。
ーク１１を機械的乃至光学的に用いた、半導体基板１上
における埋込み型半導体レ―ザを製造する上で必要な種
々の第２の処理（電極層を形成したりする）を行い、目
的とする半導体装置としての埋込み型半導体レ―ザを得
る。
【００１６】以上が、本発明による位置合せ用マークを
用いた半導体装置の製法の実施の形態例としての、位置
合せ用マークを用いた埋込み型半導体レ―ザの製法の実
施の形態例である。
用いた半導体装置の製法の実施の形態例としての、位置
合せ用マークを用いた埋込み型半導体レ―ザの製法の実
施の形態例である。
【００１７】このような本発明による位置合せ用マーク
を用いた半導体装置の製法の実施の形態例としての、位
置合せ用マークを用いた埋込み型半導体レ―ザの製法の
実施の形態例によれば、前述した従来の位置合せ用マー
クを用いた半導体装置の製法の場合と同様に、半導体基
板１上における第１の処理を行う工程において、その第
１の処理を、第１の位置合せ用マーク７を機械的乃至光
学的に用いて行っており、そして、その場合、その第１
の位置合せ用マーク７としての溝６が第２の半導体層８
によって埋められていず、外部に露呈しているので、そ
の第１の処理を、前述した従来の位置合せ用マークを用
いた半導体装置の製法の場合と同様に、予定の位置に比
較的高精度に機械的乃至光学的に位置合わせして行うこ
とができる。
を用いた半導体装置の製法の実施の形態例としての、位
置合せ用マークを用いた埋込み型半導体レ―ザの製法の
実施の形態例によれば、前述した従来の位置合せ用マー
クを用いた半導体装置の製法の場合と同様に、半導体基
板１上における第１の処理を行う工程において、その第
１の処理を、第１の位置合せ用マーク７を機械的乃至光
学的に用いて行っており、そして、その場合、その第１
の位置合せ用マーク７としての溝６が第２の半導体層８
によって埋められていず、外部に露呈しているので、そ
の第１の処理を、前述した従来の位置合せ用マークを用
いた半導体装置の製法の場合と同様に、予定の位置に比
較的高精度に機械的乃至光学的に位置合わせして行うこ
とができる。
【００１８】また、半導体基板１上における第２の処理
を行う工程において、その第２の処理を、第２の位置合
せ用マーク１１を機械的乃至光学的に用いて行ってお
り、そして、その場合、その第２の位置合せ用マーク１
１としての溝１０が、半導体基板１上における第１の処
理を第１の位置合せ用マーク７を用いて行うときの第１
の位置合せ用マーク７としての溝６と同様に外部に露呈
しており、また、第１の位置合せ用マーク７と位置的に
直接的に関係しており、さらに、外部上方からみて第１
の位置合せ用マーク７の溝６から変形していないで得ら
れているので、その第２の処理を、予定の位置に高精度
に機械的乃至光学的に位置合わせして行うことができ
る。
を行う工程において、その第２の処理を、第２の位置合
せ用マーク１１を機械的乃至光学的に用いて行ってお
り、そして、その場合、その第２の位置合せ用マーク１
１としての溝１０が、半導体基板１上における第１の処
理を第１の位置合せ用マーク７を用いて行うときの第１
の位置合せ用マーク７としての溝６と同様に外部に露呈
しており、また、第１の位置合せ用マーク７と位置的に
直接的に関係しており、さらに、外部上方からみて第１
の位置合せ用マーク７の溝６から変形していないで得ら
れているので、その第２の処理を、予定の位置に高精度
に機械的乃至光学的に位置合わせして行うことができ
る。
【００１９】なお、上述した埋込み型半導体レ―ザの製
法の実施の形態例においては、第１の位置合せ用マーク
７としての溝６を、半導体基板１にエッチング除去部４
を形成すると同時に形成する場合につき述べたが、半導
体基板１にエッチング除去部４を形成する工程前もしく
はその工程後半導体基板１上に第２の半導体層８を形成
する工程前において、形成することもできる。
法の実施の形態例においては、第１の位置合せ用マーク
７としての溝６を、半導体基板１にエッチング除去部４
を形成すると同時に形成する場合につき述べたが、半導
体基板１にエッチング除去部４を形成する工程前もしく
はその工程後半導体基板１上に第２の半導体層８を形成
する工程前において、形成することもできる。
【００２０】また、上述においては、本発明を、埋込み
型半導体レ―ザの製法に適用した場合につき述べたが、
要は、半導体基板本体上に第１の半導体層を形成して、
それらによる半導体基板を得る工程と、その半導体基板
に、上記第１の半導体層側からの局部的エッチング処理
によってエッチンング除去部を形成する工程と、半導体
基板上に、第２の半導体層を、エッチング除去部を埋め
て形成する工程と、半導体基板に、エッチング除去部を
形成する工程またはその工程前もしくはその工程後第２
の半導体層を形成する工程前において、第１の半導体層
側からの局部的エッチング処理によって外部に連通して
いる溝でなる第１の位置合せ用マークを形成する工程
と、第１の位置合せ用マークを形成する工程後第２の半
導体層を形成する工程前において、第１の位置合せ用マ
ークを用いた（その態様は問わない）、半導体基板上に
おける第１の処理を行う工程と、第２の半導体層を形成
する工程後において、第１の位置合せ用マークと位置的
に関係する第２の位置合せ用マークを用いた（その態様
は問わない）、半導体基板上における第２の処理を行う
工程とを有し、第２の半導体層を形成する工程におい
て、第２の半導体層を、上記第１の位置合せ用マークと
しての溝をも埋めて形成する、という種々の半導体装置
の製法に適用し得ることは明らかであろう。
型半導体レ―ザの製法に適用した場合につき述べたが、
要は、半導体基板本体上に第１の半導体層を形成して、
それらによる半導体基板を得る工程と、その半導体基板
に、上記第１の半導体層側からの局部的エッチング処理
によってエッチンング除去部を形成する工程と、半導体
基板上に、第２の半導体層を、エッチング除去部を埋め
て形成する工程と、半導体基板に、エッチング除去部を
形成する工程またはその工程前もしくはその工程後第２
の半導体層を形成する工程前において、第１の半導体層
側からの局部的エッチング処理によって外部に連通して
いる溝でなる第１の位置合せ用マークを形成する工程
と、第１の位置合せ用マークを形成する工程後第２の半
導体層を形成する工程前において、第１の位置合せ用マ
ークを用いた（その態様は問わない）、半導体基板上に
おける第１の処理を行う工程と、第２の半導体層を形成
する工程後において、第１の位置合せ用マークと位置的
に関係する第２の位置合せ用マークを用いた（その態様
は問わない）、半導体基板上における第２の処理を行う
工程とを有し、第２の半導体層を形成する工程におい
て、第２の半導体層を、上記第１の位置合せ用マークと
しての溝をも埋めて形成する、という種々の半導体装置
の製法に適用し得ることは明らかであろう。
【００２１】
【発明の効果】半導体基板本体上に第１の半導体層を形
成して、それらによる半導体基板を得る工程と、その半
導体基板に、第１の半導体層側からの局部的エッチング
処理によってエッチンング除去部を形成する工程と、半
導体基板上に、第２の半導体層を、エッチング除去部を
埋めて形成する工程と、半導体基板に、エッチング除去
部を形成する工程またはその工程前もしくはその工程後
第２の半導体層を形成する工程前において、第１の半導
体層側からの局部的エッチング処理によって外部に連通
している溝でなる第１の位置合せ用マークを形成する工
程と、第１の位置合せ用マークを形成する工程後第２の
半導体層を形成する工程前において、第１の位置合せ用
マークを用いた、半導体基板上における第１の処理を行
う工程と、第２の半導体層を形成する工程後において、
第１の位置合せ用マークと位置的に関係する第２の位置
合せ用マークを用いた、半導体基板上における第２の処
理を行う工程とを有し、そして、第２の半導体層を形成
する工程において、第２の半導体層を、第１の位置合せ
用マークとしての溝をも埋めて形成する半導体装置の製
法において、第２の位置合せ用マークを用いた、半導体
基板上における第２の処理を、第１の位置合せ用マーク
を用いた、半導体基板上における第１の処理の場合と同
様に、予定の位置に高精度に位置合わせして行うことが
できる。
成して、それらによる半導体基板を得る工程と、その半
導体基板に、第１の半導体層側からの局部的エッチング
処理によってエッチンング除去部を形成する工程と、半
導体基板上に、第２の半導体層を、エッチング除去部を
埋めて形成する工程と、半導体基板に、エッチング除去
部を形成する工程またはその工程前もしくはその工程後
第２の半導体層を形成する工程前において、第１の半導
体層側からの局部的エッチング処理によって外部に連通
している溝でなる第１の位置合せ用マークを形成する工
程と、第１の位置合せ用マークを形成する工程後第２の
半導体層を形成する工程前において、第１の位置合せ用
マークを用いた、半導体基板上における第１の処理を行
う工程と、第２の半導体層を形成する工程後において、
第１の位置合せ用マークと位置的に関係する第２の位置
合せ用マークを用いた、半導体基板上における第２の処
理を行う工程とを有し、そして、第２の半導体層を形成
する工程において、第２の半導体層を、第１の位置合せ
用マークとしての溝をも埋めて形成する半導体装置の製
法において、第２の位置合せ用マークを用いた、半導体
基板上における第２の処理を、第１の位置合せ用マーク
を用いた、半導体基板上における第１の処理の場合と同
様に、予定の位置に高精度に位置合わせして行うことが
できる。
【図１】本発明による位置合せ用マークを用いた半導体
装置の製法の実施の形態例としての埋込み型半導体レ―
ザの製法の実施の形態例の説明に供する、順次の工程に
おける略線的断面図である。
装置の製法の実施の形態例としての埋込み型半導体レ―
ザの製法の実施の形態例の説明に供する、順次の工程に
おける略線的断面図である。
【図２】本発明による位置合せ用マークを用いた半導体
装置の製法の実施の形態例としての埋込み型半導体レ―
ザの製法の実施の形態例の説明に供する、図１に示す順
次の工程に続く、順次の工程における略線的断面図であ
る。
装置の製法の実施の形態例としての埋込み型半導体レ―
ザの製法の実施の形態例の説明に供する、図１に示す順
次の工程に続く、順次の工程における略線的断面図であ
る。
１ 半導体基板 ２ 半導体基板本体 ３ 半導体層 ３ａ、３ｂ 半導体層 ４ エッチング除去部 ５ メサ部 ６、１０ 溝 ７、１１ 位置合せ用マーク ８ 半導体層 ８ａ、８ｂ 半導体層 ９ マスク層
Claims (1)
- 【請求項１】 半導体基板本体上に第１の半導体層を形
成して、それらによる半導体基板を得る工程と、 上記半導体基板に、上記第１の半導体層側からの局部的
エッチング処理によってエッチンング除去部を形成する
工程と、 上記半導体基板上に、第２の半導体層を、エッチング除
去部を埋めて形成する工程と、 上記半導体基板に、上記エッチング除去部を形成する工
程またはその工程前もしくはその工程後上記第２の半導
体層を形成する工程前において、上記第１の半導体層側
からの局部的エッチング処理によって外部に連通してい
る溝でなる第１の位置合せ用マークを形成する工程と、 上記第１の位置合せ用マークを形成する工程後上記第２
の半導体層を形成する工程前において、上記第１の位置
合せ用マークを用いた、上記半導体基板上における第１
の処理を行う工程と、 上記第２の半導体層を形成する工程後において、上記第
１の位置合せ用マークと位置的に関係する第２の位置合
せ用マークを用いた、上記半導体基板上における第２の
処理を行う工程とを有し、 上記第２の半導体層を形成する工程において、上記第２
の半導体層を、上記第１の位置合せ用マークとしての溝
をも埋めて形成する半導体装置の製法において、 上記第２の半導体層を形成する工程後、上記第２の半導
体層上に、上記第１の位置合せ用マークを形成している
領域上を局部的に外部に臨ませているマスク層を形成す
る工程と、 上記マスク層を形成する工程後、上記第２の半導体層に
対する、上記マスク層をマスクとするエッチング処理に
よって、上記第１の位置合せ用マークとしての溝を外部
に連通させ、その溝を上記第２の位置合せ用マークとし
て得る工程とを有することを特徴とする位置合せ用マー
クを用いた半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05204796A JP3230725B2 (ja) | 1996-03-08 | 1996-03-08 | 位置合せ用マークを用いた半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05204796A JP3230725B2 (ja) | 1996-03-08 | 1996-03-08 | 位置合せ用マークを用いた半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246159A JPH09246159A (ja) | 1997-09-19 |
| JP3230725B2 true JP3230725B2 (ja) | 2001-11-19 |
Family
ID=12903913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05204796A Expired - Fee Related JP3230725B2 (ja) | 1996-03-08 | 1996-03-08 | 位置合せ用マークを用いた半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3230725B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| AU2002222579A1 (en) * | 2000-12-08 | 2002-06-18 | Nikon Corporation | Substrate, position measuring method, position measuring device, exposure methodand exposure system and device production method |
| JP3812827B2 (ja) * | 2001-08-23 | 2006-08-23 | ソニー株式会社 | 発光素子の取り付け方法 |
| JP2011040687A (ja) * | 2009-08-18 | 2011-02-24 | Sumitomo Electric Ind Ltd | 半導体レーザの製造方法 |
| JP2011223017A (ja) * | 2011-06-10 | 2011-11-04 | Sony Corp | 半導体素子の作製方法 |
-
1996
- 1996-03-08 JP JP05204796A patent/JP3230725B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09246159A (ja) | 1997-09-19 |
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