KR20010077854A - 반도체 장치의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000005530 etching Methods 0.000 claims abstract description 74
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 45
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000002955 isolation Methods 0.000 claims abstract description 35
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 39
- 239000011810 insulating material Substances 0.000 claims description 19
- 125000006850 spacer group Chemical group 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 8
- 238000001459 lithography Methods 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract 2
- 238000001312 dry etching Methods 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 9
- 239000010410 layer Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
(a) 반도체 기판상에 게이트 절연막을 형성하고 또 제1 절연재료로된 제1 절연막 및 제1 절연재료로된 측벽 스페이서를 갖는 복수의 게이트 전극을 상기 게이트 절연 막상의 측벽에 형성하는 단계; (b) 제1 절연재료로 제조되고 상기 반도체 기판상의 제1 절연막 보다 더 얇은 제2 절연막을 적어도 나중 단계에서 콘택트 홀이 형성될 영역에서 형성하는 단계; (c) 상기 게이트 전극 사이의 제1 절연재료를 에칭할 때 에칭 스토퍼로될 수 있는 제3 절연막을 끼워넣는 단계; (d) 상기 반도체 기판상에 소정 형상을 갖는 제1 레지스트 패턴을 형성하고 또 상기 제1 레지스트 패턴 및 상기 제3 절연막을 마스크로 사용하여 상기 게이트 전극이 노출될 때까지 상기 제2 절연막, 제1 절연막 및 측벽 스페이서를 에칭하는 단계; (e) 상기 반도체 기판상에 층간 절연막을 형성하는 단계; (f) 상기 층간 절연막상에 소정 형상을 갖는 제2 레지스트 패턴을 형성하고 또 상기 제2 레지스트 패턴을 마스크로 사용하여 에칭하는 것에 의해 상기 제2 절연막을 노출시키는 단계; 및 (g) 상기 제2 절연막을 제거하는 것에 의해 콘택트 홀을 형성하는 단계를 포함하는 반도체 장치의 제조방법이 개시되어 있다.
Description
본 발명은 반도체장치의 제조방법, 보다 자세하게는 게이트 전극으로부터 반도체 기판 및/또는 소자분리영역에 이르는 콘택트 홀 또는 밀접하게 배치된 게이트 전극 사이의 반도체 기판에 대한 자기 정합적 콘택트 홀을 형성하는 단계를 포함하는 반도체 장치의 제조방법에 관한 것이다.
반도체장치의 고집적화, 고성능화가 진전됨에 따라 게이트 전극의 디자인 룰도 쿼터미크론 이하로 감소되고 트랜지스터의 소스/드레인 영역이 협소하게되어 콘택트 홀(contact hole)의 형성이 곤란하게되었다.
따라서, 고집적 반도체장치 또는 특히 SRAM의 제조에 있어서 레이아웃을 고안하는 것에 의해 이하의 방법을 채용하였다. 즉, 소스/드레인 영역으로부터 소자분리영역(보더리스(borderless) 콘택트 홀)까지 이어지는 1개의 콘택트 홀(공통화 콘택트 홀)에 의해 게이트 전극을 트랜지스터의 소스/드레인 영역과 접속시키거나 및/또는 밀접하게 배치된 게이트 전극 사이의 소스/드레인 영역 상에 SAC(Self Aligned Contact: 자기정합적 콘택트) 방법에 의해 콘택트 홀을 형성한다.
상술한 바와 같이 콘택트 홀을 형성하기 위하여, 보더리스 영역으로되는 게이트 전극과 소자분리영역은 SAC법을 이용하는 것에 의해 콘택트 홀을 개구하는 경우에 에칭 스토퍼(stopper)로서 작용하는 질화 실리콘막으로 피복되어야함에 비하여, SAC법에 의해 콘택트 홀을 에칭하기 전에 게이트 전극상에 공통화 콘택트 홀이 형성되거나 또는 콘택트 홀이 형성되는 영역에서 게이트 전극상의 질화 실리콘 막을 통하여 콘택트 홀이 개구되어야한다.
질화 실리콘 막에 의해 피복된 게이트 전극상의 콘택트 홀을 개구하기 위한 방법으로서, 포토리소그래피 수법에 의해 질화 실리콘 막상에 포토레지스트 층을 형성하는 방법 및 포토레지스트층을 마스크로 이용하는 것에 의한 건식 에칭법에 의해 콘택트 홀을 개구하는 방법이 있다. 게이트 전극의 폭이 넓고 충분한 정렬 여유가 있다면 비교적 용이하게 실시될 수 있다.
그러나, 게이트 전극의 폭이 고집적화에 대응하기위해 협소화되면, 포토리소그래피에서 마스크를 정렬하기가 곤란하게되어 포토레지스트 층의 콘택트 홀 패턴의 일부가 소스/드레인 영역 또는 소자분리영역까지 이르게된다.
상기 상태에서 건식 에칭을 실시하면, 소스/드레인 영역상에 SAC법용으로 제공된 질화 실리콘 막의 에칭 오프(etching off) 이외에 반도체 기판상에 에칭 손상이 생긴다. SAC법에 제공된 질화 실리콘 막의 에칭 오프는 또한 소자분리영역에서도 생긴다. 그 결과, SAC 가공 공정 동안 소자 분리막인 질화 실리콘 막의 에칭 손실량이 너무 많이 생기게된다.
도 11a 내지 도 13c는 질화 실리콘 막으로 피복된 게이트 전극상에 콘택트 홀을 개구하기 위한 통상의 반도체 장치 제조 방법의 일례를 도시하고 있다. 도 11a 내지 도 11c는 콘택트 홀이 소스/드레인 영역(41, 42)에만 위치하는 단면도이고, 도 12a 내지 도 12c 및 도 13a와 도 13b는 콘택트 홀이 소스/드레인 영역(41, 42) 및 소자분리영역(32)에만 위치하는 단면도이다. 참조번호 41은 고농도 소스/드레인 영역이고 42는 저농도 소스/드레인 영역이다.
실리콘 기판(31)상에 소자 분리영역(32)을 형성한다. 이어, 게이트 산화막(33)이 형성된 후 다결정 실리콘 막(34), 텅스텐 실리사이드막(35), 산화막(36) 및 질화 실리콘막(37)을 형성하고 또 포토리소그래피 및 건식 에칭에 의해 게이트 전극을 형성한다.
이어, 질화 실리콘 막을 전면상에 형성하고 에칭 백을 실시하여 게이트 전극의 측면상에 질화 실리콘 막 측벽(38)을 형성한다. SAC법 동안 에칭 스토퍼로되는 질화 실리콘 막(39)을 전면상에 형성한다(도 11a 및 도 12a).
질화 실리콘 막으로 게이트 전극을 피복한 후, 게이트 전극상의 콘택트 홀을 개구하기 위한 레지스트 마스크(41)를 포토리소그래피에 의해 형성한다. 그러나, 게이트 전극의 폭이 좁으면, 리소그래피에 의해 마스크를 레지스터하기가 어렵고 또 포토레지스트 층의 콘택트 홀 패턴의 일부는 소스/드레인 영역(41, 42) 또는 소자분리영역(32)까지 미친다(도 11b 및 도 12b).
상기 상태에서 건식 에칭을 실시한 경우, 에칭은 소스/드레인 영역(41, 42)에서 SAC 가공을 위해 제공된 질화 실리콘 막의 에칭 오프 이외에 반도체 기판(31)을 손상시킨다(도 11c 및 도 12c).
SAC법용으로 제공된 질화 실리콘 막의 에칭 오프는 또한 소자 분리영역(32)에서도 생긴다. 그 결과, 층간 절연막(43)을 형성한 후(도 13b) SAC 패턴 포토레지스트 층(44)(도 13a)을 사용하는 건식 에칭에 의해 소자 분리 막인 산화막의 에칭 손실이 다량 생긴다.
도 13c는 SAC 에칭 및 포토레지스트의 제거를 실시한 후의 공정 단면도이다.
따라서, 질화 실리콘 막으로 피복된 게이트 전극상에 콘택트 홀을 형성하는 경우, 리소그래피에서 마스크의 부정합이 생기면 포토레지스트의 콘택트 홀 패턴의 일부가 소스/드레인 영역 또는 소자분리영역에 이르게된다. 그에의해, 소스/드레인 영역은 에칭에 의해 손상되며, SAC법 동안 에칭 스토퍼로 되는 질화 실리콘막의 에칭 오프 뿐만 아니라 SAC법 동안 산화 실리콘막의 다량 손실이 생겨 접합 약화와 같은 문제를 유발하게된다.
상기와 같은 결점을 감안하여, 본 발명은 질화 실리콘 막으로 피복된 게이트 전극상에 콘택트 홀을 형성함에 있어서 리소그래피에서 마스크 부정합이 생겨도 소스/드레인 영역에서의 손상 및 보더리스 소자분리영역에서의 SAC법 동안 에칭 스토퍼로되는 질화 실리콘 막의 에칭 오프를 유발하지 않는 에칭 스토퍼를 갖는 반도체장치의 제조방법을 제공한다.
도 1a 내지 도 1c는 본 발명의 제1 실시예의 반도체 장치의 전반의 제조공정에서 콘택트 홀이 소스/드레인 영역에만 위치하는 개소의 단면도,
도 2a 내지 도 2c는 본 발명의 제1 실시예의 반도체 장치의 전반의 제조공정에서 콘택트 홀이 소스/드레인 영역 및 소자분리영역에만 위치하는 개소의 단면도,
도 3a 내지 도 3c는 본 발명의 제1 실시예의 반도체 장치의 후반의 제조공정에서 콘택트 홀이 소스/드레인 영역에만 위치하는 개소의 단면도,
도 4a 내지 도 4c는 본 발명의 제2 실시예의 반도체 장치의 전반의 제조공정에서 콘택트 홀이 소스/드레인 영역에만 위치하는 개소의 단면도,
도 5a 내지 도 5c는 본 발명의 제2 실시예의 반도체 장치의 전반의 제조공정에서 콘택트 홀이 소스/드레인 영역 및 소자분리영역에만 위치하는 개소의 단면도,
도 6a 내지 도 6c는 본 발명의 제2 실시예의 반도체 장치의 전반의 제조공정에서 콘택트 홀이 소스/드레인 영역 및 소자분리영역에만 위치하는 개소의 단면도,
도 7a 내지 도 7c는 본 발명의 제3 실시예의 반도체 장치의 전반의 제조공정에서 콘택트 홀이 소스/드레인 영역 및 소자분리영역에만 위치하는 개소의 단면도,
도 8a 내지 도 8c는 본 발명의 제3 실시예의 반도체 장치의 전반의 제조공정에서 콘택트 홀이 소스/드레인 영역 및 소자분리영역에만 위치하는 개소의 단면도,
도 9a 내지 도 9c는 본 발명의 제4 실시예의 반도체 장치의 전반의 제조공정에서 콘택트 홀이 소스/드레인 영역에만 위치하는 개소의 단면도,
도 10a 내지 도 10c는 본 발명의 제4 실시예의 반도체 장치의 전반의 제조공정에서 콘택트 홀이 소스/드레인 영역 및 소자분리영역에만 위치하는 개소의 단면도,
도 11a 내지 도 11c는 통상의 제조방법에 따른 반도체장치의 단면도,
도 12a 내지 도 12c는 통상의 제조방법에 따른 다른 반도체장치의 단면도,
도 13a 내지 도 13c는 통상의 제조방법에 따른 다른 반도체장치의 단면도.
본 발명은,
(a) 반도체 기판상에 게이트 절연막을 형성하고 또 제1 절연재료로된 제1 절연막 및 제1 절연재료로된 측벽 스페이서를 갖는 복수의 게이트 전극을 상기 게이트 절연 막상의 측벽에 형성하는 단계;
(b) 제1 절연재료로 제조되고 상기 반도체 기판상의 제1 절연막 보다 더 얇은 제2 절연막을 적어도 나중 단계에서 콘택트 홀이 형성될 영역에서 형성하는 단계;
(c) 상기 게이트 전극 사이의 제1 절연재료를 에칭할 때 에칭 스토퍼로될 수 있는 제3 절연막을 끼워넣는 단계;
(d) 상기 반도체 기판상에 소정 형상을 갖는 제1 레지스트 패턴을 형성하고 또 상기 제1 레지스트 패턴 및 상기 제3 절연막을 마스크로 사용하여 상기 게이트 전극이 노출될 때까지 상기 제2 절연막, 제1 절연막 및 측벽 스페이서를 에칭하는 단계;
(e) 상기 반도체 기판상에 층간 절연막을 형성하는 단계;
(f) 상기 층간 절연막상에 소정 형상을 갖는 제2 레지스트 패턴을 형성하고 또 상기 제2 레지스트 패턴을 마스크로 사용하여 에칭하는 것에 의해 상기 제2 절연막을 노출시키는 단계; 및
(g) 상기 제2 절연막을 제거하는 것에 의해 콘택트 홀을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
본 발명에 따른 반도체장치의 제조방법에 따르면, 먼저 단계(a)에서는 반도체 기판상에 게이트 절연막과 복수의 게이트 전극을 형성한다. 게이트 절연막과 게이트 전극은 통상의 반도체 장치 제조방법에 사용되는 재료와 두께로 공지 방법에 의해 형성될 수 있다.
게이트 전극은 제1 절연재료로 제조된 제1 절연막 및 제1 절연재료로 측벽상에 제조된 측벽 스페이서를 갖는다. 여기서, 제1 절연재료는 특정 물질에 한정되지 않으며 질화 실리콘 등일 수 있다. 제1 절연막의 두께는 예컨대 약 100 nm 내지 약 200 nm 이다. 반도체 기판 바로 위의 측벽 스페이서의 폭은 예컨대 약 80 nm 내지 약 150 nm 이다. 소자 분리영역은 보통 반도체 기판상에 형성된다. 제1 절연막 사이의 게이트 전극상에 제1 절연재료와는 상이한 절연재료로 제조된 절연막을 형성하는 것이 바람직하다. 제1 절연막이 나중 단계에서 제거된 후에도 게이트 전극의 표면상에서 에칭에 의해 유발되는 손상을 방지할 수 있다. 상기 경우 절연막의 두께는 예컨대 약 5 nm 내지 약 20 nm 이다.
단계(b)에서는 제1 절연재료로 제조되고 제1 절연막보다 얇은 제2 절연막이 나중 단계에서 콘택트 홀이 형성될 반도체 기판상의 영역에서 적어도 형성된다. 여기서, 콘택트 홀이 나중 단계에서 형성될 영역은 1) 반도체 기판상의 영역만; 2) 반도체 기판으로부터 소자분리영역까지의 영역; 3) 반도체 기판으로부터 게이트 전극까지의 영역 및/또는 4) 반도체 기판, 소자분리영역 및 게이트 전극에 이르는 영역을 의미한다.
제2 절연막은 콘택트 홀이 형성될 상술한 영역중에서 적어도 반도체 기판상에서 형성될 수 있다. 제2 절연막은 수득한 반도체 기판의 전면에 형성될 수 있다. 제2 절연막의 두께는 예컨대 약 30 nm 내지 약 50 nm 이다.
단계(c)에서는 제1 절연재료를 에칭할 때 에칭 스토퍼로될 수 있는 제3 절연막이 게이트 전극 사이에 끼워질 수 있다. 이 제3 절연막은 이것의 에칭 속도가 제1 절연재료를 에칭할 때 제1 절연재료의 에칭 속도보다 더 느리기 때문에 에칭 스토퍼로 될 수 있다. 제3 절연막/제1 절연막의 에칭 속도의 비는 예컨대 약 3 이상인 것이 바람직하다. 에칭은 물리적 또는 화학적 건식 에칭법등과 같은 공지 에칭 방법에 의해 조건을 임의로 설정하는 것에 의해 실시할 수 있다. 제3 절연막의 재료는 특별히 제한되지 않으며 제1 절연막과 관련하여 적합하게 선택할 수 있다. 예컨대 제1 절연막이 질화 실리콘이면, 제3 절연막은 SOG 막, 아상압 CVD로 형성된 산화 실리콘막 또는 비감광성 유기막 (비반사성 피복; 예컨대 ARC)을 사용할 수 있다.
적어도 콘택트 홀이 나중 단계에서 형성될 영역에서 제3 절연막을 게이트 전극 사이에 끼워넣으면, 제3 절연막은 제3 절연막 끼워넣은 방법에 따라 모든 게이트 전극의 갭에 끼워질 수 있다. 공지 방법에 의해 반도체 기판의 전면상에 제3 절연막을 형성하고 또 제3 절연막을 에칭하는 것에 의해 측벽 스페이서상의 제1 절연막 및/또는 제2 절연막의 일부를 노출시키는 것에 의해 제3 절연막이 게이트 전극 사이에 끼워질 수 있다. 제3 절연막은 반도체 기판의 전면상에 제3 절연막을 형성한 후 제1 레지스트 패턴을 형성하고 또 제1 레지스트 패턴을 마스크로 사용하여제3 절연막을 에칭하는 것에 의해 측벽 스페이서상의 제1 절연막 및/또는 제2 절연막의 일부를 노출시키는 것에 의해 게이트 전극 사이에 끼워질 수 있다.
단계(d)에서는 이렇게 수득한 반도체 기판상에 소정 형상을 갖는 제1 레지스트 패턴을 형성한다. 상기 제1 레지스트 패턴은 포토리소그래피 및 에칭 수법과 같은 공지 방법에 의해 형성될 수 있다. 상기 제1 레지스트 패턴은 콘택트 홀이 형성될 영역 및 상술한 영역 근처에 개구를 가질 수 있고, 콘택트 홀 형성 영역에만 개구를 갖는 것이 바람직하다.
이어, 제1 레지스트 패턴 및 제3 절연막을 마스크로 사용하는 것에 의해 게이트 전극을 노출시킬 때 까지 제2 절연막, 제1 절연막 및 측벽 스페이서를 에칭한다. 제1 절연재료를 선택적으로 에칭할 수 있는 방법을 선택하는 것에 의해 에칭을 실시하는 것이 바람직하다.
상기 단계 이후에 게이트 전극 사이에 끼워진 제3 절연막을 제거한다. 바람직하게는, 잔류 제2 절연막, 제1 절연막 및 측벽 스페이서를 마스크로 사용하여 제3 절연막만을 선택적으로 에칭시키는 에칭법을 선택하는 것에 의해 제거한다. 제3 절연막이 비 감광성 유기 막이면, 제3 절연막은 애싱(ashing)법에 의해 제1 레지스트 패턴을 제거하는 경우에 제거될 수 있다.
단계 (e)에서는 이렇게 하여 수득한 반도체 기판상에 층간 절연막을 형성한다. 여기서, 층간 절연막은 절연막이 반도체 장치에 사용될 수 있는 한 특정 막에 한정되지 않는다. 층간 절연막은 산화 실리콘 막, 질화 실리콘 막, SOG 막, PSG 막, BPSG 막, FSG 막 등의 단층 또는 적층 막일 수 있다. 특히 산화 실리콘 막이바람직하다. 층간 절연막의 두께는 예컨대 약 100 nm 내지 약 200 nm 이다.
단계 (f)에서는 층간 절연막 상에 소정 형상을 갖는 제2 레지스트 패턴을 형성한다. 이 제2 레지스트 패턴은 제1 레지스트 패턴과 동일한 방식으로 형성될 수 있다. 제2 레지스트 패턴은 콘택트 홀이 형성될 영역 및 그 근처 영역에서 개구를 가질 수 있다. 콘택트 홀 형성 영역에서만 개구를 갖는 것이 바람직하다. 제2 레지스트 패턴의 형상은 제1 레지스트 패턴의 형상과 일치하지 않을 수 있으며 부정합도 허용된다.
이어, 제2 레지스트 패턴을 마스크로 사용하여 에칭에 의해 제 2 절연막을 노출시킨다. 제3 절연막을 전(前) 단계에서 제거하는 경우, 상기 에칭에서 층간 절연막만을 제거하는 것에 의해 제2 절연막이 노출될 수 있다. 제3 절연막이 전 단계에서 제거되지 않는 경우, 층간 절연막과 제3 절연막을 제거하는 것에 의해 제2 절연막을 노출시킬 수 있다. 여기서, 상기 에칭에서 제2 절연막에 관하여 층간 절연막 및 제3 절연막을 선택적으로 에칭시킬 수 있는 방법과 조건을 적합하게 설정하는 것이 바람직하다.
단계 (g)에서는 제2 절연막을 제거한다. 바람직하게는, 게이트 전극과 반도체 기판의 재료에 관하여 제2 절연막을 선택적으로 에칭할 수 있는 방법과 조건을 적합하게 설정하는 것에 의해 제2 절연막을 제거한다. 콘택트 홀은 게이트 전극 사이의 반도체 기판상에만, 반도체 기판으로부터 소자분리영역에 이르는 영역에, 반도체 기판으로부터 게이트 전극에 이르는 영역에 및 반도체 기판, 소자분리영역 및 게이트 전극에 이르는 영역에 형성될 수 있다.
제1 실시예
먼저, SiO2의 필드 절연막을 선택적으로 형성시켜 소자를 분리시킨 P-형 실리콘 기판과 같은 반도체 기판(1)상에 필드 절연막으로 둘러사인 활성 영역의 표면상에 SiO2의 게이트 산화막(3), 다결정성 Si 막(4)의 고융점 금속 실리사이드층(5)의 고융점 금속 폴리사이드막으로된 트랜지스터의 게이트 전극과 그 게이트 전극(4,5) 상면과 측면을 피복하는 질화 실리콘막(7,8)을 형성한 후 SAC 에칭시에 소자분리영역에 대한 에칭 스토퍼 막으로되는 질화 실리코막(9)을 전면에 형성한다. SAC 에칭의 경우 게이트 전극 상면이 노출되지 않도록 실리콘 질화막(7)의 막 두께는 실리콘 질화막(9)의 막 두께보다 두껍게 형성한다. 이렇게하여 반도체 기판(1)에서 1500 내지 3000 rpm의 스핀 코팅에 의해 게이트 전극 간의 홈(groove)에 비감광성의 유기 막(10)을 충전한다.
이때, 충전된 비감광성의 유기 막(10)은 게이트 전극(4,5)의 상면과 측면을 피복한 질화 실리콘 막(9)의 상면 보다 낮게되도록한다(도 1a, 도 2a).
이어, 트랜지스터의 게이트 전극(4,5)과 소스/드레인 영역을 1개의 콘택트 홀(공통화 콘택트 홀)에서 접속시키는 영역 및 게이트 전극 (4,5)상에 콘택트 홀을 형성시키는 영역의 질화 실리콘 막(7) 및 (9)을 제거하기 위하여 건식 에칭의 마스크로되는 레지스트 패턴(21)을 포토리소그래피 기술에 의해 형성한다.
이때, 유기 막(10)은 비감광성이기 때문에 포토리소그래피에 의해서는 현상되지 않고 게이트 전극(4,5) 간의 홈에 충전된 상태는 유지된다(도 1b, 도 2b).
이어, 질화 실리콘막(7, 8, 9)을 비감광성 유기 막(10)에 대한 선택성을 허용하는 조건하, 즉 50 내지 100 mTorr의 압력, 400 내지 800 W의 RF 전력, RIE법에 의한 혼합 가스 플라즈마의 가스 유량 CHF3: Ar: O2= 5 내지 50: 5 내지 50: 50 내지 200: 5 내지 15 sccm의 조건하에서 에칭을 실시한다.
레지스트 패턴(21)의 일부가 포토리소그래피에서 마스크의 부정합에 의해 소스/드레인 영역(11 및/또는 12) 또는 소자분리영역(2)까지 이르더라도, 유기 막(10)은 에칭 스토퍼로 되므로 에칭에 의해 유발될 수 있는 소스/드레인 영역(11,12)의 손실을 유발하지 않으며 또 후술한 SAC 방법에서 에칭 스토퍼로될 질화 실리콘 막(9)의 에칭 오프를 유발하지 않는다(도 1c 및 도 2c).
이어, 레지스트 패턴(21)과 비 감광성 유기 막(10)을 O2플라즈마에 의해 에싱(ashing)하더라도, 산화 실리콘 막(22)을 형성하고 산화막의 에칭(SAC법용 에칭)을 실시하여 트랜지스터의 소스/드레인 영역(11, 12)을 좁게만들고 마스크로 작용할 보더리스 콘택트를 형성하기 위한 레지스트 패턴(23) 및 질화 실리콘 막(7, 8, 9)을 에칭 스토퍼로 사용하는 것에 의해 소자분리영역(2)의 산화 실리콘 막의 대량 손실이 생기지 않는데 이는 전 단계에서 SAC법용 에칭의 에칭 스토퍼로되는 질화 실리콘 막(9)의 에칭 오프가 생기지 않기 때문이다.
도 3b는 SAC 에칭 단계에서 층간 절연막의 산화막을 에칭한 후의 단면도이고 도 3c는 SAC 에칭에서 스토퍼 층으로되는 질화 실리콘 막(9)을 에칭한 후의 단면도이다.
제2 실시예
게이트 전극 간의 홈에 충전된 비 감광성 유기 막(10)이 상술한 제 1 실시예에서 게이트 전극의 상부 및 측벽을 피복하는 질화 실리콘 막(9)의 상면 보다 높으면, 도 4a 및 도 5a에 도시한 바와 같이 트랜지스터의 게이트 전극과 소스/드레인 영역(11,12)을 한 개의 콘택트 홀(공통화 콘택트 홀)에서 접속시키는 영역 및 게이트 전극상에 콘택트 홀을 형성시키는 영역의 질화 실리콘 막(7, 9)을 제거하기 위한 건식 에칭으로서는 이하의 조건을 이용한다.
먼저, 게이트 전극(4,5)의 상면과 측면을 피복한 질화 실리콘 막(9)의 상면보다 높게 형성된 비감광성의 유기 막(10)을 질화 실리콘 막과 선택성이 있는 조건, 구체적으로는 압력을 3 내지 10 mTorr, RF 전력을 300 내지 600W, 가스 유량을 Cl2: O2= 30 내지 60: 30 내지 60 sccm의 혼합 가스 플라즈마 조건에서 에칭한다 (도 4c, 도 5c). 이어서 비감광성의 유기 막(10)과 선택성을 허용하는 제1 실시예에서 나타낸 조건에서 질화 실리콘 막의 에칭을 실시한다.
포토리소그래피에서 마스크의 부정합이 발생하고 레지스트 패턴(21)의 일부가 소스/드레인 영역(11, 12) 또는 소자분리영역까지 이르는 상태에서 에칭을 실시하더라도, 유기 막(10)은 에칭 스토퍼로 되기 때문에 에칭에 의한 소스/드레인 영역의 손실이 생기지 않으며 SAC법용 에칭에서 에칭 스토퍼로되는 질화 실리콘 막의 에칭 오프도 생기지 않는다.
본 발명에 따르면, 포토리소그래피에서 부정합이 생기고 또 게이트 전극이 1개의 콘택트 홀(공통화 콘택트 홀)에 의해 트랜지스터의 소스/드레인 영역과 접속되는 영역 또는 게이트 전극상에 콘택트 홀이 형성되는 영역에서 질화 실리콘 막을 제거하는 단계에서 질화 실리콘 막을 건식 에칭할 때 에칭 스토퍼로 이용되는 게이트 전극 사이의 홈에 아상압 CVD법에 의해 형성된 산화 실리콘 막 또는 SOG 막 또는 스핀 코팅된 비감광성 유기 막(10)을 충전하는 것에 의해 레지스트 마스크 패턴의 일부가 소스/드레인 영역 또는 소자분리영역에 걸쳐있는 상태에서 에칭을 실시하더라도 에칭에 의한 소스/드레인 영역에서의 손실이 생기지 않는다.
SAC법용 에칭에 의해 트랜지스터의 협소한 소스/드레인 영역에서 소자분리영역과 보더리스인 콘택트 홀을 개구하는데 에칭 스토퍼로되는 질화 실리콘 막을 에칭 오프하는 것도 유발하지 않는다. 그 결과, SAC법 동안 소자분리영역에서 산화 실리콘막의 대량 손실을 방지할 수 있다.
Claims (8)
- (a) 반도체 기판상에 게이트 절연막을 형성하고 또 제1 절연재료로된 제1 절연막 및 제1 절연재료로된 측벽 스페이서를 갖는 복수의 게이트 전극을 상기 게이트 절연 막상의 측벽에 형성하는 단계;(b) 제1 절연재료로 제조되고 상기 반도체 기판상의 제1 절연막 보다 더 얇은 제2 절연막을 적어도 나중 단계에서 콘택트 홀이 형성될 영역에서 형성하는 단계;(c) 상기 게이트 전극 사이의 제1 절연재료를 에칭할 때 에칭 스토퍼로될 수 있는 제3 절연막을 끼워넣는 단계;(d) 상기 반도체 기판상에 소정 형상을 갖는 제1 레지스트 패턴을 형성하고 또 상기 제1 레지스트 패턴 및 상기 제3 절연막을 마스크로 사용하여 상기 게이트 전극이 노출될 때까지 상기 제2 절연막, 제1 절연막 및 측벽 스페이서를 에칭하는 단계;(e) 상기 반도체 기판상에 층간 절연막을 형성하는 단계;(f) 상기 층간 절연막상에 소정 형상을 갖는 제2 레지스트 패턴을 형성하고 또 상기 제2 레지스트 패턴을 마스크로 사용하여 에칭하는 것에 의해 상기 제2 절연막을 노출시키는 단계; 및(g) 상기 제2 절연막을 제거하는 것에 의해 콘택트 홀을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제3 절연막을 상기 반도체 기판의 전면상에 형성하고 또 상기 측벽 스페이서상의 제1 절연막 및/또는 상기 제2 절연막의 일부를 노출시키는 것에 의해 상기 제3 절연막을 단계 (c)에 끼워넣는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1 절연재료가 질화 실리콘인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제3 절연막이 SOG 막, SOG 또는 아상압 CVD법에 의해 형성된 산화 실리콘막 또는 비감광성 유기 막인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 단계(e) 전에 상기 게이트 전극 사이에 끼워진 상기 제3 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1 레지스트 패턴이 콘택트 홀이 단계(d)에서 형성될 영역 및/또는 상기 영역 근처에 개구를 갖는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제2 레지스트 패턴이 콘택트 홀이 단계(f)에서 형성될 영역 및/또는 상기 영역 근처에 개구를 갖는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 소자분리영역이 상기 반도체 기판상에 형성되고 또 상기 콘택트 홀이 형성될 영역이 반도체 기판상만의 영역; 상기 반도체 기판으로부터 상기 소자분리영역에 이르는 영역; 상기 반도체 기판으로부터 상기 게이트 전극에 이르는 영역; 또는 상기 반도체 기판으로부터 상기 소자분리영역 및 상기 게이트 전극에 이르는 영역인 것을 특징으로 하는 반도체 장치의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-21327 | 2000-01-31 | ||
| JP2000021327A JP3532134B2 (ja) | 2000-01-31 | 2000-01-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010077854A true KR20010077854A (ko) | 2001-08-20 |
| KR100385649B1 KR100385649B1 (ko) | 2003-05-27 |
Family
ID=18547746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0049667A KR100385649B1 (ko) | 2000-01-31 | 2000-08-25 | 반도체 장치의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6245621B1 (ko) |
| JP (1) | JP3532134B2 (ko) |
| KR (1) | KR100385649B1 (ko) |
| TW (1) | TW466683B (ko) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414220B1 (ko) * | 2001-06-22 | 2004-01-07 | 삼성전자주식회사 | 공유 콘택을 가지는 반도체 장치 및 그 제조 방법 |
| US6576519B1 (en) * | 2001-11-28 | 2003-06-10 | Texas Instruments Incorporated | Method and apparatus for fabricating self-aligned contacts in an integrated circuit |
| JP2003258092A (ja) * | 2002-03-01 | 2003-09-12 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6806584B2 (en) | 2002-10-21 | 2004-10-19 | International Business Machines Corporation | Semiconductor device structure including multiple fets having different spacer widths |
| JP4294298B2 (ja) | 2002-11-18 | 2009-07-08 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US7279746B2 (en) * | 2003-06-30 | 2007-10-09 | International Business Machines Corporation | High performance CMOS device structures and method of manufacture |
| KR100645458B1 (ko) * | 2003-10-02 | 2006-11-13 | 주식회사 하이닉스반도체 | 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법 |
| US6977210B1 (en) * | 2004-06-08 | 2005-12-20 | Nanya Technology Corporation | Method for forming bit line contact hole/contact structure |
| KR100546936B1 (ko) * | 2004-10-21 | 2006-01-26 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 금속배선 형성방법 |
| US7348638B2 (en) * | 2005-11-14 | 2008-03-25 | International Business Machines Corporation | Rotational shear stress for charge carrier mobility modification |
| US8426310B2 (en) * | 2010-05-25 | 2013-04-23 | Freescale Semiconductor, Inc. | Method of forming a shared contact in a semiconductor device |
| US9455254B2 (en) * | 2014-11-07 | 2016-09-27 | Globalfoundries Inc. | Methods of forming a combined gate and source/drain contact structure and the resulting device |
| KR20170024921A (ko) * | 2015-08-26 | 2017-03-08 | 삼성전자주식회사 | 발광 소자 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6010935A (en) * | 1997-08-21 | 2000-01-04 | Micron Technology, Inc. | Self aligned contacts |
| US6117733A (en) * | 1998-05-27 | 2000-09-12 | Taiwan Semiconductor Manufacturing Company | Poly tip formation and self-align source process for split-gate flash cell |
| TW418506B (en) * | 1999-07-07 | 2001-01-11 | Taiwan Semiconductor Mfg | DRAM capacitor fabricating by inlay technology |
-
2000
- 2000-01-31 JP JP2000021327A patent/JP3532134B2/ja not_active Expired - Fee Related
- 2000-08-09 TW TW089116015A patent/TW466683B/zh not_active IP Right Cessation
- 2000-08-14 US US09/637,579 patent/US6245621B1/en not_active Expired - Lifetime
- 2000-08-25 KR KR10-2000-0049667A patent/KR100385649B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001217200A (ja) | 2001-08-10 |
| JP3532134B2 (ja) | 2004-05-31 |
| KR100385649B1 (ko) | 2003-05-27 |
| TW466683B (en) | 2001-12-01 |
| US6245621B1 (en) | 2001-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130502 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20140418 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20150512 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20160509 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |