JPH1022285A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH1022285A JPH1022285A JP17191596A JP17191596A JPH1022285A JP H1022285 A JPH1022285 A JP H1022285A JP 17191596 A JP17191596 A JP 17191596A JP 17191596 A JP17191596 A JP 17191596A JP H1022285 A JPH1022285 A JP H1022285A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- insulating film
- groove
- film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【課題】 Ｃｕ配線表面の酸化を防止し、もって配線
抵抗の低いＣｕによる多層配線を形成する。 【解決手段】 半導体基板１表面に形成された溝３にＣ
ｕ５を埋め込む。その後無電解メッキ溶液を含有した研
磨剤を用いて半導体基板１表面に析出したＣｕ５を研磨
する。
抵抗の低いＣｕによる多層配線を形成する。 【解決手段】 半導体基板１表面に形成された溝３にＣ
ｕ５を埋め込む。その後無電解メッキ溶液を含有した研
磨剤を用いて半導体基板１表面に析出したＣｕ５を研磨
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にＣｕ埋め込み配線の形成方法に関す
る。
方法に関し、特にＣｕ埋め込み配線の形成方法に関す
る。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化に伴う
配線抵抗低減の要請から、アルミニウムによる配線に代
わり、Ｃｕを用いた埋め込み配線あるいはヴィアコンタ
クト技術が注目されるようになってきている。
配線抵抗低減の要請から、アルミニウムによる配線に代
わり、Ｃｕを用いた埋め込み配線あるいはヴィアコンタ
クト技術が注目されるようになってきている。
【０００３】この技術は、図５に示すようにコンタクト
ホール、ヴィアホール、または埋め込み配線用溝などの
溝１３を層間絶縁膜である第１の絶縁膜１２に形成した
後、この第１の絶縁膜１２表面にＴｉＮなどのバリアメ
タル膜１４を形成する。その後、溝１３内にＣｕ１５を
埋め込む。Ｃｕ１５は溝１３内のみでなく、絶縁膜１２
上平坦部にも広がるため、図６に示すように、溝１３内
のみに選択的にＣｕを形成するためにＣＭＰ（Chemical
Mechanical Polishing ）により絶縁膜１２上平坦部の
Ｃｕ１５およびバリアメタル膜１４を除去する。
ホール、ヴィアホール、または埋め込み配線用溝などの
溝１３を層間絶縁膜である第１の絶縁膜１２に形成した
後、この第１の絶縁膜１２表面にＴｉＮなどのバリアメ
タル膜１４を形成する。その後、溝１３内にＣｕ１５を
埋め込む。Ｃｕ１５は溝１３内のみでなく、絶縁膜１２
上平坦部にも広がるため、図６に示すように、溝１３内
のみに選択的にＣｕを形成するためにＣＭＰ（Chemical
Mechanical Polishing ）により絶縁膜１２上平坦部の
Ｃｕ１５およびバリアメタル膜１４を除去する。
【０００４】その後、絶縁膜１２上平坦部の上に層間絶
縁膜である第２の絶縁膜１６を形成する。さらにこの第
２の絶縁膜１２に溝を形成し、上述の工程を繰り返して
第２層目の配線層を形成する。このようにしてＣｕを材
料とする多層配線構造を実現する。
縁膜である第２の絶縁膜１６を形成する。さらにこの第
２の絶縁膜１２に溝を形成し、上述の工程を繰り返して
第２層目の配線層を形成する。このようにしてＣｕを材
料とする多層配線構造を実現する。
【０００５】
【発明が解決しようとする課題】ところで、Ｃｕは大気
中で容易に酸化する。上述の工程を行う際、特にＣＭＰ
工程後の後処理工程、水洗工程においてはＣｕ１５は大
気中に晒されるため、この表面が酸化される。さらにそ
の後第２の絶縁膜１６を形成するのにＣｕの晒される温
度雰囲気は、シランの反応を用いた場合には５００℃未
満、ＴＥＯＳ（Tetraethoxysilane ）を用いた減圧ＣＶ
Ｄ（Chemical Vapor Deposition ）では６５０〜７００
℃、ジクロロシランの反応を用いたＣＶＤでは９００℃
程度となる。このため、前記後処理工程、水洗工程の際
のＣｕ１５表面の酸化はさらに進行し、図８に示すよう
に、Ｃｕ１５の表面に＿＿ｎｍ程度の膜厚のＣｕ酸化物
層１５´が成長してしまう。そして、第２層目の配線層
がある場合、Ｃｕ１５と第２層目の配線層との間にこの
Ｃｕ酸化物層１５´が介在することになり、配線抵抗が
上昇するという問題があった。具体的には、ＣＭＰ直後
のＣｕ配線の抵抗率は１．７μΩ・ｃｍ程度であるが、
ＣＭＰ後の後処理工程、水洗工程、その後の層間絶縁膜
形成等の熱処理工程の後に配線抵抗を測定すると２．５
μΩ・ｃｍと１．５倍程度上昇してしまう。これは半導
体集積回路における高集積化にとって大きな妨げとなる
ものである。本発明ではこの問題点に鑑み、Ｃｕ配線表
面の酸化を防止し、もって配線抵抗の低いＣｕによる多
層配線を形成することを目的とする。
中で容易に酸化する。上述の工程を行う際、特にＣＭＰ
工程後の後処理工程、水洗工程においてはＣｕ１５は大
気中に晒されるため、この表面が酸化される。さらにそ
の後第２の絶縁膜１６を形成するのにＣｕの晒される温
度雰囲気は、シランの反応を用いた場合には５００℃未
満、ＴＥＯＳ（Tetraethoxysilane ）を用いた減圧ＣＶ
Ｄ（Chemical Vapor Deposition ）では６５０〜７００
℃、ジクロロシランの反応を用いたＣＶＤでは９００℃
程度となる。このため、前記後処理工程、水洗工程の際
のＣｕ１５表面の酸化はさらに進行し、図８に示すよう
に、Ｃｕ１５の表面に＿＿ｎｍ程度の膜厚のＣｕ酸化物
層１５´が成長してしまう。そして、第２層目の配線層
がある場合、Ｃｕ１５と第２層目の配線層との間にこの
Ｃｕ酸化物層１５´が介在することになり、配線抵抗が
上昇するという問題があった。具体的には、ＣＭＰ直後
のＣｕ配線の抵抗率は１．７μΩ・ｃｍ程度であるが、
ＣＭＰ後の後処理工程、水洗工程、その後の層間絶縁膜
形成等の熱処理工程の後に配線抵抗を測定すると２．５
μΩ・ｃｍと１．５倍程度上昇してしまう。これは半導
体集積回路における高集積化にとって大きな妨げとなる
ものである。本発明ではこの問題点に鑑み、Ｃｕ配線表
面の酸化を防止し、もって配線抵抗の低いＣｕによる多
層配線を形成することを目的とする。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明の半導体装置の製造方法においては、半導
体基板表面に形成された溝に金属を埋め込む工程と、無
電解メッキ溶液を含有した研磨剤を用いて前記半導体基
板表面に析出した前記金属を研磨する工程とを具備する
ことを特徴とする。
めに、本発明の半導体装置の製造方法においては、半導
体基板表面に形成された溝に金属を埋め込む工程と、無
電解メッキ溶液を含有した研磨剤を用いて前記半導体基
板表面に析出した前記金属を研磨する工程とを具備する
ことを特徴とする。
【０００７】このような構成とすることにより、研磨後
の金属の表面にメッキ溶液中のメッキ金属が選択成長
し、薄膜が形成される。よって金属表面の酸化を防止す
ることが可能となる。従って、多層配線構造における配
線抵抗の上昇を抑えることができる。
の金属の表面にメッキ溶液中のメッキ金属が選択成長
し、薄膜が形成される。よって金属表面の酸化を防止す
ることが可能となる。従って、多層配線構造における配
線抵抗の上昇を抑えることができる。
【０００８】
【発明の実施の形態】本発明の実施例を図１ないし図３
を用いて説明する。まず、図１に示すようにコンタクト
ホール、ヴィアホール、または埋め込み配線用溝などの
溝３を層間絶縁膜である第１の絶縁膜２に形成した後、
この第１の絶縁膜２表面にＴｉＮなどのバリアメタル膜
４を形成する。その後、溝３内にＣｕ５を埋め込む。Ｃ
ｕ５は溝３内のみでなく、第１の絶縁膜２上平坦部にも
広がるため、図２に示すように、溝３内のみに選択的に
Ｃｕを形成するためにＣＭＰ（Chemical Mechanical Po
lishing ）により絶縁膜２上平坦部のＣｕ５およびバリ
アメタル膜４を除去する。ＣＭＰの具体的な方法として
は、コロイダル・シリカ（ＳｉＯ2 ）、Ｈ2 Ｏ2 及びグ
リシンの混合物をスラリーとし、このスラリーをＣｕ５
の形成された半導体ウエハの加工点にかけながら、研磨
布が敷かれたターンテーブル上に加工点のある面を押し
付けながらＣｕ５及びバリアメタル膜４を研磨する。
を用いて説明する。まず、図１に示すようにコンタクト
ホール、ヴィアホール、または埋め込み配線用溝などの
溝３を層間絶縁膜である第１の絶縁膜２に形成した後、
この第１の絶縁膜２表面にＴｉＮなどのバリアメタル膜
４を形成する。その後、溝３内にＣｕ５を埋め込む。Ｃ
ｕ５は溝３内のみでなく、第１の絶縁膜２上平坦部にも
広がるため、図２に示すように、溝３内のみに選択的に
Ｃｕを形成するためにＣＭＰ（Chemical Mechanical Po
lishing ）により絶縁膜２上平坦部のＣｕ５およびバリ
アメタル膜４を除去する。ＣＭＰの具体的な方法として
は、コロイダル・シリカ（ＳｉＯ2 ）、Ｈ2 Ｏ2 及びグ
リシンの混合物をスラリーとし、このスラリーをＣｕ５
の形成された半導体ウエハの加工点にかけながら、研磨
布が敷かれたターンテーブル上に加工点のある面を押し
付けながらＣｕ５及びバリアメタル膜４を研磨する。
【０００９】本願におけるＣＭＰではこのとき、スラリ
ーにＡｕ無電解メッキ溶液（例えば、エヌ・イー・ケム
キャット社製のECF-66B-C ）が混合されており、Ａｕ無
電解メッキ溶液中のＡｕがＣｕ５表面およびバリアメタ
ル膜４上に析出し、＿＿ｎｍ程度の薄膜６を形成する。
この際、ＣＭＰを施す時間は＿＿秒程度であり、第１の
絶縁膜２上平坦部表面にＡｕが析出する前にＣＭＰを終
了することになる。よって、Ａｕによる埋め込み配線間
の短絡は起こらない。
ーにＡｕ無電解メッキ溶液（例えば、エヌ・イー・ケム
キャット社製のECF-66B-C ）が混合されており、Ａｕ無
電解メッキ溶液中のＡｕがＣｕ５表面およびバリアメタ
ル膜４上に析出し、＿＿ｎｍ程度の薄膜６を形成する。
この際、ＣＭＰを施す時間は＿＿秒程度であり、第１の
絶縁膜２上平坦部表面にＡｕが析出する前にＣＭＰを終
了することになる。よって、Ａｕによる埋め込み配線間
の短絡は起こらない。
【００１０】その後、通常のＣＭＰ工程と同様に、後処
理工程、例えばブラシ・スクラバー及び希弗酸処理、並
びに水洗工程、具体的には１．５ｌ／ｍｉｎの流量で１
分間の流水処理、及び３０秒の乾燥を行い、図３に示す
ように第２層目の層間絶縁膜である第２の絶縁膜７を形
成し、上記の工程をそのまま踏襲して、図４に示すよう
な多層配線構造を形成する。
理工程、例えばブラシ・スクラバー及び希弗酸処理、並
びに水洗工程、具体的には１．５ｌ／ｍｉｎの流量で１
分間の流水処理、及び３０秒の乾燥を行い、図３に示す
ように第２層目の層間絶縁膜である第２の絶縁膜７を形
成し、上記の工程をそのまま踏襲して、図４に示すよう
な多層配線構造を形成する。
【００１１】実際に絶縁膜表面に形成された溝配線及び
コンタクトホール（又はヴィアホール）内部に配線用金
属を埋め込んだ後にフィールド上の余分な金属に対しＣ
ＭＰを施す際にポリッシング液中のＡｕ無電解メッキ溶
液の混合の有無をパラメータとしてポリッシングを行っ
た。その後、ＣＭＰ後処理から層間膜形成を行った後、
層間膜を開口し、その開口部から配線抵抗の測定を行っ
た。このとき、Ｃｕ配線はＣｕ部断面で配線幅０．４μ
ｍ、配線厚０．４μｍ、配線長１．０μｍであった。そ
の結果を図５に示す。図５によれば、配線抵抗は、従来
では１．５６×１０3 Ωであったが、本発明の半導体装
置の製造方法によれば、１．０３×１０3 Ωまで低減さ
れることが確認できた。これは、抵抗率に換算すれば
２．５μΩ・ｃｍから１．７μΩ・ｃｍまでの低減とな
る。
コンタクトホール（又はヴィアホール）内部に配線用金
属を埋め込んだ後にフィールド上の余分な金属に対しＣ
ＭＰを施す際にポリッシング液中のＡｕ無電解メッキ溶
液の混合の有無をパラメータとしてポリッシングを行っ
た。その後、ＣＭＰ後処理から層間膜形成を行った後、
層間膜を開口し、その開口部から配線抵抗の測定を行っ
た。このとき、Ｃｕ配線はＣｕ部断面で配線幅０．４μ
ｍ、配線厚０．４μｍ、配線長１．０μｍであった。そ
の結果を図５に示す。図５によれば、配線抵抗は、従来
では１．５６×１０3 Ωであったが、本発明の半導体装
置の製造方法によれば、１．０３×１０3 Ωまで低減さ
れることが確認できた。これは、抵抗率に換算すれば
２．５μΩ・ｃｍから１．７μΩ・ｃｍまでの低減とな
る。
【００１２】本実施例では、埋め込み配線用の溝にＣｕ
を埋め込む際に生じる、層間絶縁膜平坦部上の余分なＣ
ｕをＣＭＰで除去する際にＡｕ無電解メッキ溶液が混合
された分散剤を用いることで、埋め込まれたＣｕの表面
にＡｕの薄膜を形成し、Ｃｕ表面の酸化を防止すること
が可能となる。従って、多層配線構造における配線抵抗
の上昇を抑えることができる。
を埋め込む際に生じる、層間絶縁膜平坦部上の余分なＣ
ｕをＣＭＰで除去する際にＡｕ無電解メッキ溶液が混合
された分散剤を用いることで、埋め込まれたＣｕの表面
にＡｕの薄膜を形成し、Ｃｕ表面の酸化を防止すること
が可能となる。従って、多層配線構造における配線抵抗
の上昇を抑えることができる。
【００１３】なお、本実施例では分散剤中にＡｕ無電解
メッキ溶液を混合し、Ｃｕ表面にＡｕの薄膜を形成した
が、これに限らず、Ａｇ、Ｓｎ、Ｐｂ、Ｃｕ、Ｎｉなど
の金属でも可能である。
メッキ溶液を混合し、Ｃｕ表面にＡｕの薄膜を形成した
が、これに限らず、Ａｇ、Ｓｎ、Ｐｂ、Ｃｕ、Ｎｉなど
の金属でも可能である。
【００１４】
【発明の効果】本発明により、ＣＭＰ後のＣｕ配線表面
の酸化を防止することが可能となる。従って、多層配線
構造における配線抵抗の上昇を抑えることができる。
の酸化を防止することが可能となる。従って、多層配線
構造における配線抵抗の上昇を抑えることができる。
【図１】本発明の実施例を示す製造工程図である。
【図２】本発明の実施例を示す製造工程図である。
【図３】本発明の実施例を示す製造工程図である。
【図４】本発明の実施例を示す製造工程図である。
【図５】本発明による配線抵抗低減効果を示す図であ
る。
る。
【図６】従来の半導体装置の製造方法を示す製造工程図
である。
である。
【図７】従来の半導体装置の製造方法を示す製造工程図
である。
である。
【図８】従来の半導体装置の製造方法を示す製造工程図
である。
である。
１、１１ 半導体基板 ２、１２ 第１の絶縁膜 ３、１３、２３ 溝 ４、１４、２４ バリアメタル膜 ５、１５、２５ Ｃｕ ６ 薄膜 ７、１６ 第２の絶縁膜
Claims (3)
- 【請求項１】 半導体基板表面に形成された溝に金属を
埋め込む工程と、 無電解メッキ溶液を含有した研磨剤を用いて前記半導体
基板表面に析出した前記金属を研磨する工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記無電解メッキ溶液はＡｕ、Ａｇ、Ｓ
ｎ、Ｐｂ、Ｃｕ、Ｎｉから選ばれる１つの材料をメッキ
するために用いられることを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 前記金属はＣｕであることを特徴とする
請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17191596A JPH1022285A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17191596A JPH1022285A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022285A true JPH1022285A (ja) | 1998-01-23 |
Family
ID=15932204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17191596A Pending JPH1022285A (ja) | 1996-07-02 | 1996-07-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022285A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100332118B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 금속 배선 형성 방법 |
| KR20020034372A (ko) * | 2000-11-01 | 2002-05-09 | 박종섭 | 반도체소자의 금속배선 형성방법 |
| KR100403330B1 (ko) * | 1999-12-31 | 2003-10-30 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| US6683002B1 (en) * | 2000-08-10 | 2004-01-27 | Chartered Semiconductor Manufacturing Ltd. | Method to create a copper diffusion deterrent interface |
| US6815357B2 (en) | 2001-11-28 | 2004-11-09 | Renesas Technology Corporation | Process and apparatus for manufacturing a semiconductor device |
| KR100772250B1 (ko) | 2005-12-27 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 반도체 다마신 공정에서의 금속배선 형성 방법 |
| JP2008536295A (ja) * | 2005-03-11 | 2008-09-04 | エルジー・ケム・リミテッド | 銀被覆電極を有するｌｃｄ装置 |
| US7795150B2 (en) * | 2004-11-29 | 2010-09-14 | Renesas Electronics America Inc. | Metal capping of damascene structures to improve reliability using hyper selective chemical-mechanical deposition |
-
1996
- 1996-07-02 JP JP17191596A patent/JPH1022285A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100332118B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 금속 배선 형성 방법 |
| KR100403330B1 (ko) * | 1999-12-31 | 2003-10-30 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| US6683002B1 (en) * | 2000-08-10 | 2004-01-27 | Chartered Semiconductor Manufacturing Ltd. | Method to create a copper diffusion deterrent interface |
| KR20020034372A (ko) * | 2000-11-01 | 2002-05-09 | 박종섭 | 반도체소자의 금속배선 형성방법 |
| US6815357B2 (en) | 2001-11-28 | 2004-11-09 | Renesas Technology Corporation | Process and apparatus for manufacturing a semiconductor device |
| US7795150B2 (en) * | 2004-11-29 | 2010-09-14 | Renesas Electronics America Inc. | Metal capping of damascene structures to improve reliability using hyper selective chemical-mechanical deposition |
| JP2008536295A (ja) * | 2005-03-11 | 2008-09-04 | エルジー・ケム・リミテッド | 銀被覆電極を有するｌｃｄ装置 |
| KR100772250B1 (ko) | 2005-12-27 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 반도체 다마신 공정에서의 금속배선 형성 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE39126E1 (en) | Two-step chemical mechanical polishing process for producing flush and protruding tungsten plugs | |
| US6890857B2 (en) | Semiconductor device having a multilayer wiring structure and pad electrodes protected from corrosion, and method for fabricating the same | |
| JP3974023B2 (ja) | 半導体装置の製造方法 | |
| JP3360350B2 (ja) | 表面平坦化法 | |
| JP2004534377A (ja) | 集積回路を平坦化するための粘性保護オーバレイ層 | |
| KR100226742B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| JP4629244B2 (ja) | 半導体デバイス | |
| US6248665B1 (en) | Delamination improvement between Cu and dielectrics for damascene process | |
| JPH1022285A (ja) | 半導体装置の製造方法 | |
| JP2000208516A (ja) | 多層配線構造をもつ半導体装置およびその製造方法。 | |
| JP3244058B2 (ja) | 半導体装置の製造方法 | |
| US6642145B1 (en) | Method of manufacturing an integrated circuit with a dielectric diffusion barrier layer formed between interconnects and interlayer dielectric layers | |
| JPH0969522A (ja) | 埋め込み導電層の形成方法 | |
| US6174813B1 (en) | Dual damascene manufacturing process | |
| JP2000012543A (ja) | 半導体集積回路装置の製造方法 | |
| US20060189131A1 (en) | Composition and process for element displacement metal passivation | |
| JPH10172969A (ja) | 半導体装置の製造方法 | |
| US6225681B1 (en) | Microelectronic interconnect structures and methods for forming the same | |
| KR100478483B1 (ko) | 반도체 소자의 제조 방법 | |
| JP3127983B2 (ja) | 半導体装置の製造方法 | |
| JP3628903B2 (ja) | 半導体装置の製造方法 | |
| JP4336139B2 (ja) | 有機ｉｌｄ（インターレベル誘電体）内のバイア抵抗シフトを除去する方法 | |
| KR100286253B1 (ko) | 질소플라즈마를 이용한 선택적 금속박막 증착방법 및 그를 이용한 다층금속 연결배선 방법 | |
| JP2001102448A (ja) | 配線の形成方法 | |
| JP4064595B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040210 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040220 |
|
| A521 | Written amendment |
Effective date: 20040413 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20040615 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040811 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040910 |