KR20020000905A - 반도체 소자의 게이트 형성 방법 - Google Patents

반도체 소자의 게이트 형성 방법 Download PDF

Info

Publication number
KR20020000905A
KR20020000905A KR1020000033973A KR20000033973A KR20020000905A KR 20020000905 A KR20020000905 A KR 20020000905A KR 1020000033973 A KR1020000033973 A KR 1020000033973A KR 20000033973 A KR20000033973 A KR 20000033973A KR 20020000905 A KR20020000905 A KR 20020000905A
Authority
KR
South Korea
Prior art keywords
tantalum oxide
gate
forming
oxide film
tungsten
Prior art date
Application number
KR1020000033973A
Other languages
English (en)
Other versions
KR100593146B1 (ko
Inventor
이주완
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000033973A priority Critical patent/KR100593146B1/ko
Publication of KR20020000905A publication Critical patent/KR20020000905A/ko
Application granted granted Critical
Publication of KR100593146B1 publication Critical patent/KR100593146B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 탄탈륨 산화막(Ta2O5)으로 게이트 산화막을 형성하고 확산 장벽층 또는 전극으로 텅스텐 질화막(WNx)을 형성한 후 열처리 공정을 실시하여 텅스텐 질화막의 질소 원자가 탄탈륨 산화막으로 확산되도록 함으로써 소자의 전류 누설 특성과 항복 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성 방법이 제시된다.

Description

반도체 소자의 게이트 형성 방법{Method of forming a gate in a semiconductor device}
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 특히 탄탈륨 산화막(Ta2O5)으로 게이트 산화막을 형성하고 확산 장벽층 또는 전극으로 텅스텐 질화막(WNx)을 형성하여 전류 누설 특성과 항복 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성 방법에 관한 것이다.
반도체 소자의 디자인 룰이 감소함에 따라 RC 지연 및 폴리실리콘의 소모 문제를 해결하고, NMOS 트랜지스터 및 PMOS 트랜지스터를 낮은 전압에서 동시에 구동시키기 위한 저저항 게이트 전극으로 금속을 사용하려는 많은 연구가 있어 왔다. 또한, 게이트 산화막이 점점 얇아지고, 3.0㎚ 이하의 실리콘 산화막(SiO2) 등가 두께를 갖는 산화막이 요구됨에 따라 기존의 유전 물질로는 누설 전류 특성을 만족할 수 없게 되었다. 따라서, 유전율이 높은 물질로 실리콘 산화막을 대체하고 폴리실리콘 대신에 금속을 게이트 전극으로 사용하는 구조에 대한 요구가 높아지고 있다. 그러나, 금속 게이트 전극과 게이트 산화막과의 반응을 효과적으로 억제하는 동시에 전기적 특성을 만족하는 게이트 형성 공정에 대한 연구가 아직 충분히 이루어지고 있지 않다.
따라서, 본 발명은 금속 게이트 전극과 게이트 산화막과의 반응을 효과적으로 억제할 수 있으며 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 탄탈륨 산화막을 형성한 후 텅스텐 질화막 및 텅스텐막을 순차적으로 형성하는 단계와, 열처리 공정을 실시하여 상기 텅스텐 질화막의 질소 원자를 상기 탄탈륨 산화막으로 확산시키는 단계와, 상기 텅스텐막, 텅스텐 질화막 및 탄탈륨 산화막을 패터닝하여 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하며, 상기 텅스텐막을 형성하지 않고 텅스텐 질화막만을 형성하는 것을 특징으로 한다.
도 1은 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위해 도시한 소자의 단면도.
도 2(a) 및 도 2(b)는 WNx, W, PVD TiN, CVD TiN의 열처리 전과 열처리 후의 항복 특성을 나타낸 그래프.
도 3(a) 및 도 3(b)는 확산 방지막으로 WNx 및 TiN을 형성하고 열처리 공정을 실시한 후의 단면 사진.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 탄탈륨 산화막
13 : 텅스텐 질화막 14 : 텅스텐막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.
반도체 기판(11) 상부에 게이트 산화막으로 탄탈륨 산화막(Ta2O5)(12)을 6∼10㎚의 두께로 형성하고, 750∼850℃ 정도의 온도를 유지하는 산소 분위기에서 열처리 공정을 실시한다. 전체 구조 상부에 텅스텐 질화막(WNx)(13) 및 텅스텐막 (W)(14)을 순차적으로 형성한다. 그리고, 800∼950℃ 정도의 온도를 유지하는 질소 분위기에서 10∼60초 동안 열처리 공정을 실시하여 텅스텐 질화막(13) 내부의 질소원자가 탄탈륨 산화막(12)으로 확산되도록 한다. 텅스텐 질화막(13)은 5∼40㎚의 두께로 형성하고, 텅스텐막(14)은 40∼80㎚의 두께로 형성한다. 텅스텐막(14), 텅스텐 질화막(13) 및 탄탈륨 산화막(12)을 패터닝하여 게이트 전극을 형성한다.
상기에서 텅스텐막(14)을 형성하지 않고, 텅스텐 질화막(13)을 40∼120㎚의 두께로 형성한 후 이후 공정을 실시하여 게이트를 형성할 수 있다.
도 2(a) 및 도 2(b)는 WNx, W, PVD TiN, CVD TiN을 열처리하기 전과 900℃에서 열처리한 후의 항복 특성을 나타낸 그래프이다. 그래프에서 볼 수 있는 바와 같이 WNx의 고온 특성이 다른 물질에 비해 우수함을 알 수 있으며, 열처리 공정을 통해 그 특성이 향상됨을 알 수 있다.
도 3(a) 및 도 3(b)는 확산 방지막으로 WNx 및 TiN을 형성하고 열처리 공정을 실시한 후의 단면 TEM 사진이다. 도시된 바와 같이 TiN내에는 보이드가 형성되어 하부층의 원자가 보이드를 통해 상부층으로 확산될 수 있어 소자의 특성을 열화시킬 수 있지만, WNx는 보이드가 형성되지 않으므로 TiN에 비해 확산 방지막으로서의 역할이 우수함을 알 수 있다.
상술한 바와 같이 본 발명에 의하면 게이트 산화막으로 유전율이 높은 탄탈륨 산화막을 형성함으로써 10㎚ 이상의 충분한 물리적 두께를 유지하면서도 3.0㎚이하의 실리콘 산화막 등가 두께를 갖는 얇은 산화막을 형성할 수 있다. 또한, 확산 방지막으로 WNx를 사용함으로써 확산 방지막을 형성하지 않고 텅스텐막을 형성하는 경우 또는 TiN을 확산 방지막으로 형성하는 경우에 비해 고온 열안정성과 전기적 특성을 향상시킬 수 있다. 한편, 일반적인 확산 방지막은 열처리 공정을 실시할 때 열화되는 경향이 있으나 WNx는 열처리 공정을 실시할 때 오히려 그 특성이 향상되므로 후속 열처리 공정시 게이트 전극과 게이트 산화막 사이에 우수한 확산 방지막을 인시투로 형성할 수 있다.

Claims (11)

  1. 반도체 기판 상부에 탄탈륨 산화막을 형성한 후 텅스텐 질화막 및 텅스텐막을 순차적으로 형성하는 단계와,
    열처리 공정을 실시하여 상기 텅스텐 질화막의 질소 원자를 상기 탄탈륨 산화막으로 확산시키는 단계와,
    상기 텅스텐막, 텅스텐 질화막 및 탄탈륨 산화막을 패터닝하여 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  2. 제 1 항에 있어서, 상기 탄탈륨 산화막은 6 내지 10㎚의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  3. 제 1 항에 있어서, 상기 탄탈륨 산화막을 형성한 후 750 내지 850℃의 온도를 유지하는 산소 분위기에서 열처리 공정을 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  4. 제 1 항에 있어서, 상기 텅스텐 질화막은 5 내지 40㎚의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  5. 제 1 항에 있어서, 상기 텅스텐막은 40 내지 80㎚의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  6. 제 1 항에 있어서, 상기 열처리 공정은 800 내지 950℃의 온도를 유지하는 질소 분위기에서 10 내지 60초 동안 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  7. 반도체 기판 상부에 탄탈륨 산화막을 형성한 후 텅스텐 질화막을 형성하는 단계와,
    열처리 공정을 실시하여 상기 텅스텐 질화막의 질소 원자를 상기 탄탈륨 산화막으로 확산시키는 단계와,
    상기 텅스텐 질화막 및 탄탈륨 산화막을 패터닝하여 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  8. 제 7 항에 있어서, 상기 탄탈륨 산화막은 6 내지 10㎚의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  9. 제 7 항에 있어서, 상기 탄탈륨 산화막을 형성한 후 750 내지 850℃의 온도를 유지하는 산소 분위기에서 열처리 공정을 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  10. 제 7 항에 있어서, 상기 텅스텐 질화막은 40 내지 120㎚의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  11. 제 7 항에 있어서, 상기 열처리 공정은 800 내지 950℃의 온도를 유지하는 질소 분위기에서 10 내지 60초 동안 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
KR1020000033973A 2000-06-20 2000-06-20 반도체 소자의 게이트 형성 방법 KR100593146B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000033973A KR100593146B1 (ko) 2000-06-20 2000-06-20 반도체 소자의 게이트 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000033973A KR100593146B1 (ko) 2000-06-20 2000-06-20 반도체 소자의 게이트 형성 방법

Publications (2)

Publication Number Publication Date
KR20020000905A true KR20020000905A (ko) 2002-01-09
KR100593146B1 KR100593146B1 (ko) 2006-06-26

Family

ID=19672817

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000033973A KR100593146B1 (ko) 2000-06-20 2000-06-20 반도체 소자의 게이트 형성 방법

Country Status (1)

Country Link
KR (1) KR100593146B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100707311B1 (ko) * 2005-10-11 2007-04-12 이후근 골프용 조정기구 및 골프용 조정기구를 구비하는 골프용모자

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335562A (ja) * 1992-05-29 1993-12-17 Oki Electric Ind Co Ltd 半導体装置の製造方法
DE69517158T2 (de) * 1994-11-30 2001-01-25 Micron Technology Inc Verfahren zum auftragen von wolframnitrid unter verwendung eines silicium enthaltenden gases
JP3369827B2 (ja) * 1995-01-30 2003-01-20 株式会社東芝 半導体装置及びその製造方法
KR100252055B1 (ko) * 1997-12-11 2000-04-15 윤종용 커패시터를 포함하는 반도체장치 및 그 제조방법
US6060406A (en) * 1998-05-28 2000-05-09 Lucent Technologies Inc. MOS transistors with improved gate dielectrics

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100707311B1 (ko) * 2005-10-11 2007-04-12 이후근 골프용 조정기구 및 골프용 조정기구를 구비하는 골프용모자

Also Published As

Publication number Publication date
KR100593146B1 (ko) 2006-06-26

Similar Documents

Publication Publication Date Title
US8030716B2 (en) Self-aligned CMOS structure with dual workfunction
US8450161B2 (en) Method of fabricating a sealing structure for high-k metal gate
US20080105920A1 (en) Semiconductor devices and fabrication process thereof
KR20050045737A (ko) 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
JP2002026319A (ja) 半導体素子のゲート形成方法
JP2007173796A (ja) ｐＦＥＴ材料としての金属酸窒化物を用いた半導体構造およびその製造方法
JP4651848B2 (ja) 半導体装置およびその製造方法並びにｃｍｏｓトランジスタ
WO2011057492A1 (zh) 一种半导体器件及其制造方法
US7820538B2 (en) Method of fabricating a MOS device with non-SiO2 gate dielectric
JP2006522481A (ja) Ｍｏｓトランジスタのためのゲート電極
KR100642761B1 (ko) 반도체 소자 및 그 제조 방법
KR100791007B1 (ko) 금속 실리사이드 나노 결정을 구비하는 비휘발성 메모리소자, 상기 금속 실리사이드 나노 결정 형성 방법 및 상기비휘발성 메모리 소자의 제조방법
KR20070009303A (ko) 반도체 소자 및 이의 제조 방법
KR100843230B1 (ko) 금속층을 가지는 게이트 전극을 구비한 반도체 소자 및 그제조 방법
KR100593146B1 (ko) 반도체 소자의 게이트 형성 방법
KR100712523B1 (ko) 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
JP4757579B2 (ja) 絶縁ゲート型半導体装置及びその製造方法
JP2008311661A (ja) 半導体素子及びそのゲート形成方法
US11049722B2 (en) Methods and materials for modifying the threshold voltage of metal oxide stacks
KR20030059439A (ko) 텅스텐 게이트 및 텅스텐 게이트 형성 방법
TW201214575A (en) Metal gate transistor and method for fabricating the same
KR100616500B1 (ko) 반도체소자의 게이트 전극 및 그 제조 방법
KR100632618B1 (ko) 반도체 소자의 게이트 전극 형성 방법
JP2001217323A (ja) Ｃｍｏｓデバイス二重金属ゲート構造作製方法
KR100937992B1 (ko) 게이트전극 및 그를 구비한 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee