JP2007073967A - 多層ゲート電極及びその製造方法、ならびに多層ゲート電極が形成された半導体素子及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 110
- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 71
- 229910052751 metal Inorganic materials 0.000 claims abstract description 70
- 239000002184 metal Substances 0.000 claims abstract description 70
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 66
- 239000010937 tungsten Substances 0.000 claims abstract description 66
- 239000012535 impurity Substances 0.000 claims abstract description 44
- 230000004888 barrier function Effects 0.000 claims abstract description 24
- 239000003870 refractory metal Substances 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 25
- 230000008569 process Effects 0.000 claims description 19
- 238000000137 annealing Methods 0.000 claims description 16
- 239000010936 titanium Substances 0.000 claims description 15
- 229910021332 silicide Inorganic materials 0.000 claims description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 13
- 229910052719 titanium Inorganic materials 0.000 claims description 8
- 229910052735 hafnium Inorganic materials 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 239000002131 composite material Substances 0.000 claims description 6
- 239000010955 niobium Substances 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- 229910010421 TiNx Inorganic materials 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 229910052758 niobium Inorganic materials 0.000 claims description 3
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims description 3
- 229910052762 osmium Inorganic materials 0.000 claims description 3
- SYQBFIAQOQZEGI-UHFFFAOYSA-N osmium atom Chemical compound [Os] SYQBFIAQOQZEGI-UHFFFAOYSA-N 0.000 claims description 3
- 238000004806 packaging method and process Methods 0.000 claims description 3
- 238000002161 passivation Methods 0.000 claims description 3
- 229910052702 rhenium Inorganic materials 0.000 claims description 3
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 claims description 3
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052726 zirconium Inorganic materials 0.000 claims description 3
- 229910004156 TaNx Inorganic materials 0.000 claims 1
- 229910008764 WNx Inorganic materials 0.000 claims 1
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 150000002739 metals Chemical class 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 230000000052 comparative effect Effects 0.000 description 14
- 238000012360 testing method Methods 0.000 description 10
- 230000009977 dual effect Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- SEQDDYPDSLOBDC-UHFFFAOYSA-N Temazepam Chemical compound N=1C(O)C(=O)N(C)C2=CC=C(Cl)C=C2C=1C1=CC=CC=C1 SEQDDYPDSLOBDC-UHFFFAOYSA-N 0.000 description 2
- 229910008486 TiSix Inorganic materials 0.000 description 2
- 229910007926 ZrCl Inorganic materials 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- ZYLGGWPMIDHSEZ-UHFFFAOYSA-N dimethylazanide;hafnium(4+) Chemical compound [Hf+4].C[N-]C.C[N-]C.C[N-]C.C[N-]C ZYLGGWPMIDHSEZ-UHFFFAOYSA-N 0.000 description 2
- DWCMDRNGBIZOQL-UHFFFAOYSA-N dimethylazanide;zirconium(4+) Chemical compound [Zr+4].C[N-]C.C[N-]C.C[N-]C.C[N-]C DWCMDRNGBIZOQL-UHFFFAOYSA-N 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- MNWRORMXBIWXCI-UHFFFAOYSA-N tetrakis(dimethylamido)titanium Chemical compound CN(C)[Ti](N(C)C)(N(C)C)N(C)C MNWRORMXBIWXCI-UHFFFAOYSA-N 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 229910052582 BN Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 239000011218 binary composite Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Electrodes Of Semiconductors (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
【課題】高温で安定であり、抵抗等の特性が改善され、信頼性が高い多層ゲート電極及びこれを備える半導体素子、ならびに多層ゲート電極の製造方法及び半導体素子の製造方法を提供する。
【解決手段】多層ゲート電極は、ゲート絶縁膜上に形成され導電型不純物がドープされた多結晶半導体膜と、前記多結晶半導体膜上に形成されタングステン(W1−x)及び非タングステン金属(Mx、x=0.01〜0.55)を含むオーミックコンタクト膜と、前記オーミックコンタクト膜の上に形成された金属バリヤ膜と、前記金属バリヤ膜の上に形成された高融点金属膜と、を備える。
【選択図】図1
【解決手段】多層ゲート電極は、ゲート絶縁膜上に形成され導電型不純物がドープされた多結晶半導体膜と、前記多結晶半導体膜上に形成されタングステン(W1−x)及び非タングステン金属(Mx、x=0.01〜0.55)を含むオーミックコンタクト膜と、前記オーミックコンタクト膜の上に形成された金属バリヤ膜と、前記金属バリヤ膜の上に形成された高融点金属膜と、を備える。
【選択図】図1
Description
本発明は半導体素子及びその製造方法に係り、さらに詳細には高温で安定しながらも抵抗等特性等が改善されて信頼性が優秀な半導体素子及びその製造方法に関する。
半導体素子が高集積化されて配線のデザインルールがサブ100nm(sub−100nm)以下に縮小されることによって配線のRC遅延が大きな問題として提起されている。このような問題を解決するために面抵抗(sheet resistance)が2〜4Ω/SQ程度と小さなタングステンのような高融点金属(high fusion point metal)が配線用の物質として適用され始めている。高融点金属膜は、ゲートラインまたはビットライン等に適用することができる。
ゲートラインに高融点金属膜のみを適用する場合、ゲート絶縁膜の汚染問題が発生する。したがって、不純物がドープされた多結晶シリコンで構成されたバッファー用ゲートラインを形成し、その上に高融点金属ラインを積層する構造が採用される。しかし、多結晶シリコン膜上に高融点金属膜を直接積層する場合、高融点金属膜が自らのシリサイド化を遮断するための金属バリヤ膜を形成するとともに、高融点金属膜のコンタクト抵抗を減少させるために多結晶シリコン膜と高融点金属膜との間にオーミックコンタクト膜等を介在させる必要がある。
ところが、従来のオーミックコンタクト膜は、多結晶シリコン膜にドープされた不純物が外部に拡散(out diffusion)する経路で作用し、オーミックコンタクト膜上に蒸着されるゲート金属の結晶性を変化させてゲート電極の面抵抗を上昇させる要因になる。これによって、PMOS素子の場合、C−V特性が顕著に劣化する現象が発生する。また、従来のオーミックコンタクト膜は高温で不安定であって、熱工程で凝集したり、多結晶シリコン膜にボイド(void)を形成する現像等が発生するという問題がある。
そこで、本発明が解決しようとする技術的課題は、高温で安定であり、抵抗等の特性が改善され、信頼性が高い多層ゲート電極を提供することにある。
また、本発明が解決しようとする他の技術的課題は、前記多層ゲート電極を含む半導体素子を提供することにある。
本発明が解決しようとするまた他の技術的課題は、前記多層ゲート電極の製造方法を提供することにある。
本発明が解決しようとするまた他の技術的課題は、前記半導体素子の製造方法を提供することにある。
本発明の技術的課題は以上で言及した技術的課題に制限されないし、言及されないまた他の技術的課題は下記の記載から当業者に明確に理解されることができることである。
また、本発明が解決しようとする他の技術的課題は、前記多層ゲート電極を含む半導体素子を提供することにある。
本発明が解決しようとするまた他の技術的課題は、前記多層ゲート電極の製造方法を提供することにある。
本発明が解決しようとするまた他の技術的課題は、前記半導体素子の製造方法を提供することにある。
本発明の技術的課題は以上で言及した技術的課題に制限されないし、言及されないまた他の技術的課題は下記の記載から当業者に明確に理解されることができることである。
前記技術的課題を達成するための本発明の多層ゲート電極は、ゲート絶縁膜上に形成され導電型不純物がドープされた多結晶半導体膜と、前記多結晶半導体膜上に形成されタングステン(W1−x)及び非タングステン金属(Mx、x=0.01〜0.55)を含むオーミックコンタクト膜と、前記オーミックコンタクト膜の上に形成された金属バリヤ膜と、前記金属バリヤ膜の上に形成された高融点金属膜と、を備える。
前記他の技術的課題を達成するための本発明の半導体素子は、半導体基板と、前記半導体基板に形成されている第1導電型のソース/ドレイン領域と、前記ソース/ドレイン領域間のチャネル領域に形成されている第1ゲート絶縁膜と、本発明の多層ゲート電極を含む導電型トランジスタと、を備える。
前記技術的課題を達成するための本発明の多層ゲート電極の製造方法は、ゲート絶縁膜上に第1導電型不純物がドープされた多結晶半導体膜を形成する段階と、前記多結晶半導体膜上にタングステン(W1−x)及び非タングステン金属(Mx、x=約0.01ないし約0.55)を含むオーミックコンタクト膜を形成する段階と、前記オーミックコンタクト膜の上部に金属バリヤ膜を形成する段階と、前記金属バリヤ膜の上部に高融点金属膜を形成する段階と、前記高融点金属膜、金属バリヤ膜、オーミックコンタクト膜、第1導電型不純物がドープされた多結晶半導体膜及びゲート絶縁膜を順にパターニングする段階とを含む。
前記技術的課題を達成するための本発明の半導体素子の製造方法は、ゲート絶縁膜が形成された半導体基板を提供する段階と、本発明の多層ゲート電極から導電型トランジスタを形成する段階とをを含む。
その他実施形態の具体的な事項は詳細な説明及び図面に含まれている。
その他実施形態の具体的な事項は詳細な説明及び図面に含まれている。
このように、本発明の実施形態による多層ゲート電極及び半導体素子は高温で熱的に安定であって、かつゲート電極の抵抗特性を希望する範囲内に維持することができるだけでなく、反転キャパシタンス等その特性が向上するので、半導体素子の信頼性を改善することができる。
本発明の利点及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述する実施形態を参照して説明することにより、明確になる。しかし本発明は以下で開示する実施形態に限られるものでなく、相異なる多様な形態で具現可能であり、単に本実施形態は本発明の開示が完全なようにし、本発明が属する技術分野で通常の知識を有する者に発明の範ちゅうを完全に知らせるために提供するものであり、本発明は特許請求の範囲によって定義されるものである。明細書全体にかけて同一参照符号は同一構成要素を示す。
図1は本発明の一実施形態による多層構造が適用された平板チャネルトランジスタを含む半導体素子を示す断面図である。
図1を参照すると、本発明の一実施形態による多層構造が適用された半導体素子は、例えばPMOSトランジスタなどの第1導電型トランジスタを含む。PMOSトランジスタは、半導体基板101に形成されたP型ソース/ドレイン領域160と、P型ソース/ドレイン領域160間のチャネル領域165に形成されたゲート絶縁膜105と、ゲート電極135とを含む。ゲート電極135は、P型不純物がドープされた多結晶半導体膜110Pと、高融点金属膜130とを含む多層ゲート電極である。ゲート電極135は、P型不純物がドープされた多結晶半導体膜110Pと高融点金属膜130との間に、オーミックコンタクト膜120及び金属バリヤ膜132を具備する。
図1を参照すると、本発明の一実施形態による多層構造が適用された半導体素子は、例えばPMOSトランジスタなどの第1導電型トランジスタを含む。PMOSトランジスタは、半導体基板101に形成されたP型ソース/ドレイン領域160と、P型ソース/ドレイン領域160間のチャネル領域165に形成されたゲート絶縁膜105と、ゲート電極135とを含む。ゲート電極135は、P型不純物がドープされた多結晶半導体膜110Pと、高融点金属膜130とを含む多層ゲート電極である。ゲート電極135は、P型不純物がドープされた多結晶半導体膜110Pと高融点金属膜130との間に、オーミックコンタクト膜120及び金属バリヤ膜132を具備する。
本発明の一実施形態において、多結晶半導体膜110Pは、例えば多結晶シリコン膜などのシリコン系半導体膜である。このような多結晶半導体膜110Pは、約10〜2000Å程度の適切な厚さに形成されている。
高融点金属膜130は、溶ける点が鉄(1539℃)より高い金属である高融点金属で構成される。高融点金属を例示すれば、タングステン(W)、レニウム(Re)、タンタル(Ta)、オスミウム(Os)、モリブデン(Mo)、ニオビウム(Nb)、バナジウム(V)、ハフニウム(Hf)、ジルコニウム(Zr)、チタン(Ti)等があるがこれに限られない。半導体素子製造工程への適用容易性を考慮する時、タングステンが高融点金属膜130で汎用的に用いられるが、本発明の思想及び範囲内で本発明に好適ないかなる他の物質も用いることができる。このような高融点金属膜130は、約10〜2000Å程度の適切な厚さに調節することができる。
金属バリヤ膜132は、後続熱処理により高融点金属膜130がシリサイド化されることを遮断するためのものである。このような金属バリヤ膜132は、金属窒化物で構成される。金属窒化物としては、タングステン窒化物、チタン窒化物、タンタル窒化物、ボロン窒化物等を例に挙げることができる。このような金属バリヤ膜132は、約5〜300Åの厚さに適切に調節される。
オーミックコンタクト膜120は、高融点金属膜130または金属バリヤ膜132と多結晶半導体膜110Pとのコンタクト抵抗を低めるためのものである。本発明の一実施形態において、オーミックコンタクト膜120は、タングステン(W1−x)及び非タングステン金属(Mx、x=0.01〜0.55)を含んでいる。例えば、オーミックコンタクト膜120は、タングステン(W1−x)及び非タングステン金属(Mx、x=0.01〜0.55)を含む二成分系金属膜、三元系シリサイド膜(MxW1−xSiy、x=0.01〜0.55)またはこれらの複合膜である。ここで、図示していないが、二成分系金属膜と三元系シリサイド膜とを含む複合膜の場合、シリサイド膜は不純物がドープされた多結晶半導体膜110N、110Pの界面に形成される。このようなオーミックコンタクト膜120は、約5〜500Å程度の厚さに適切に調節することができる。この時、非タングステン金属(M)としては、Ti、Zr、Hf等を用いることができるが、これらに限るものではない。
本発明の一実施形態において、オーミックコンタクト膜120に含まれるタングステンの原子含有量(1−x)は、非タングステン金属の原子含有量(x)より大きいか、同一である。このような含有量に設定することにより、ゲート電極の低い面抵抗を確保することができ、ひいてはオーミックコンタクト膜と多結晶半導体膜との間等のようにゲート電極内に形成される界面における粗さ(roughness)が改善される。また、加えて熱工程時における安定性を確保することができる。ここで、xが0.01未満の場合、過度なタングステンによって後続熱工程時に、シリコン成分の拡散によるボイド形成が発生するおそれがあり、半導体素子の信頼性が低下を招く。反面、xが0.55を超過すると、非タングステン金属の含有量が高くなるので、これによって高温熱工程時における非タングステン金属による凝集化が起こるおそれがあるだけでなく、非タングステン金属とドープされた多結晶半導体膜との反応が起こってPMOSトランジスタにおける反転キャパシタンス特性の低下を招くことがある。なお、本発明が前述した範囲を逸れる比率を排除するのではない。
未説明符号140はゲート電極135、137を形成するためのハードマスクを示しており、150はスペーサーをそれぞれ示す。
未説明符号140はゲート電極135、137を形成するためのハードマスクを示しており、150はスペーサーをそれぞれ示す。
一方、本発明の一実施形態による半導体素子は、例えばNMOSトランジスタからなる第2導電型トランジスタをPMOSトランジスタと共に含むことができる。NMOSトランジスタは、半導体基板101に形成されたN型ソース/ドレイン領域162と、N型ソース/ドレイン領域162間のチャネル領域167に形成されたゲート絶縁膜105と、ゲート電極137とを含む。ゲート電極135は、N型不純物がドープされた多結晶半導体膜110N及び高融点金属膜130を含む多層ゲート電極であって、N型不純物がドープされた多結晶半導体膜110Nと高融点金属膜130との間には、オーミックコンタクト膜120及び金属バリヤ膜132等を具備する。
ゲート電極を構成するそれぞれの膜に対する説明は、前述したPMOSトランジスタに対する説明と実質的に同じであるので、ここでは省略する。
本発明の一実施形態による半導体素子は、相異なる不純物がドープされた多結晶半導体膜、すなわちデュアル多結晶半導体膜110P、110Nで構成されたゲート電極135、137を含む。すなわち、PMOSトランジスタの場合にはP型不純物がドープされた多結晶半導体膜110Pで構成されたゲート電極135が、NMOSトランジスタの場合にはN型不純物がドープされた多結晶半導体膜110Nで構成されたゲート電極137が使われる。従来の場合、工程を単純化するためにN型不純物がドープされた多結晶半導体膜を用いてPMOSトランジスタ用ゲート電極を形成している。この場合、しきい電圧が約0.7V程度である。反面、本実施形態のようにP型不純物がドープされた多結晶半導体膜を用いてPMOSトランジスタ用ゲート電極135を形成すれば、しきい電圧は約0.55V程度に低下する。したがって、デュアル多結晶半導体膜110P、110Nを用いる場合、トランジスタの特性は向上させることができる。
本発明の一実施形態による半導体素子は、相異なる不純物がドープされた多結晶半導体膜、すなわちデュアル多結晶半導体膜110P、110Nで構成されたゲート電極135、137を含む。すなわち、PMOSトランジスタの場合にはP型不純物がドープされた多結晶半導体膜110Pで構成されたゲート電極135が、NMOSトランジスタの場合にはN型不純物がドープされた多結晶半導体膜110Nで構成されたゲート電極137が使われる。従来の場合、工程を単純化するためにN型不純物がドープされた多結晶半導体膜を用いてPMOSトランジスタ用ゲート電極を形成している。この場合、しきい電圧が約0.7V程度である。反面、本実施形態のようにP型不純物がドープされた多結晶半導体膜を用いてPMOSトランジスタ用ゲート電極135を形成すれば、しきい電圧は約0.55V程度に低下する。したがって、デュアル多結晶半導体膜110P、110Nを用いる場合、トランジスタの特性は向上させることができる。
また、P型不純物がドープされた多結晶半導体膜110Pは、P型不純物と共にP型不純物の濃度より低い濃度のN型不純物がドープされている多結晶半導体膜である。また、N型不純物がドープされた多結晶半導体膜110Nは、N型が単独でドープされている。これにより、多結晶半導体(110P、110N)にP型不純物とN型不純物だけをドープする場合に比べて製造工程が簡単である。これに対しては製造方法で詳述する。
図2は本発明の一実施形態による多層構造が適用されたリセスチャネルトランジスタを含む半導体素子を示す断面図である。
図1と異なりPMOSトランジスタのP型ソース/ドレイン領域160’間のチャネル領域と、NMOSトランジスタのN型ソース/ドレイン領域162’間のチャネル領域とがそれぞれ半導体基板101にリセスされて形成されたトレンチ(T)の外周に沿って形成される。したがって、トランジスタのゲートラインのデザインルールが小さくなっても十分なチャネル長さを確保することができる。その他残りの構成要素は図1を参照しながら説明した半導体素子と実質的に同じである。
図1と異なりPMOSトランジスタのP型ソース/ドレイン領域160’間のチャネル領域と、NMOSトランジスタのN型ソース/ドレイン領域162’間のチャネル領域とがそれぞれ半導体基板101にリセスされて形成されたトレンチ(T)の外周に沿って形成される。したがって、トランジスタのゲートラインのデザインルールが小さくなっても十分なチャネル長さを確保することができる。その他残りの構成要素は図1を参照しながら説明した半導体素子と実質的に同じである。
以下図3から図8を参照して図1に示されている半導体素子の例示的な製造方法を説明する。以下製造方法説明時本発明の技術分野で通常の知識を有する者に広く知られた工程段階によって形成されることができる工程に対しては本発明が曖昧に解析されることを避けるために概略的に説明する。
図3示すように、半導体基板101に素子分離領域(図示せず)を形成してアクティブ領域を定義した後、半導体基板101上にゲート絶縁膜105を形成する。
半導体基板101としては、Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs及びInPで構成される群から選択される一つ以上の半導体材料で構成された基板、SOI(Silicon On Insulator)基板等が使われることができるが、これは例示に過ぎない。
半導体基板101としては、Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs及びInPで構成される群から選択される一つ以上の半導体材料で構成された基板、SOI(Silicon On Insulator)基板等が使われることができるが、これは例示に過ぎない。
ゲート絶縁膜105には、半導体基板101を熱酸化させて形成したシリコン酸化膜、SiON、GexOyNz、GexSiyOz、高誘電率物質、これらの複合物またはこれらが順に積層された積層膜等が用いられる。高誘電率物質は、HfO2、ZrO2、Al2O3、Ta2O5、ハフニウムケイ酸塩、ジルコニウムケイ酸塩またはこれらの複合膜等を例に挙げることができる。
続いて、ゲート絶縁膜105上にN型不純物がドープされた多結晶半導体膜、例えば多結晶シリコン膜110Nを形成する。N型不純物がドープされた多結晶シリコン膜は、先に多結晶シリコン膜を形成した後N型不純物をイオン注入によりドーピングしたり、多結晶シリコン膜蒸着時にインサイチュでN型不純物をドーピングすることにより形成することができる。N型不純物としては、燐(P)または砒素(As)用いられる。
図4に示すように、アクティブ領域のうちNMOSが形成される領域をマスキングするフォトレジストパターン112を形成する。続いて、フォトレジストパターン112をイオン注入のマスクとして用い、P型不純物114をイオン注入によりドーピングしてP型不純物がドープされた多結晶シリコン膜110Pを形成する。P型不純物ではホウ素(B)、ホウ素弗化物(BF2)、インジウム(In)等が用いられる。
この時、P型不純物の濃度が既にドーピングされたN型不純物の濃度より高くなるようにドーピングし、全体的な導電型がP型を示すようにする。その結果、図4に示すように半導体基板101上にN型不純物がドープされた多結晶シリコン膜110NとP型不純物がドープされた多結晶シリコン膜110Pとで構成されたデュアル多結晶シリコン膜が形成される。
デュアル多結晶シリコン膜は、NMOSトランジスタ領域及びPMOSトランジスタ領域がそれぞれ露出する2枚のマスクを用いてN型不純物とP型不純物をそれぞれ注入して形成することもできるが、図3及び図4に説明したように一枚のマスクのみを用いて形成することが工程を単純化して製造単価を減少させることができる。続いて、急速窒化処理及び洗浄工程を実施する。
図5に示すように、多結晶半導体膜110N、110Pの上面にオーミックコンタクト膜120を形成する。
このようなオーミックコンタクト膜120は、タングステンと非タングステンを含む二成分系金属膜(W1−xMx、x=0.01〜0.55)で形成される。本発明の一実施形態によれば、このような二成分系金属膜は、タングステンと非タングステンを含む二成分系コンポジットターゲット(composite target)(W1−xMx、x=0.01〜0.55)を利用した物理的気相蒸着法等により形成されるが、これに限らるものではない。この時、蒸着温度は約0〜900℃で行われる。
また、本発明の他の実施形態によれば、二成分系金属膜は次のように形成される。
また、本発明の他の実施形態によれば、二成分系金属膜は次のように形成される。
まず第1導電型不純物がドープされた多結晶半導体膜上にタングステン膜及び非タングステン膜を順に積層し二重膜(bilayer)を形成する。この時、多結晶半導体膜上には、タングステン膜を非タングステン膜より先に形成することが抵抗特性の観点からさらに望ましいが、非タングステン膜を先に形成することを排除するものではない。ここで、タングステン膜及び非タングステン膜は、それぞれPVD、CVD、PECVD、ALD等により蒸着して形成することができるがこれに限られない。ここで、タングステンソースガスとしては、WF6、WCl6、W(CO)6等を、非タングステンソースガスとしてはTiCl4、TDMAT、TEMAT、TDEAT、TDMAH、TDEAH、TEMAH、HfCl4、TDMAZ、TDEAZ、TEMAZ、ZrCl4等を用いることができる。なお、これらに限るものではない。また、タングステン膜及び非タングステン膜はそれぞれ約0〜900℃程度で蒸着される。この時、タングステン膜の厚さ(A)及び非タングステン膜の厚さ(B)はそれぞれ5〜100Å程度に形成され、その厚さの比(B/A)は0.01〜1.2程度である。
続いて形成された二重膜をアニーリングする。この時、アニーリング工程によりタングステン膜と非タングステン膜とが相互に混合(intermixing)して、均質な二成分系金属膜が形成される。このようなアニーリング工程は200〜900℃で行われる。また、このようなアニーリング工程の条件によって二成分系金属膜の一部、具体的には不純物がドープされた多結晶半導体膜との界面と隣接した二成分系金属膜とが多結晶半導体膜と反応してその一部が三元系シリサイド膜に変化する。
前述したそれぞれの実施形態で形成された二成分系金属膜は、追加的なアニーリング工程を経てその一部または全部がシリサイド化される。すなわち、アニーリングにより、二成分系金属膜は、多結晶半導体膜及び隣接する領域の一部またはその全部がシリサイド化されることによって、三元系(ternary)シリサイド膜(MxW1−xSiy、x=0.01〜0.55)として形成される。このようなアニーリング工程は、二成分系金属膜の形成後どの段階でも行うことができ、1回またはそれ以上の回数で行うことができる。また、アニーリング工程は、シリサイド化のための別個の工程で行ってもよいが、後続工程、例えばキャパシタを形成する段階、電気的信号の入出力を可能にさせる配線を形成する段階、半導体基板上にパッシベーション層を形成する段階、は導体基板をパッケージする段階等に伴う熱工程によって行ってもよい。このようなアニーリング工程は、二成分系金属膜がシリサイド化されるように約400〜1100℃で行われる。
一方、本発明の他の実施形態によるオーミックコンタクト膜120の製造方法は、タングステンソースガス、非タングステンソースガス及びシリコンソースガスを利用してCVDまたはALD法により三元系シリサイド膜を蒸着させる方法である。この時、タングステンソースガスとしてはWF6、WCl6、W(CO)6等を、非タングステンソースガスとしてはTiCl4、TDMAT、TEMAT、TDEAT、TDMAH、TDEAH、TEMAH、HfCl4、TDMAZ、TDEAZ、TEMAZ、ZrCl4、シリコンソースガスとしてはSiH4、SiH2Cl2、Si(OC2H5)4等を用いることができるが、これらに限らるものではない。
このような金属膜及びシリサイド膜の製造工程時において用いられるソースガスの流量、温度、圧力等は、それぞれの蒸着装置の種類によって多様に調整することができ、本発明の思想及び範囲内で本発明に好適な金属膜及びシリサイド膜の形成に好適な各種の流量、温度及び圧力を適用することができる。
図6に示すように、オーミックコンタクト膜120上に、金属バリヤ膜132及び高融点金属膜130を順に形成する。続いて、高融点金属膜130上にゲート電極を定義するためのハードマスク140を形成する。ハードマスク140はシリコン窒化膜等で形成される。
図7に示すように、ハードマスク140をエッチングマスクとして用いて高融点金属膜130、金属バリヤ膜124、オーミックコンタクト膜120、多結晶シリコン膜(110N及び110P)及びゲート絶縁膜105をパターニングしてゲート電極を完成する。
図8に示すように、PMOS領域にはP型不純物を、NMOS領域にはN型不純物を、それぞれ注入してP型ソース/ドレイン領域160及びN型ソース/ドレイン領域162をそれぞれ形成する。この時、それぞれのソース/ドレイン領域は、LDD構造で形成される。その結果、P型ソース/ドレイン領域160及びN型ソース/ドレイン領域162を具備する平板チャネル型PMOSトランジスタ及びNMOSトランジスタが完成される。
以後、半導体素子の技術分野で通常の知識を有する者に広く知られた工程段階によってキャパシタを形成する段階、PMOSトランジスタ及びNMOSトランジスタにそれぞれ電気的信号の入出力が可能にさせるビットラインを含む配線を形成する段階、基板上にパッシベーション層を形成する段階、及び前記基板をパッケージする段階をさらに遂行して半導体素子を完成する。ここで、キャパシタを形成する段階及び配線を形成する段階は、本発明の目的の範囲内でその順序を相互に変更することができる。このような後続段階は、本発明が曖昧に解析されることを避けるために概略的に説明する。
以下、本発明の一実施形態による半導体素子の特性評価に対して説明する。
(抵抗特性及び界面形状)
タングステン膜(W)/タングステン窒化物(WN)/オーミックコンタクト膜/p+多結晶シリコン膜で構成されたゲートを具備する半導体素子を製造して面抵抗を測定した。また界面形状を走査型電子顕微鏡(scanning electron microscope:SEM)で観察しその結果を表1に示した。表1において、界面形状が良好であれば○、不良であれば×を表示した。
(抵抗特性及び界面形状)
タングステン膜(W)/タングステン窒化物(WN)/オーミックコンタクト膜/p+多結晶シリコン膜で構成されたゲートを具備する半導体素子を製造して面抵抗を測定した。また界面形状を走査型電子顕微鏡(scanning electron microscope:SEM)で観察しその結果を表1に示した。表1において、界面形状が良好であれば○、不良であれば×を表示した。
具体的に、テストサンプル1では、ゲート絶縁膜上に形成された多結晶シリコン膜上にTi:W=0.1:0.9の組成で構成されたコンポジットターゲットを利用してPVD法により二成分系金属膜を蒸着し、続いてWN、Wを順に蒸着し、次にハードマスクを形成してゲートパターニングをした。その次に、850℃でアニーリングを実施して二成分系金属膜をシリサイド化した。シリサイド化の前後にそれぞれ面抵抗を測定し、シリサイド化後に界面形状を観察した。
テストサンプル2では、ゲート絶縁膜上に形成された多結晶シリコン膜上にW膜及びTi膜を順に蒸着した。この時、W膜及びTi膜の厚さはそれぞれ50Å及び30Åであってその厚さの比(Ti/W)は0.6である。その次に、450℃でアニーリングして二成分系金属膜を形成した。続いてWN、Wを順次に蒸着し、次にハードマスクを形成してゲートパターニングをした。続いて、850℃でアニーリングを実施して二成分系金属膜をシリサイド化した。シリサイド化の前後にそれぞれ面抵抗を測定し、シリサイド化後に界面形状を観察した。
比較サンプル1では、ゲート絶縁膜上に形成された多結晶シリコン膜上にTiで形成された金属膜を蒸着し、続いてWN、Wを順に蒸着した。次に、ハードマスクを形成してゲートパターニングをした。その次に850℃でアニーリングを実施して二成分系金属膜をシリサイド化した。シリサイド化の前後にそれぞれ面抵抗を測定し、シリサイド化後に界面形状を観察した。
表1に示すように、本発明の一実施形態によって製造されたテストサンプル1及びテストサンプル2は、比較サンプル1に比べて面抵抗が大きく改善されることが分かる。また、シリサイド化後にはシリサイド化前に比べてさらに面抵抗が低くなる。
また、図9Aから図9Cを参照して多結晶シリコン膜とオーミックコンタクト膜との界面形状を見ると、テストサンプル1(図9A)及びテストサンプル2(図9B)は比較サンプル1(図9C)に比べて界面の粗さが非常に改善されることが分かる。
以下、本発明の一実施形態による半導体素子のC−V特性評価を図10Aから図10Dを参考にして説明する。
図10Aから図10Dは、全て高融点金属膜/金属バリヤ膜/オーミックコンタクト膜/多結晶シリコン膜で構成されたゲートを具備する半導体素子に関するC−V特性を測定したのである。具体的に、図10Aは本発明の一実施形態によるテストサンプル3に関するものであって、W/WNx/Ti0.1W0.9Si/多結晶シリコン膜で構成されたデュアルゲートを具備する半導体素子のPMOSトランジスタについてC−V特性を評価した結果を示すグラフである。図10Bから図10Dはそれぞれ比較サンプル2から4に関するものであって、それぞれW/WNx/TiSix/多結晶シリコン膜(比較サンプル2)、W/TiNx/WSix/多結晶シリコン膜(比較サンプル3)、W/TiNx/TiSix/多結晶シリコン膜(比較サンプル4)で構成されたデュアルゲートを具備する半導体素子のPMOSトランジスタについてC−V特性を評価した結果を示すグラフである。C−V特性はそれぞれのサンプルに対する半導体ウエーハの相異なる5個の測定ポイントで測定した。
図10Aを参照すると、本発明の一実施形態にしたがって形成されたゲートを具備する半導体素子はPMOS反転キャパシタンス(inversion capacitance)が改善していることが分かる。反面、比較サンプル2から比較サンプル4のC−V特性を示す図10Bから図10Dの場合、反転キャパシタンスが低下することが分かる。特に、比較サンプル2(図10B)の場合、その測定位置によって反転キャパシタンス値に偏差が大きく発生していることが分かる。
以上添付した図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明のその技術的思想や必須な特徴を変更することなく他の具体的な形態で実施できるものである。それゆえ以上で記述した実施形態は全ての面で例示的なものであって限定的ではない。
(産業上の利用可能性)
本発明に適用される素子は、高集積回路半導体素子、プロセッサ、MEM’s(Micro Electro Mechanical)素子、光電子(optoelectronic)素子、ディスプレイ素子(display device)等に適用することができる。
本発明に適用される素子は、高集積回路半導体素子、プロセッサ、MEM’s(Micro Electro Mechanical)素子、光電子(optoelectronic)素子、ディスプレイ素子(display device)等に適用することができる。
101:半導体基板、105:ゲート絶縁膜、110P:多結晶半導体膜、110N:多結晶半導体膜、120:オーミックコンタクト膜、130:高融点金属膜、132:金属バリヤ膜、135、135’:P型ゲート電極、137、137’:N型ゲート電極、140:ハードマスク、150:スペーサー、160、160’:P型ソース/ドレイン領域、162、162’:N型ソース/ドレイン領域
Claims (24)
- ゲート絶縁膜上に形成され、導電型不純物がドープされた多結晶半導体膜と、
前記多結晶半導体膜上に形成され、タングステン(W1−x)及び非タングステン金属(Mx、x=0.01〜0.55)を含むオーミックコンタクト膜と、
前記オーミックコンタクト膜上に形成された金属バリヤ膜と、
前記金属バリヤ膜上に形成された高融点金属膜と、
備えることを特徴とする多層ゲート電極。 - 半導体基板と、
前記半導体基板に形成されている第1導電型のソース/ドレイン領域と、
前記ソース/ドレイン領域間のチャネル領域に形成されている第1ゲート絶縁膜と、
請求項1記載の多層ゲート電極を有する導電型トランジスタと、
を備えることを特徴とする半導体素子。 - 前記半導体基板に形成されている第2導電型のソース/ドレイン領域と、
前記第2導電型のソース/ドレイン領域間のチャネル領域に形成されている第2ゲート絶縁膜と、
をさらに備えることを特徴とする請求項2に記載の半導体素子。 - 前記オーミックコンタクト膜は、前記多結晶半導体膜との界面に前記タングステン及び前記非タングステン金属を含む三元系シリサイド膜を有することを特徴とする請求項1に記載の多層ゲート電極。
- 前記オーミックコンタクト膜は、前記タングステン及び前記非タングステン金属を含む三元系シリサイド膜であることを特徴とする請求項1に記載の多層ゲート電極。
- 前記非タングステン金属は、Ti、Zr及びHfで構成された群から選択されたいずれか一つであることを特徴とする請求項1に記載の多層ゲート電極。
- 前記高融点金属膜は、タングステン(W)、レニウム(Re)、タンタル(Ta)、オスミウム(Os)、モリブデン(Mo)、ニオビウム(Nb)、バナジウム(V)、ハフニウム(Hf)、ジルコニウム(Zr)及びチタン(Ti)で構成された群から選択されたいずれか一つ以上の金属で構成されていることを特徴とする請求項1に記載の多層ゲート電極。
- 前記金属バリヤ膜は、WNx、TaNx及びTiNxで構成された群から選択されたいずれか一つ以上で形成されていることを特徴とする請求項1に記載の多層ゲート電極。
- 前記チャネル領域は、前記半導体基板にリセスされたチャネル領域であることを特徴とする請求項2に記載の多層ゲート電極。
- ゲート絶縁膜上に第1導電型不純物がドープされた多結晶半導体膜を形成する段階と、
前記多結晶半導体膜上にタングステン(W1−x)及び非タングステン金属(Mx、x=約0.01ないし約0.55)を含むオーミックコンタクト膜を形成する段階と、
前記オーミックコンタクト膜の上部に金属バリヤ膜を形成する段階と、
前記金属バリヤ膜の上部に高融点金属膜を形成する段階と、
前記高融点金属膜、前記金属バリヤ膜、前記オーミックコンタクト膜、前記多結晶半導体膜及びゲート絶縁膜を順にパターニングする段階と、
を含むことを特徴とする多層ゲート電極の製造方法。 - ゲート絶縁膜が形成された半導体基板を提供する段階と、
請求項10記載の多層ゲート電極が形成された導電型トランジスタを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。 - 前記ゲート絶縁膜上に、第2導電型不純物がドープされた多結晶半導体膜を形成する段階をさらに含むことを特徴とする請求項10に記載の多層ゲート電極の製造方法。
- 前記オーミックコンタクト膜を形成する段階は、前記タングステン及び前記非タングステン金属で構成されたコンポジットターゲットを蒸着して形成する段階を含むことを特徴とする請求項10に記載の多層ゲート電極の製造方法。
- 前記オーミックコンタクト膜をシリサイド化するためのアニーリング工程をさらに含むことを特徴とする請求項13に記載の多層ゲート電極の製造方法。
- 前記オーミックコンタクト膜を形成する段階は、
前記多結晶半導体膜上に前記タングステン膜及び前記非タングステン膜を含む二重膜を形成する段階と、
前記二重膜をアニーリングする段階と、を含むことを特徴とする請求項10に記載の多層ゲート電極の製造方法。 - 前記二重膜を形成する段階では、前記多結晶半導体膜上に前記タングステン膜及び前記非タングステン膜を順に積層して形成することを特徴とする請求項15に記載の多層ゲート電極の製造方法。
- 前記タングステン膜の厚さ(A)と前記非タングステン膜の厚さ(B)との比(B/A)は、0.01〜1.2であることを特徴とする請求項15に記載の多層ゲート電極の製造方法。
- 前記オーミックコンタクト膜にアニーリング工程を行なってシリサイド化されたオーミックコンタクト膜を形成する段階をさらに含むことを特徴とする請求項15に記載の多層ゲート電極の製造方法。
- 前記オーミックコンタクト膜を形成する段階は、タングステンソースガス、非タングステンソースガス及びシリコンソースガスを利用したCVD法またはALD法により実施することを特徴とする請求項10に記載の多層ゲート電極の製造方法。
- 前記オーミックコンタクト膜にアニーリング工程を行なってシリサイド化されたオーミックコンタクト膜を形成する段階をさらに含むことを特徴とする請求項10に記載の多層ゲート電極の製造方法。
- 前記導電型トランジスタを形成した後に、キャパシタを形成するキャパシタ形成段階と、
前記導電型トランジスタに電気的な信号の入出力を行うための配線を形成する段階と、
前記半導体基板にパッシベーション層を形成する段階と、
前記半導体基板をパッケージする段階と、
をさらに含むことを特徴とする請求項11に記載の半導体素子の製造方法。 - 前記非タングステン金属は、Ti、Zr及びHfを含む群から選択されたいずれか一つであることを特徴とする請求項10に記載の多層ゲート電極の製造方法。
- 前記高融点金属膜は、タングステン(W)、レニウム(Re)、タンタル(Ta)、オスミウム(Os)、モリブデン(Mo)、ニオビウム(Nb)、バナジウム(V)、ハフニウム(Hf)、ジルコニウム(Zr)及びチタン(Ti)を含む群から選択されたいずれか一つ以上の金属で構成されていることを特徴とする請求項10に記載の多層ゲート電極の製造方法。
- リセスされたチャネルトレンチを含む半導体基板を提供する段階をさらに含むことを特徴とする請求項10に記載の多層ゲート電極の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050083352A KR100642761B1 (ko) | 2005-09-07 | 2005-09-07 | 반도체 소자 및 그 제조 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007073967A true JP2007073967A (ja) | 2007-03-22 |
Family
ID=37653792
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006242399A Pending JP2007073967A (ja) | 2005-09-07 | 2006-09-07 | 多層ゲート電極及びその製造方法、ならびに多層ゲート電極が形成された半導体素子及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20070052043A1 (ja) |
JP (1) | JP2007073967A (ja) |
KR (1) | KR100642761B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100940264B1 (ko) * | 2007-10-05 | 2010-02-04 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 게이트 제조방법 |
KR101448903B1 (ko) * | 2007-10-23 | 2014-10-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그의 제작방법 |
US8189376B2 (en) * | 2008-02-08 | 2012-05-29 | Micron Technology, Inc. | Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same |
KR101045089B1 (ko) * | 2008-08-22 | 2011-06-29 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
US7977180B2 (en) * | 2008-12-08 | 2011-07-12 | GlobalFoundries, Inc. | Methods for fabricating stressed MOS devices |
TWI441303B (zh) * | 2011-06-10 | 2014-06-11 | Univ Nat Chiao Tung | 適用於銅製程的半導體裝置 |
CN104979215B (zh) | 2015-06-23 | 2018-01-02 | 京东方科技集团股份有限公司 | 低温多晶硅薄膜晶体管及其制备方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5798296A (en) * | 1996-05-17 | 1998-08-25 | Micron Technology, Inc. | Method of fabricating a gate having a barrier of titanium silicide |
JP2930042B2 (ja) * | 1997-01-13 | 1999-08-03 | 日本電気株式会社 | 半導体装置の製造方法 |
US6001718A (en) * | 1997-09-30 | 1999-12-14 | Kabushiki Kaisha Toshiba | Semiconductor device having a ternary compound low resistive electrode |
JP2000353804A (ja) | 1999-06-11 | 2000-12-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2001298186A (ja) * | 2000-04-14 | 2001-10-26 | Hitachi Ltd | 半導体装置およびその製造方法 |
US6784600B2 (en) * | 2002-05-01 | 2004-08-31 | Koninklijke Philips Electronics N.V. | Ultrasonic membrane transducer for an ultrasonic diagnostic probe |
JP4120268B2 (ja) * | 2002-05-27 | 2008-07-16 | 株式会社日立製作所 | 情報記録媒体および情報記録方法 |
JP2004200550A (ja) * | 2002-12-20 | 2004-07-15 | Renesas Technology Corp | 半導体装置の製造方法 |
KR100498476B1 (ko) * | 2003-01-11 | 2005-07-01 | 삼성전자주식회사 | 리세스 채널 mosfet 및 그 제조방법 |
KR20040103571A (ko) * | 2003-05-29 | 2004-12-09 | 삼성전자주식회사 | 낮은 저항을 갖는 반도체장치 및 그 제조방법 |
KR20050028511A (ko) * | 2003-09-18 | 2005-03-23 | 삼성전자주식회사 | 게이트 전극의 형성 방법 |
-
2005
- 2005-09-07 KR KR1020050083352A patent/KR100642761B1/ko not_active IP Right Cessation
-
2006
- 2006-09-07 US US11/516,633 patent/US20070052043A1/en not_active Abandoned
- 2006-09-07 JP JP2006242399A patent/JP2007073967A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US20070052043A1 (en) | 2007-03-08 |
KR100642761B1 (ko) | 2006-11-10 |
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