CN115274667A - 半导体存储器件 - Google Patents

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CN115274667A CN202210412399.9A CN202210412399A CN115274667A CN 115274667 A CN115274667 A CN 115274667A CN 202210412399 A CN202210412399 A CN 202210412399A CN 115274667 A CN115274667 A CN 115274667A
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金容锡
金一权
徐亨源
柳成原
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Abstract

一种半导体存储器件包括：字线，在衬底上沿垂直方向延伸；半导体图案，在俯视图中具有围绕所述字线延伸的环形水平截面；位线，设置在所述半导体图案的第一端处；以及电容器结构，设置在所述半导体图案的第二端处。所述电容器结构包括下电极层，所述下电极层电连接到所述半导体图案的所述第二端的下电极层、具有环形水平截面并且包括沿所述垂直方向延伸的连接部。第一段从所述连接部的上端沿水平方向延伸，第二段从所述连接部的下端沿所述水平方向延伸。被所述下电极层围绕的上电极层沿所述垂直方向延伸，并且电容器介电层位于所述下电极层与所述上电极层之间。

Description

半导体存储器件
相关申请的交叉引用
本申请基于并要求于2021年4月29日向韩国知识产权局提交的韩国专利申请No.10-2021-0055949的优先权，其公开内容通过引用全部并入本文。
技术领域
本发明构思涉及一种半导体存储器件，尤其涉及一种三维(3D)半导体存储器件。
背景技术
为了满足对小型化、多功能和高性能电子产品的需求，需要大容量半导体存储器件，并且为了提供大容量半导体存储器件，可能需要提高集成度。由于相关技术的二维(2D)半导体存储器件的集成度主要基于单位存储单元所占据的面积来确定，因此二维半导体存储器件的集成度在增加，但仍受到限制。因此，提出了通过在衬底上沿垂直方向堆叠多个存储单元来增加存储容量的3D半导体存储器件。
发明内容
本发明构思提供一种具有提高的集成度的三维(3D)半导体存储器件。
根据本发明构思的一些实施例，提供了一种半导体存储器件，其包括：字线，所述字线在衬底上沿垂直方向延伸；半导体图案，所述半导体图案在俯视图中具有围绕所述字线延伸的环形水平截面；位线，所述位线位于所述半导体图案的在第一水平方向上的第一端处并在垂直于所述第一水平方向的第二水平方向上延伸；以及电容器结构，所述电容器结构位于所述半导体图案的在所述第一水平方向上的与所述第一端相对的第二端处。所述电容器结构包括下电极层，所述下电极层电连接到所述半导体图案的所述第二端的下电极层，具有环形水平截面，并且包括沿所述垂直方向延伸的连接部、从所述连接部的上端沿水平方向延伸的第一段和从所述连接部的下端沿所述水平方向延伸的第二段。所述半导体存储器件还包括上电极层，所述上电极层沿所述垂直方向延伸，使得所述上电极层位于所述下电极层的所述第一段的顶表面和底表面上，位于所述下电极层的所述第二段的顶表面和底表面上，并且位于所述下电极层的所述连接部的内壁上。所述半导体存储器件还包括位于所述下电极层与所述上电极层之间的电容器介电层。
根据本发明构思的一些实施例，提供了一种半导体存储器件，其包括：字线，所述字线在衬底上沿垂直方向延伸；多个半导体图案，所述多个半导体图案位于所述衬底上，且在俯视图中均具有围绕所述字线延伸的环形水平截面，使得所述多个半导体图案在所述垂直方向上彼此间隔开；多个模制绝缘层，所述多个模制绝缘层位于所述字线上，在所述垂直方向上彼此间隔开，并且与所述多个半导体图案交替地布置；多条位线，所述多条位线位于所述多个半导体图案的在第一水平方向上的相应的第一端处，在所述垂直方向彼此间隔开，并且在垂直于所述第一水平方向的第二水平方向上延伸；以及电容器结构，所述电容器结构位于所述多个半导体图案的在所述第一水平方向上的与所述相应的第一端相对的第二端处。所述电容器结构包括多个下电极层，所述多个下电极层分别电连接到所述多个半导体图案的所述第二端，所述多个下电极层均具有环形水平截面，并且所述多个下电极层均包括沿所述垂直方向延伸的连接部、从所述连接部的上端沿水平方向延伸的第一段和从所述连接部的下端沿所述水平方向延伸的第二段。所述半导体存储器件包括上电极层，所述上电极层在所述垂直方向上延伸，使得所述上电极层位于所述多个下电极层的每个所述第一段的顶表面和底表面上，位于所述多个下电极层的每个所述第二段的顶表面和底表面上，并且位于所述多个下电极层的每个所述连接部的内壁上。所述半导体存储器件还包括在所述多个下电极层与所述上电极层之间延伸的电容器介电层。
根据本发明构思的一些实施例，提供了一种半导体存储器件，其包括：字线，所述字线在衬底上沿垂直方向延伸；多个半导体图案，所述多个半导体图案位于所述衬底上，且在俯视图中均具有围绕所述字线延伸的环形水平截面，所述多个半导体图案在所述垂直方向上彼此间隔开；多个模制绝缘层，所述多个模制绝缘层位于所述字线上，在所述垂直方向上彼此间隔开，并且与所述多个半导体图案交替地布置；多条位线，所述多条位线位于所述多个半导体图案的在第一水平方向上的相应的第一端处，在所述垂直方向彼此间隔开，并且在垂直于所述第一水平方向的第二水平方向上延伸；以及多个电容器结构，所述多个电容器结构位于所述多个半导体图案的在所述第一水平方向上的与所述第一端相对的第二端处，且在所述垂直方向上彼此间隔开。所述多个电容器结构包括：多个下电极层，所述多个下电极层分别电连接到所述多个半导体图案的所述第二端，并且所述多个下电极层均具有环形水平截面；上电极层，所述上电极层在所述垂直方向上延伸，并且包括分别朝向所述多个下电极层突出的多个第一突起和分别朝向所述多个模制绝缘层突出的多个第二突起；以及电容器介电层，所述电容器介电层位于所述多个下电极层与所述上电极层之间延伸。
附图说明
根据以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，其中：
图1是示出根据一些实施例的半导体存储器件的单元阵列的等效电路图；
图2是示出根据一些实施例的半导体存储器件的透视图；
图3是沿图2的线A1-A1'截取的截面图；
图4是图3的一个区域的放大图；
图5是沿图3的第一垂直高度截取的水平截面图；
图6是示出图3的下电极层的示意性透视图；
图7是示出根据一些实施例的半导体存储器件的截面图；
图8是沿图7的第一垂直高度截取的水平截面图；
图9是示出根据一些实施例的半导体存储器件的截面图；
图10是沿图9的第一垂直高度截取的水平截面图；
图11是示出根据一些实施例的半导体存储器件的截面图；
图12是图11的一个区域的放大图；
图13是示出根据一些实施例的半导体存储器件的俯视图；
图14是示出根据一些实施例的半导体存储器件的俯视图；以及
图15A至图26B是示出根据实施例的制造半导体存储器件的方法的示意图。具体地，图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A和图26A是沿图2的线A1-A1'截取的截面图，并且图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B和图26B是沿图3的第一垂直高度截取的水平截面图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的实施例。
图1是示出根据一些实施例的半导体存储器件的单元阵列的等效电路图。
参照图1，半导体存储器件的单元阵列可以包括多个子单元阵列SCA。多个子单元阵列SCA可以在第一水平方向X上布置。
多个子单元阵列SCA均可以包括多条位线BL、多条字线WL和多个单元晶体管CTR。一个单元晶体管CTR可以设置在一条字线WL与一条位线BL之间。
每条位线BL可以包括与衬底间隔开地设置的导电图案(例如，金属线)，并且可以位于衬底上。多条位线BL可以在第二水平方向Y上延伸。一个子单元阵列SCA的位线BL可以在垂直方向Z上彼此间隔开。
每条字线WL可以包括从衬底沿垂直方向Z延伸的导电图案(例如，金属线)。一个子单元阵列SCA的字线WL可以在第二水平方向Y上彼此间隔开。
每个单元晶体管CTR的栅极可以连接到相应的字线WL，每个单元晶体管CTR的源极可以连接到相应的位线BL。每个单元晶体管CTR可以连接到单元电容器CAP。每个单元晶体管CTR的漏极可以连接到单元电容器CAP的第一电极，并且单元电容器CAP的第二电极可以连接到接地布线PP。
图2是示出根据实施例的半导体存储器件100的透视图。图3是沿图2的线A1-A1'截取的截面图，并且图4是图3的CX1区域的放大图。图5是沿图3的第一垂直高度LV1截取的水平截面图，并且图6是示出图3的下电极层172的示意性透视图。
参照图2至图6，半导体存储器件100可以包括设置在衬底110上的多条字线140、多条位线160和多个存储单元MC。多个存储单元MC均可以包括半导体图案150和电容器结构170。
衬底110可以包括Si、Ge或SiGe。或者，例如，衬底110可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。
下结构120可以布置在衬底110上。下结构120可以包括外围电路(未示出)、连接到外围电路的布线层(未示出)以及覆盖外围电路和布线层的绝缘层(未示出)。蚀刻停止层122可以布置在下结构120上。蚀刻停止层122可以包括氮化硅或氧化硅。
多个模制绝缘层132和多个牺牲绝缘层134可以交替地布置在蚀刻停止层122上。多个模制绝缘层132和多个牺牲绝缘层134可以各自包括氧化硅、氮化硅或氮氧化硅中的至少一种。在一些实施例中，多个模制绝缘层132和多个牺牲绝缘层134可以包括相对于彼此具有蚀刻选择性的材料。例如，模制绝缘层132可以包括氧化硅，而牺牲绝缘层134可以包括氮化硅。
多条字线140可以在第二水平方向Y上彼此间隔开并且可以在垂直方向Z上延伸。多条字线140可以布置在穿过多个模制绝缘层132的字线开口140H中。
多条字线140可以包括设置在字线开口140H的内壁上的导电阻挡层142以及位于导电阻挡层142上并填充字线开口140H的内部的导电填充层144。例如，导电阻挡层142和导电填充层144均可以包括掺杂的半导体材料(掺杂的硅、掺杂的锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)或金属-半导体化合物(硅化钨、硅化钴、硅化钛等)中的至少一种。图4示出了多条字线140均具有水平和圆形截面的示例，但是本发明构思不限于此。
多个半导体图案150可以布置在多条字线140中的每一条字线的侧壁上以在垂直方向Z上彼此间隔开。多个半导体图案150均可以具有围绕第一字线140的侧壁的环形。多个半导体图案150和多个模制绝缘层132可以布置在字线140的侧壁上，并且模制绝缘层132可以围绕字线140的未被多个半导体图案150覆盖的侧壁。
多个半导体图案150均可以包括例如未掺杂的半导体材料或掺杂的半导体材料。在一些实施例中，多个半导体图案150均可以包括多晶硅。在一些实施例中，多个半导体图案150均可以包括非晶金属氧化物、多晶金属氧化物、或非晶金属氧化物与多晶金属氧化物的组合等，例如，In-Ga氧化物(IGO)、In-Zn氧化物(IZO)或In-Ga-Zn氧化物(IGZO)中的至少一种。在一些实施例中，多个半导体图案150均可以包括二维(2D)材料半导体，并且2D材料半导体可以包括例如MoS2、WSe2、石墨烯、碳纳米管或它们的组合。
栅极绝缘层152可以位于字线140与半导体图案150之间。在一些实施例中，如图3所示，栅极绝缘层152可以仅覆盖字线140的被半导体图案150围绕的侧壁或仅与该侧壁交叠。在这种情况下，栅极绝缘层152可以不布置在字线140的被模制绝缘层132围绕的侧壁上，并且模制绝缘层132可以直接接触字线140的侧壁。
在一些实施例中，与图3中所示的不同，栅极绝缘层152可以在字线140的总高度上方沿垂直方向Z延伸以覆盖字线140的整个侧壁。在这种情况下，栅极绝缘层152可以位于模制绝缘层132与字线140之间，并且模制绝缘层132可以不直接接触字线140。
在一些实施例中，栅极绝缘层152可以包括选自具有比氧化硅的介电常数高的介电常数的高k介电材料或铁电材料中的至少一种。在一些实施例中，栅极绝缘层152可以包括选自氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化铪锆(HfZrO)、氮氧化铪锆(HfZrON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、钛酸铅锆(PZT)、钽酸锶铋(SBT)、氧化铋铁(BFO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)或氧化铅钪钽PbScTaO)中的至少一种。在一些实施例中，栅极绝缘层152可以包括含有掺杂剂的金属氧化物，例如，掺杂剂可以包括锆(Zr)、钆(Gd)、镧(La)、硅(Si)或铝(Al)中的至少一种，但不限于此。在一些示例中，栅极绝缘层152可以包括具有特定浓度的掺杂剂的氧化铪。
字线140的一部分、围绕字线140的该部分的半导体图案150以及位于字线140与半导体图案150之间的栅极绝缘层152可以构成单元晶体管CTR(参见图1)。因此，一条字线140和围绕该条字线140的多个半导体图案150可以构成沿垂直方向Z布置的多个单元晶体管CTR。
多条位线160可以与多个半导体图案150的一端相邻以在第二水平方向Y上延伸，并且可以在垂直方向Z上彼此间隔开。模制绝缘层132可以布置在沿垂直方向Z上彼此相邻的两条位线160之间。多条位线160均可以包括掺杂的半导体材料、导电金属氮化物、金属和金属-半导体化合物中的一种。
位线绝缘层162可以设置在位线开口160H中，位线开口160H在第二水平方向Y上延伸穿过多个模制绝缘层132。位线绝缘层162的侧壁可以接触多条位线160的侧壁和多个模制绝缘层132的侧壁。
第一杂质区164可以设置在多条位线160和与其连接的多个半导体图案150之间。在实施例中，第一杂质区164可以包括掺杂有高浓度的杂质的半导体材料。例如，第一杂质区164可以是n+区。
第二杂质区166可以设置在多个半导体图案150和与其连接的电容器结构170之间。在实施例中，第二杂质区166可以包括掺杂有高浓度的杂质的半导体材料。例如，第二杂质区166可以是n+区。
多个电容器结构170可以布置在多个半导体图案150的另一端处。多个电容器结构170可以布置在电容器开口170H的内部，电容器开口170H在垂直方向Z上延伸穿过多个模制绝缘层132和多个牺牲绝缘层134。
多个电容器结构170可以在垂直方向Z上延伸并且可以在第二水平方向Y上彼此间隔开。一个电容器结构170可以连接到被布置为在垂直方向Z上彼此交叠的多个半导体图案150。另外，多条位线160可以布置在多个半导体图案150的在第一水平方向X上的一端处，而电容器结构170可以布置在多个半导体图案150的在第一水平方向X上的另一端处。
电容器结构170可以包括多个下电极层172、电容器介电层174和上电极层176。多个下电极层172可以布置在多个半导体图案150的另一端处，并且多个下电极层172中的每一者的外表面可以被多个牺牲绝缘层134围绕。上电极层176可以被多个下电极层172围绕并且可以在垂直方向Z上延伸。电容器介电层174可以位于多个下电极层172与上电极层176之间。
在一些实施例中，多个下电极层172均可以具有环形水平截面。例如，如图6所示，多个下电极层172均可以具有在第一水平方向X上的长度大于在第二水平方向Y上的长度的椭圆形水平截面，但是本发明构思不限于此。在一些实施例中，多个下电极层172在第一水平方向X上的长度可以与在第二水平方向Y上的长度相同，或者在第一水平方向X上的长度可以小于在第二水平方向Y上的长度。
在一些实施例中，多个下电极层172均可以具有旋转90度的U形垂直截面。如图3所示，多个下电极层172均可以包括在垂直方向Z上延伸的连接部VE、从连接部VE的上端沿水平方向延伸的第一段SE1以及从连接部VE的下端沿水平方向延伸的第二段SE2。例如，连接部VE、第一段SE1和第二段SE2中的每一者的水平截面可以具有环形形状。连接部VE可以设置在电容器开口170H的内壁上，并且连接部VE的外表面可以被多个牺牲绝缘层134围绕。第一段SE1和第二段SE2可以从连接部VE朝向电容器开口170H的内部突出并且在水平方向上延伸。
在一些实施例中，第一段SE1在第二水平方向Y上可以具有第一宽度W11，并且连接部VE在垂直方向Z上可以具有第一高度H1。在一些示例中，第一宽度W11与第一高度H1之比可以为0.5:1至5:1，但不限于此。当第一宽度W11与第一高度H1之比为0.5:1至5:1时，下电极层172将要形成在其中的开口(例如，第一延伸空间170EX1(参考图20A))可以具有相对低的纵横比，因此，可以降低形成下电极层172的工艺的难度。
在一些实施例中，上电极层176可以包括朝向多个下电极层172向外突出的多个第一突起PR1和朝向多个模制绝缘层132向外突出的多个第二突起PR2。例如，多个第一突起PR1和多个第二突起PR2均可以具有环形水平截面。多个第一突起PR1和多个第二突起PR2可以在垂直方向Z上交替布置，并且可以在垂直方向Z上彼此交叠。多个第一突起PR1的外表面和多个第二突起PR2的外表面都可以共形地被电容器介电层174覆盖或与电容器介电层174交叠。在一些实施例中，电容器介电层可以与上电极层的第一突起的表面和上电极层的第二突起的表面共形地交叠，使得电容器介电层沿着第一突起的表面和第二突起的表面具有基本均匀的厚度。
在一些实施例中，上电极层176可以覆盖下电极层172的第一段SE1的顶表面和底表面、第二段SE2的顶表面和底表面以及连接部VE的内壁，或与它们交叠。多个第一突起PR1均可以填充在由一个第一下电极层172的连接部VE的内壁、第一段SE1的底表面和第二段SE2的顶表面限定的空间中，并且多个第二突起PR2可以以比多个第一突起PR1高的水平高度填充在由电容器开口170H的内壁、该一个第一下电极层172的第二段SE2的底表面和另一个第一下电极层172的第一段SE1的顶表面限定的空间中。
如图4所示，多个第一突起PR1可以在第一水平方向X上具有第一宽度W21，并且多个第二突起PR2可以在第一水平方向X上具有第二宽度W22。第二宽度W22可以小于或等于第一宽度W11。
在一些实施例中，下电极层172可以包括掺杂的半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨)、金属(例如，钌、铱、钛或钽)或导电金属氧化物(例如，氧化铱或氧化铌)、或它们的组合。
在一些实施例中，上电极层176可以包括第一上电极层176X和第二上电极层176Y。例如，第一上电极层176X可以设置在电容器介电层174上以具有共形厚度，并且第二上电极层176Y可以在第一上电极层174X上填充在电容器开口170H的内部空间中。第一上电极层176X和第二上电极层176Y均可以包括掺杂的半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨)、金属(例如，钌、铱、钛或钽)或导电金属氧化物(例如，氧化铱或氧化铌)、或它们的组合。
在一些实施例中，电容器介电层174可以包括选自具有比氧化硅高的介电常数的高k介电材料或铁电材料中的至少一种。在一些实施例中，电容器介电层174可以包括选自氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、钛酸铅锆(PZT)、钽酸锶铋(SBT)、氧化铋铁(BFO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(Al2O)或氧化铅钪钽(PbScTaO)中的至少一种。
依照根据比较示例的半导体存储器件，具有环状水平截面的下电极的内部区域(例如，与第一段SEl的底表面、连接部VE的内壁和第二段SE2的顶表面相对应的区域)的表面被上电极层围绕，并且第一段SE1的顶表面和第二段SE2的底表面被模制绝缘层132覆盖或者与其交叠。因此，能够影响电容的下电极层的有效电极面积相对小。
然而，根据一些实施例，下电极层172的第一段SE1的底表面和顶表面、连接部VE的内壁以及下电极层172的第二段SE2的底表面和顶表面可以被上电极层176围绕，而电容器介电层174位于其间。因此，下电极层172的第一段SE1的底表面和顶表面、连接部VE的内壁以及下电极层172的第二段SE2的底表面和顶表面可以用作电容器结构170的有效电极区。因此，与传统设计相比，电容器结构170可以具有相对高的电容。
此外，根据一些实施例，因为由单元晶体管CTR和电容器结构170配置的多个存储单元MC可以沿垂直方向Z堆叠，所以半导体存储器件100可以具有高存储容量。
图7是示出根据一些实施例的半导体存储器件100A的截面图。图8是沿图7的第一垂直高度LV1截取的水平截面图。
参照图7和图8，半导体图案150可以包括非晶金属氧化物、多晶金属氧化物、或非晶金属氧化物和多晶金属氧化物的组合等，例如，In-Ga氧化物(IGO)、In-Zn氧化物(IZO)或In-Ga-Zn氧化物(IGZO)中的至少一种。
可以省略设置在半导体图案150与位线160之间的第一杂质区164(参照图3)，并且半导体图案150可以与位线160直接接触。可以省略设置在半导体图案150与下电极层172之间的第二杂质区166(参照图3)，并且半导体图案150可以与下电极层172直接接触。
根据一些实施例，因为半导体图案150包括金属氧化物类材料，所以可以明显降低漏电流。
图9是示出根据一些实施例的半导体存储器件100B的截面图。图10是沿图9的第一垂直高度LV1截取的水平截面图。
参照图9和图10，可以省略多个牺牲绝缘层134(参照图3)，并且可以替代地设置气隙AS。因此，多个模制绝缘层132和多个气隙AS可以在垂直方向Z上交替布置。应当理解，“气隙”可以是例如任何空隙或腔，并且可以是充满空气的空间(例如，空气间隙)、充满惰性气体的空间(例如，惰性气体间隙)、限定真空的空间。
多个半导体图案150的外表面和多个下电极层172的外表面可以被气隙AS包围。气隙AS可以减小半导体存储器件100A内部的寄生电容，从而提高半导体存储器件100A的操作速度。
图11是示出根据一些实施例的半导体存储器件100C的截面图。图12是图11的区域CX1的放大图。
参照图11和图12，半导体存储器件100C可以包括第一半导体图案150A和第二半导体图案150B而不是多个半导体图案150(参见图3)，并且第一半导体图案150A和第二半导体图案150B可以具有其间设置有中间绝缘层136的夹层形状。中间绝缘层136可以延伸到电容器结构170C中，使得每个下电极层172C可以具有双U形截面。
电容器结构170C的下电极层172C可以包括第一连接部VE1、第二连接部VE2、第一段SE1、第二段SE2和第三段SE3。第一连接部VE1可以在与第一半导体图案150A相同的垂直高度处沿垂直方向Z延伸，并且第一段SE1可以从第一连接部VE1的上端沿水平方向延伸。第二连接部VE2可以在与第二半导体图案150B相同的垂直高度处沿垂直方向Z延伸，并且第二段SE2可以从第二连接部VE2的下端沿水平方向延伸。第三段SE3可以从第一连接部VE1的下端延伸到第二连接部VE2的上端，以围绕中间绝缘层136的顶表面和底表面。
上电极层176C可以包括第一子突起PR1A、第二子突起PR1B和第二突起PR2，第一子突起PR1A可以在与第一半导体图案150A的垂直高度相同的垂直高度处朝向下电极层172C突出，并且第二子突起PR1B可以在与第二半导体图案150B的垂直高度相同的垂直高度处朝向下电极层172C突出。
根据一些实施例，下电极层172C的第一连接部VE1、第二连接部VE2、第一段SE1和第二段SE2可以用作电容器结构170C的有效电极，并且围绕中间绝缘层136的顶表面和底表面的第三段SE3也可以用作电容器结构170C的有效电极区。因此，因为下电极层172C与上电极层176C之间的有效电极面积可以增加，所以电容器结构170C可以具有增加的电容，并且半导体存储器件100C可以具有增加的存储容量。
图13是示出根据一些实施例的半导体存储器件100D的俯视图。
参照图13，半导体存储器件100D还可以包括通过将半导体图案150、字线140和电容器结构170二等分而在第一水平方向X上延伸的分隔绝缘层180。分隔绝缘层180可以包括诸如氧化硅的绝缘材料。半导体存储器件100D可以是分割单元，在该分割单元中，两个单元晶体管CTR(参照图1)由分隔绝缘层180限定。
图14是示出根据一些实施例的半导体存储器件100E的俯视图。
参照图14，半导体存储器件100E可以包括位于在第二水平方向Y上彼此相邻的两个半导体图案150和两个电容器结构170之间的沿第一水平方向X延伸的屏蔽层182。屏蔽层182可以屏蔽可能发生在彼此相邻的两个半导体图案150和两个电容器结构170之间的电磁干扰。
图15A至图26B是示出根据实施例的制造半导体存储器件100的方法的示意图。具体地，图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A和图26A是沿图2的线A1-A1'截取的截面图，并且图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B和图26B是沿图3的第一垂直高度LV1截取的水平截面图。
参照图15A和图15B，可以在衬底110上形成下结构120和蚀刻停止层122。可以在蚀刻停止层122上交替地并且顺序地形成多个模制绝缘层132和多个牺牲绝缘层134。
多个模制绝缘层132和多个牺牲绝缘层134可以通过化学气相沉积(CVD)工艺、等离子体增强CVD(PECVD)工艺或原子层沉积(ALD)工艺形成。
在一些实施例中，多个模制绝缘层132和多个牺牲绝缘层134可以分别由相对于彼此具有蚀刻选择性的材料形成。例如，多个模制绝缘层132可以由氧化硅形成，并且多个牺牲绝缘层134可以由氮化硅形成。多个模制绝缘层132和多个牺牲绝缘层134可以均具有几十纳米的厚度。
参照图16A和图16B，可以在多个模制绝缘层132和多个牺牲绝缘层134上形成掩模图案(未示出)，并且可以通过使用掩模图案作为蚀刻掩模部分地去除多个模制绝缘层132和多个牺牲绝缘层134来形成字线开口140H、位线开口160H和电容器开口170H。
在一些实施例中，蚀刻停止层122的顶表面可以在字线开口140H、位线开口160H和电容器开口170H的相应的底表面处暴露。
在一些实施例中，字线开口140H和电容器开口170H可以均具有圆形或椭圆形的水平截面。多个字线开口140H可以在第二水平方向Y上彼此间隔开并且可以在垂直方向Z上延伸。多个电容器开口170H可以在第二水平方向Y上彼此间隔开并且可以在垂直方向Z上延伸。位线开口160H可以在第二水平方向Y上延伸。
例如，虽然字线开口140H、位线开口160H和电容器开口170H均被示为在其总高度上具有相等的水平宽度，但与此不同的是，字线开口140H、位线开口160H和电容器开口170H均可以具有朝向衬底110具有减小的水平宽度的渐窄形状。
参照图17A和图17B，可以形成填充在位线开口160H中的第一牺牲填充层212和填充在电容器开口170H中的第二牺牲填充层214。
例如，第一牺牲填充层212和第二牺牲填充层214均可以包括相对于模制绝缘层132和牺牲绝缘层134具有蚀刻选择性的材料。例如，第一牺牲填充层212和第二牺牲填充层214均可以包括多晶硅或含碳材料。
参照图18A和图18B，可以通过去除被字线开口140H暴露的牺牲绝缘层134的一部分来形成与字线开口140H连通的延伸空间140EX。延伸空间140EX可以通过去除牺牲绝缘层134的与字线开口140H相邻的部分而形成，使得填充在位线开口160H中的第一牺牲填充层212和填充在电容器开口170H中的第二牺牲填充层214不被暴露。
因为延伸空间140EX是通过去除牺牲绝缘层134的被字线开口140H暴露的部分而形成的，所以延伸空间140EX可以在水平方向上距字线开口140H具有大致恒定的宽度。在一些实施例中，延伸空间140EX可以在水平方向上距字线开口140H具有几十纳米的宽度。延伸空间140EX的高度可以与牺牲绝缘层134的高度基本相同。在一些实施例中，延伸空间140EX可以在垂直方向Z上具有几十纳米的高度。
参照图19A和图19B，可以在延伸空间140EX的内壁上形成半导体图案150。在一些实施例中，半导体图案150可以通过CVD工艺、PECVD工艺或ALD工艺形成。
接下来，可以在半导体图案150的内壁上形成栅极绝缘层152。栅极绝缘层152可以通过热氧化工艺、CVD工艺、PECVD工艺或ALD工艺中的至少一种形成。在一些实施例中，栅极绝缘层152可以形成为仅覆盖半导体图案150的内壁或仅与其交叠。在一些实施例中，栅极绝缘层152可以形成为覆盖半导体图案150的内壁和模制绝缘层132的内壁或与其交叠。
接下来，可以形成填充在字线开口140H中的第三牺牲填充层220。在一些实施例中，第三牺牲填充层220可以包括氮化硅。
参照图20A和图20B，可以去除第二牺牲填充层214，并且可以再次暴露电容器开口170H的内壁。
此后，可以通过去除被电容器开口170H暴露的牺牲绝缘层134的一部分来形成与电容器开口170H连通的第一延伸空间170EX1。第一延伸空间170EX1可以暴露半导体图案150的侧壁的一部分。
因为第一延伸空间170EX1是通过去除被电容器开口170H暴露的牺牲绝缘层134的一部分而形成的，所以第一延伸空间170EX1可以在水平方向上距电容器开口170H具有大致恒定的宽度。在一些实施例中，第一延伸空间170EX1可以在水平方向上距电容器开口170H具有几十纳米的宽度。第一延伸空间170EX1的高度可以与牺牲绝缘层134的高度基本相同。在一些实施例中，第一延伸空间170EX1可以在垂直方向Z上具有几十纳米的高度。
参照图21A和图21B，可以通过在半导体图案150的暴露在第一延伸空间170EX1中的侧壁上注入杂质来形成第二杂质区166。
此后，可以在电容器开口170H和第一延伸空间170EX1中形成初步下电极层172L，并且可以在初步下电极层172L上形成第四牺牲填充层230。
例如，初步下电极层172L可以共形地形成在电容器开口170H中和第一延伸空间170EXl的内壁上，并且第四牺牲填充层230可以形成为足以完全填充在第一延伸空间170EX1的内部的厚度。
第一延伸空间170EX1可以具有大约0.5:1至5:1的纵横比(例如，在水平方向上的宽度与在垂直方向Z上的高度之比为0.5:1至5:1)，因此，可以降低在第一延伸空间170EX1中形成第二杂质区166的工艺难度和/或在第一延伸空间170EX1中形成初步下电极层172L的工艺难度。
参照图22A和图22B，可以通过去除初步下电极层172L的设置在电容器开口170H的内壁上的部分(或者初步下电极层172L的设置在模制绝缘层132的侧壁上的部分)并且保留初步下电极层172L的设置在第一延伸空间170EX1的内部的部分，来在多个第一延伸空间170EX1中形成多个下电极层172。
多个下电极层172可以具有旋转90度的U形垂直截面，并且可以包括在垂直方向Z上延伸的连接部VE、从连接部VE的上端沿水平方向延伸的第一段SE1以及从连接部VE的下端沿水平方向延伸的第二段SE2。
此后，还可以去除第四牺牲填充层230的设置在第一延伸空间170EX1的内部的部分。因此，连接部VE的内壁、第一段SE1的底表面和第二段SE2的顶表面可以暴露在第一延伸空间170EX1的内部，并且第一段SE1的顶表面和第二段SE2的底表面可以被模制绝缘层132覆盖或与其交叠并且不暴露在第一延伸空间170EX1的内部。
参照图23A和图23B，可以通过去除模制绝缘层132的通过电容器开口170H暴露的部分来形成与电容器开口170H连通的第二延伸空间170EX2。第一段SE1的顶表面和第二段SE2的底表面可以在第二延伸空间170EX2的内部被暴露。
因为通过去除模制绝缘层132的通过电容器开口170H暴露的部分来形成第二延伸空间170EX2，所以第二延伸空间170EX2在水平方向上距电容器开口170H的宽度可以具有大致恒定的值。在一些实施例中，第二延伸空间170EX2可以在水平方向上距电容器开口170H具有几十纳米的宽度。第二延伸空间170EX2的高度可以与模制绝缘层132的高度基本相同。在一些实施例中，第二延伸空间170EX2可以在垂直方向Z上具有几十纳米的高度。
在一些实施例中，第二延伸空间170EX2的水平宽度可以小于或等于第一延伸空间170EX1的水平宽度。例如，由于第二延伸空间170EX2的水平宽度小于或等于第一延伸空间170EX1的水平宽度，所以下电极层172的连接部VE或第二杂质区166可以不被第二延伸空间170EX2暴露。
参照图24A和图24B，可以在电容器开口170H的内壁、第一延伸空间170EX1的内壁和第二延伸空间170EX2的内壁上形成电容器介电层174。
在一些实施例中，电容器介电层174可以在第一段SEl的顶表面和底表面、连接部VE的内壁、第二段SE2的顶表面和底表面以及模制绝缘层132的内壁上共形地形成特定厚度。
参照图25A和图25B，可以形成填充在电容器开口170H的内部、第一延伸空间170EX1的内部和第二延伸空间170EX2的内部中的上电极层176。例如，可以通过在电容器开口170H的内壁、第一延伸空间170EX1的内壁和第二延伸空间170EX2的内壁上顺序地形成第一上电极层176X和第二上电极层176Y来形成上电极层176。
然后，可以去除第三牺牲填充层220以再次暴露字线开口140H。可以形成填充在字线开口140H的内部中的字线140。例如，可以通过在字线开口140H的内壁上顺序地形成导电阻挡层142和导电填充层144来形成字线140。
在一些实施例中，上电极层176和字线140可以在同一工艺期间形成。在这种情况下，可以同时形成导电阻挡层142和第一上电极层176X，并且可以同时形成导电填充层144和第二上电极层176Y。
参照图26A和图26B，可以去除第一牺牲填充层212并且可以再次暴露位线开口160H的内壁。
此后，可以通过去除牺牲绝缘层134的被位线开口160H暴露的部分来形成与位线开口160H连通的位线空间160EX。
可以通过去除牺牲绝缘层134的与位线开口160H相邻的部分来形成位线空间160EX，从而暴露每个半导体图案150的侧壁的一部分。
此后，可以通过在半导体图案150的暴露在位线空间160EX的内壁上的表面上注入杂质来形成第一杂质区164。
此后，可以用导电材料填充位线开口160H和位线空间160EX的内部，并且可以通过回蚀导电材料以暴露位线开口160H的内壁来在位线空间160EX中形成位线160。此后，可以形成填充在位线开口160H的内部中的位线绝缘层162。
通过执行上述工艺，可以完全形成半导体存储器件100。
依照根据比较示例的半导体存储器件的制造方法，如图22A所示的结构，在连接部VE的内壁、第一段SE1的底表面和第二段SE2的顶表面被第一延伸空间170EX1的内部暴露并且第一段SE1的顶表面和第二段SE2的底表面被模制绝缘层132覆盖或与其交叠且未被第一延伸空间170EX1的内部暴露的状态下，形成电容器介电层174和上电极层176。因此，能够影响电容的下电极层的有效电极面积相对小。
然而，在示例实施例中，可以通过去除模制绝缘层132的暴露在电容器开口170H的内壁上的一部分来形成第二延伸空间170EX2。因此，由于形成了第二延伸空间170EX2，所以下电极层172的第一段SE1的顶表面和第二段SE2的底表面可以用作额外的有效电极区域。因此，电容器结构170可以具有相对高的电容，并且半导体存储器件100可以具有增加的存储容量。
虽然已经参考本发明构思的实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器件，所述半导体存储器件包括：
字线，所述字线在衬底上沿垂直方向延伸；
半导体图案，所述半导体图案在俯视图中具有围绕所述字线延伸的环形水平截面；
位线，所述位线邻近所述半导体图案的在第一水平方向上的第一端并在垂直于所述第一水平方向的第二水平方向上延伸；以及
电容器结构，所述电容器结构邻近所述半导体图案的在所述第一水平方向上的与所述第一端相对的第二端，
其中，所述电容器结构包括：
下电极层，所述下电极层电连接到所述半导体图案，所述下电极层具有环形水平截面，并且包括沿所述垂直方向延伸的连接部、从所述连接部的上部沿水平方向延伸的第一段和从所述连接部的下部沿所述水平方向延伸的第二段；
上电极层，所述上电极层沿所述垂直方向延伸，其中，所述上电极层位于所述下电极层的所述第一段的顶表面和底表面上，位于所述下电极层的所述第二段的顶表面和底表面上，并且位于所述连接部的内壁上；以及
电容器介电层，所述电容器介电层位于所述下电极层与所述上电极层之间。
2.根据权利要求1所述的半导体存储器件，
其中，所述上电极层包括朝向所述下电极层突出的第一突起以及相对于所述衬底位于高于所述第一突起的垂直高度处的第二突起。
3.根据权利要求2所述的半导体存储器件，
其中，所述上电极层的第一突起位于由所述下电极层的所述连接部的所述内壁、所述第一段的所述底表面和所述第二段的所述顶表面限定的空间中，并且
其中，所述上电极层的所述第二突起与所述第一突起和所述下电极层的所述第一段的所述顶表面垂直交叠。
4.根据权利要求2所述的半导体存储器件，
其中，所述上电极层的所述第一突起在所述第一水平方向上具有第一宽度，并且
其中，所述上电极层的所述第二突起在所述第一水平方向上具有等于或小于所述第一宽度的第二宽度。
5.根据权利要求2所述的半导体存储器件，其中，所述电容器介电层与所述上电极层的所述第一突起的表面和所述上电极层的所述第二突起的表面共形地交叠。
6.根据权利要求1所述的半导体存储器件，其中，所述下电极层具有U形垂直截面。
7.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：
第一杂质区，所述第一杂质区在所述半导体图案的所述第一端与所述位线之间位于所述半导体图案中；以及
第二杂质区，所述第二杂质区在所述半导体图案的所述第二端与所述下电极层的所述连接部之间位于所述半导体图案中。
8.根据权利要求1所述的半导体存储器件，
其中，所述第一段在所述第二水平方向上具有第一宽度，
其中，所述连接部在所述垂直方向上具有第一高度，并且
其中，所述第一宽度与所述第一高度之比在0.5:1至5:1的范围内。
9.一种半导体存储器件，所述半导体存储器件包括：
字线，所述字线在衬底上沿垂直方向延伸；
多个半导体图案，所述多个半导体图案位于所述衬底上，且在俯视图中均具有围绕所述字线延伸的环形水平截面，其中，所述多个半导体图案在所述垂直方向上彼此间隔开；
多个模制绝缘层，所述多个模制绝缘层位于所述字线上，在所述垂直方向上彼此间隔开，并且与所述多个半导体图案交替地布置；
多条位线，所述多条位线分别位于所述多个半导体图案的在第一水平方向上的第一端处，在所述垂直方向上彼此间隔开，并且在垂直于所述第一水平方向的第二水平方向上延伸；以及
电容器结构，所述电容器结构位于所述多个半导体图案的在所述第一水平方向上的分别与所述第一端相对的第二端处，
其中，所述电容器结构包括：
多个下电极层，所述多个下电极层分别电连接到所述多个半导体图案，所述多个下电极层均具有环形水平截面，并且所述多个下电极层均包括沿所述垂直方向延伸的连接部、从所述连接部的上部沿水平方向延伸的第一段和从所述连接部的下部沿所述水平方向延伸的第二段；
上电极层，所述上电极层在所述垂直方向上延伸，其中，所述上电极层位于所述多个下电极层的每个所述第一段的顶表面和底表面上，位于所述多个下电极层的每个所述第二段的顶表面和底表面上，并且位于所述多个下电极层的每个所述连接部的内壁上；以及
电容器介电层，所述电容器介电层在所述多个下电极层与所述上电极层之间延伸。
10.根据权利要求9所述的半导体存储器件，
其中，所述上电极层包括多个第一突起，所述多个第一突起中的每个第一突起位于由所述多个下电极层中的相应的下电极层的所述连接部的所述内壁、所述多个下电极层中的相应的下电极层的所述第一段的所述底表面和所述多个下电极层中的相应的下电极层的所述第二段的所述顶表面限定的空间中，并且
其中，所述上电极层还包括分别朝向所述多个模制绝缘层突出的多个第二突起。
11.根据权利要求10所述的半导体存储器件，其中，所述上电极层的所述多个第一突起和所述上电极层的所述多个第二突起在所述垂直方向上交替地布置。
12.根据权利要求10所述的半导体存储器件，
其中，所述上电极层的所述多个第一突起均在所述第一水平方向上具有第一宽度，并且
其中，所述上电极层的所述多个第二突起均在所述第一水平方向上具有等于或小于所述第一宽度的第二宽度。
13.根据权利要求10所述的半导体存储器件，其中，所述电容器介电层与所述上电极层的所述多个第一突起中的每个第一突起的表面和所述上电极层的所述多个第二突起中的每个第二突起的表面共形地交叠。
14.根据权利要求9所述的半导体存储器件，
其中，所述多个下电极层中的每个下电极层的所述第一段在所述第二水平方向上具有第一宽度，
其中，所述多个下电极层中的每个下电极层的所述连接部在所述垂直方向上具有第一高度，并且
其中，所述第一宽度与所述第一高度之比为0.5:1至5:1。
15.根据权利要求9所述的半导体存储器件，所述半导体存储器件还包括：
多个第一杂质区，所述多个第一杂质区中的每个第一杂质区位于所述多个半导体图案中的相应的半导体图案中并且位于所述多个半导体图案中的所述相应的半导体图案的所述第一端与所述多条位线中的相应的位线之间；以及
多个第二杂质区，所述多个第二杂质区中的每个第二杂质区位于所述多个半导体图案中的相应的半导体图案中，并且位于所述多个半导体图案中的所述相应的半导体图案的所述第二端与所述多个下电极层中的相应的下电极层的所述连接部之间。
16.根据权利要求9所述的半导体存储器件，其中，在俯视图中，所述多个下电极层中的每个下电极层的与所述字线相对的表面被气隙围绕。
17.根据权利要求9所述的半导体存储器件，所述半导体存储器件还包括：
分隔绝缘层，所述分隔绝缘层在所述第一水平方向上延伸且将所述字线或所述上电极层中的至少一者平分。
18.一种半导体存储器件，所述半导体存储器件包括：
字线，所述字线在衬底上沿垂直方向延伸；
多个半导体图案，所述多个半导体图案位于所述衬底上，且在俯视图中均具有围绕所述字线延伸的环形水平截面，其中，所述多个半导体图案在所述垂直方向上彼此间隔开；
多个模制绝缘层，所述多个模制绝缘层位于所述字线上，在所述垂直方向上彼此间隔开，并且与所述多个半导体图案交替地布置；
多条位线，所述多条位线分别邻近所述多个半导体图案的在第一水平方向上的第一端，在所述垂直方向上彼此间隔开，并且在垂直于所述第一水平方向的第二水平方向上延伸；以及
多个电容器结构，所述多个电容器结构分别邻近所述多个半导体图案的在所述第一水平方向上的与所述第一端相对的第二端，并且在所述垂直方向上彼此间隔开，其中，所述多个电容器结构包括：
多个下电极层，所述多个下电极层分别电连接到所述多个半导体图案的所述第二端，并且所述多个下电极层均具有环形水平截面；
上电极层，所述上电极层在所述垂直方向上延伸，并且包括分别朝向所述多个下电极层突出的多个第一突起和分别朝向所述多个模制绝缘层突出的多个第二突起；以及
电容器介电层，所述电容器介电层在所述多个下电极层与所述上电极层之间延伸。
19.根据权利要求18所述的半导体存储器件，
其中，所述多个下电极层均包括沿所述垂直方向延伸的连接部、从所述连接部的上部沿水平方向延伸的第一段以及从所述连接部的下部沿所述水平方向延伸的第二段，并且
其中，所述上电极层位于所述多个下电极层的每个所述第一段的顶表面和底表面上，位于所述多个下电极层的每个所述第二段的顶表面和底表面上，并且位于所述多个下电极层的每个所述连接部的内壁上。
20.根据权利要求19所述的半导体存储器件，所述半导体存储器件还包括：
多个中间绝缘层，所述多个中间绝缘层分别延伸到所述多个电容器结构中，使得所述多个下电极层中的每个下电极层具有双U形截面。
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