KR20010107244A - 자기 정렬된 얕은 트렌치 소자 분리 방법 - Google Patents
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Abstract
비휘발성 메모리 장치에서의 자기정렬된 얕은 트렌치 소자분리 방법이 개시되어 있다. 반도체 기판의 상부에 터널 산화막층, 플로팅 게이트용 제1 폴리실리콘층 및 질화막층을 차례로 증착한다. 질화막층, 제1 폴리실리콘층 및 기판을 식각하여 트렌치를 형성한다. 결과물의 상부에 트렌치를 매립하도록 산화막을 증착하고, 질화막층까지 산화막을 제거하여 트렌치 소자분리 구조의 필드 영역을 형성한다. 질화막층을 제거한 후, 필드 영역을 습식 케미컬 처리한다. 결과물의 상부에 플로팅 게이트용 제2 폴리실리콘층을 증착한다. 제1 폴리실리콘층 위의 필드 영역이 포지티브 경사를 갖게 되어, 필드 영역의 하부에 도전성 잔류물이 생성되지 않는다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 필드 영역의 네거티브 경사를 개선할 수 있는 얕은 트렌치 소자분리(shallow trench isolation; STI) 방법에 관한 것이다.
반도체 회로에서는 반도체 기판의 상부에 형성된 트랜지스터, 다이오드 및 저항 등의 여러 가지 소자들을 전기적으로 분리하는 것이 필요하다. 소자분리의 형성공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 단계의 공정 마진을 좌우하게 된다.
이러한 소자분리를 형성하기 위한 방법으로 실리콘 부분 산화법(LOCal Oxidation of Silicon; LOCOS)이 가장 많이 사용되고 있다.
LOCOS 소자분리는 실리콘 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계, 질화막을 패터닝하는 단계, 및 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성하는 단계로 이루어진다. 그러나, LOCOS 소자분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아져서 문턱전압(threshold voltage)이 증가하는 소위 "협채널 효과(narrow channel effect)"가 유발되어 트랜지스터의 전기적 특성을 악화시킨다. 특히, LOCOS 소자분리는 채널 길이가 0.3㎛ 이하로 감소됨에 따라 액티브 영역 양측의 필드 산화막이 붙어버리는 펀치쓰루우(punchthrough)가발생하여 액티브 영역이 정확하게 확보되지 않는 등 그 한계를 나타내고 있다.
그러므로, 0.25㎛ 이하의 디자인-룰로 제조되어지는 반도체 장치에서는 얕은 트렌치 구조의 소자분리가 사용되고 있다. STI 공정은 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 트렌치의 내부 및 기판의 상부에 산화막을 증착하는 단계, 및 산화막을 에치백(etch back) 또는 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법으로 식각하여 평탄화된 산화막으로 매립된 STI 구조의 필드 영역을 형성하는 단계로 이루어진다. 트렌치를 매립하는 산화막으로는 언도프드 실리케이트 글래스(undoped silicate glass; USG)나 오존-테트라에틸오소실리케이트 USG(O3-TEOS USG)가 주로 사용되어 왔다. 그러나, 트렌치의 어스펙트비(aspect ratio)가 증가함에 따라 USG막이 트렌치를 완전히 매립하지 못하여 트렌치의 내부에 보이드(void)가 발생하게 되었다. 이에 따라, 현재는 USG막보다 안정된 특성을 가지면서 갭 매립 능력이 우수한 고밀도 플라즈마 산화막(high density plasma oxide)을 사용하는 추세에 있다.
도 1 내지 도 4는 종래의 비휘발성 메모리 장치에 있어서, 액티브 패턴과 플로팅 게이트의 패턴을 동일하게 형성하여 메모리 셀의 크기를 감소시킬 수 있는 자기정렬된 얕은 트렌치 소자분리(self-aligned shallow trench isolation; SA-STI) 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 실리콘 기판(10)의 상부에 터널 산화막층(12)을 형성한 후, 터널 산화막층(12)의 상부에 제1 폴리실리콘층(14), 질화막층(16) 및 고온 산화막층(도시하지 않음)을 순차적으로 증착한다. 여기서, 제1 폴리실리콘층(14)은플로팅 게이트로 제공된다.
이어서, 사진식각 공정을 통해 액티브 영역의 고온 산화막층을 식각한 후, 패터닝된 고온 산화막층을 마스크로 이용하여 질화막층(16) 및 제1 폴리실리콘층(14)을 차례로 식각하여 액티브 영역을 정의하는 액티브 패턴을 형성한다. 계속해서, 패터닝된 고온 산화막층을 마스크로 이용하여 기판(10)을 소정 깊이로 식각함으로써 트렌치(18)를 형성한다.
이어서, 도시하지는 않았으나, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(damage)을 제거하기 위하여 산화 공정을 통해 트렌치(18)의 측벽에 열산화막을 형성한 후, 누설 전류의 발생을 억제하고 게이트 산화막의 특성을 향상시키기 위하여 결과물의 상부에 질화막 라이너(liner)를 증착한다.
이어서, 결과물의 상부에 화학 기상 증착(chemical vapor deposition; CVD) 방법에 의해 트렌치(18)를 충분히 매립할 수 있을 정도의 두께로 고밀도 플라즈마 산화막층(20)을 증착한다. 고밀도 플라즈마 산화막층(20)은 SiH4, O2및 Ar 가스를 플라즈마 소오스로 이용하여 고밀도 플라즈마를 발생시키는 방식으로 증착된다. 즉, SiH4와 O2로 SiO2를 형성시켜 웨이퍼 상에 증착시키고, 웨이퍼의 이면(back-side)에 RF 바이어스 전력을 인가하여 Ar과 O2입자를 웨이퍼의 표면으로 끌어당기면 증착과 동시에 Ar 스퍼터 에치(sputter etch)가 일어나면서 트렌치(18)를 매립하게 된다. 이때, 고밀도 플라즈마 산화막층에 의한 갭 매립 공정 동안 Ar 스퍼터에치에 의해 질화막층(16)과 제1 폴리실리콘층(14)이 클리핑(clipping)되어 트렌치(18)의 상부 측벽이 약 60°의 네거티브 경사를 갖게 된다.
이어서, 질화막층(16)의 표면이 노출될 때까지 고밀도 플라즈마 산화막층(20)을 화학 기계적 연마에 의해 제거한다. 그 결과, 평탄화된 고밀도 플라즈마 산화막층(20)으로 매립되어진 STI 구조의 필드 영역이 형성된다.
도 2를 참조하면, 인산 스트립 공정으로 질화막층(14)을 제거한다. 이때, STI 구조의 필드 영역은 네거티브 경사를 갖고 있으므로 필드 영역의 밑부분에 빈 공간이 생긴다.
도 3을 참조하면, 결과물의 상부에 제2 폴리실리콘층(22)을 증착한다. 이때, 필드 영역에 형성된 A 영역으로 제2 폴리실리콘층(22)이 증착되면서 필드 영역 밑부분의 빈 공간에 제2 폴리실리콘층(22)이 채워지게 된다. 따라서, 필드 영역의 네거티브 경사 부위의 아래쪽에서 폴리실리콘의 양이 많아지게 된다.
여기서, 제2 폴리실리콘층(22)은 후속 공정에서 형성될 층간유전층의 면적을 증가시키기 위해 형성하는 것으로 제1 폴리실리콘층(14)과 함께 플로팅 게이트로 제공된다.
도 4를 참조하면, 사진식각 공정으로 메모리 필드 영역 위에 존재하는 제2 폴리실리콘층(22)을 식각해 낸다. 이어서, 메모리 트랜지스터의 플로팅 게이트와 컨트롤 게이트를 절연시키면서 정전용량을 증가시키기 위한 층간유전층(도시하지 않음)으로서 ONO층을 결과물의 상부에 형성한다. 사진식각 공정을 통해 주변 회로부의 층간유전층, 제2 폴리실리콘층(22) 및 제1 폴리실리콘층(14)을 제거한 후, 결과물의 상부에 제3 폴리실리콘층 및 텅스텐 실리사이드층(도시하지 않음)을 차례로 증착한다. 이어서, 사진식각 공정으로 메모리 셀 영역과 주변회로부의 텅스텐 실리사이드층, 제3 폴리실리콘층, 층간유전층, 제2 폴리실리콘층(22) 및 제1 폴리실리콘층(14)을 식각하여 메모리 트랜지스터의 스택형 게이트를 형성한다. 계속해서, 사진식각 공정을 통해 주변 회로부의 텅스텐 실리사이드층과 제3 폴리실리콘층을 식각하여 주변 회로 트랜지스터의 게이트를 형성한다.
상술한 종래 방법에 의하면, 게이트의 형성을 위한 식각 공정시 건식 식각의 이방성 특성 및 폴리실리콘과 산화막과의 선택비로 인하여 필드 영역의 밑부분에 존재하는 폴리실리콘층이 산화막에 의해 블로킹된다. 그 결과, 필드 영역 하부의 폴리실리콘층이 식각되지 않고 라인 형태의 도전성 잔류물(stringer)(도 4의 참조 부호 24)로 남아있게 된다. 이러한 잔류물은 인접한 게이트 패턴 간에 브리지를 형성하여 소자의 특성이나 수율을 저하시키게 된다.
따라서, 본 발명의 목적은 필드 영역의 네거티브 경사를 개선할 수 있는 얕은 트렌치 소자분리 방법을 제공하는데 있다.
도 1 내지 도 4는 종래 방법에 의한 자기정렬된 얕은 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 10은 본 발명에 의한 자기정렬된 얕은 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 11 및 도 12는 각각 종래 방법 및 본 발명에 의해 형성된 게이트 식각 후의 필드 구조를 도시한 SEM 사진들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판 12, 102 : 터널 산화막층
14, 104 : 제1 폴리실리콘층 16, 106 : 질화막층
18, 108 : 트렌치 20, 110 : 산화막층
22, 112 : 제2 폴리실리콘층
상기 목적을 달성하기 위하여 본 발명은, 플로팅 게이트와 상기 플로팅 게이트의 상부에 층간유전층을 개재하여 형성된 컨트롤 게이트의 스택형 게이트 메모리셀을 갖는 비휘발성 메모리 장치의 제조 방법에 있어서, 반도체 기판의 상부에 터널 산화막층, 플로팅 게이트용 제1 폴리실리콘층 및 질화막층을 순차적으로 증착하는 단계; 상기 질화막층, 상기 제1 폴리실리콘층 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 결과물의 상부에 상기 트렌치를 매립하도록 산화막을 증착하는 단계; 상기 질화막층까지 상기 산화막을 제거하여 트렌치 소자분리 구조의 필드 영역을 형성하는 단계; 상기 질화막층을 제거하는 단계; 상기 필드 영역을 습식 케미컬 처리하는 단계; 그리고 상기 결과물의 상부에 플로팅 게이트용 제2 폴리실리콘층을 증착하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법을 제공한다.
바람직하게는, 습식 케미컬 처리는 산화막의 식각량이 100∼200Å 정도가 되도록 실시한다.
바람직하게는, 질화막층을 제거하는 단계 전에 필드 영역을 습식 케미컬 처리하는 단계를 더 구비한다.
본 발명에 의하면, STI 구조의 필드 영역의 형성 후 질화막을 제거한 다음 습식 케미컬의 등방성 식각 특성을 이용하여 제1 폴리실리콘층의 위로 드러난 필드 영역을 라운드 형태로 식각함으로써 필드 영역의 네거티브 경사를 포지티브 경사로 변화시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 5 내지 도 10은 본 발명에 의한 자기정렬된 얕은 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 5는 트렌치(108)를 형성하는 단계를 도시한다. 실리콘 기판(100)의 상부에 터널 산화막층(102)을 약 70∼100Å의 두께로 형성한 후, 그 상부에 플로팅 게이트로 사용될 제1 폴리실리콘층(104)을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 300∼1000Å의 두께로 형성한다. 이어서, 통상의 도핑 방법에 의해 제1 폴리실리콘층을 고농도의 N형 불순물로 도핑시킨다.
제1 폴리실리콘층(104)의 상부에 저압 화학 기상 증착 방법으로 질화막층(106)을 약 1500∼2000Å의 두께로 증착한다. 질화막층(106)은 후속하는 화학 기계적 연마(CMP) 공정시 연마 종료층으로 작용한다. 질화막층(106)의 상부에 고온 산화막층(도시하지 않음)을 화학 기상 증착 방법에 의해 약 1000∼2000Å의 두께로 증착한 후, 그 상부에 SiON을 약 800Å의 두께로 증착하여 반사 방지층(anti-reflective layer)(도시하지 않음)을 형성한다. 반사 방지층은 후속하는 사진 공정시 빛의 난반사를 방지하는 역할을 하며, 후속하는 트렌치 식각 공정시 제거된다.
이어서, 사진식각 공정을 통해 반사 방지층 및 고온 산화막층을 식각하여 액티브 영역을 정의하는 액티브 패턴을 형성한다. 액티브 패턴을 식각 마스크로 이용하여 질화막층(106) 및 제1 폴리실리콘층(104)을 차례로 식각하고, 계속해서 기판(100)을 소정 깊이로 식각하여 트렌치(108)를 형성한다.
도 6은 필드 영역을 형성하는 단계를 도시한다. 상술한 바와 같이트렌치(108)를 형성한 후, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상을 제거하기 위하여 산화 공정을 통해 트렌치(108)의 측벽에 열산화막(도시하지 않음)을 형성한다. 이어서, 누설 전류의 발생을 억제하고 게이트 산화막의 특성을 향상시키기 위하여 결과물의 상부에 질화막 라이너(도시하지 않음)를 증착한다.
이어서, 결과물의 상부에 고밀도 플라즈마 산화막층(110)을 화학 기상 증착 방법에 의해 약 5000Å의 두께로 증착한다. 고밀도 플라즈마 산화막층(110)은 갭 매립 특성을 향상시키기 위해 증착 도중에 Ar 스퍼터 에치가 진행되는데, 이때 질화막층(106)과 제1 폴리실리콘층(104)이 클리핑되어 트렌치(108)의 상부 측벽이 약 60°의 네거티브 경사를 갖게 된다.
이어서, 질화막층(106)이 노출될 때까지 고밀도 플라즈마 산화막층(110)을 화학 기계적 연마에 의해 제거하여 평탄화된 산화막으로 매립된 STI 구조의 필드 영역을 형성한다.
도 7은 인산 스트립 공정으로 질화막층(106)을 제거하는 단계를 도시한다. 이때, STI 구조의 필드 영역은 네거티브 경사를 갖고 있으므로 필드 영역의 밑부분에 빈 공간이 생긴다.
도 8은 습식 케미컬 처리하는 단계를 도시한다. 상술한 바와 같이 질화막층(106)을 제거한 후, 100:1 불산(HF)과 같은 산화막 에천트를 이용하여 필드 영역의 산화막층(110)을 전면 습식 식각한다. 이때, 습식 케미컬의 등방성 식각 특성에 의해 수직 방향과 수평 방향으로 산화막층(110)이 식각되므로, 제1 폴리실리콘층(104)의 위로 드러난 필드 영역이 라운드 형태의 포지티브 경사를 갖게 된다.
습식 케미컬 처리의 시간을 증가시킬수록 필드 영역이 더욱 더 라운드 프로파일을 갖게 되어 네거티브 경사의 개선 측면에서는 유리하지만, 메모리 셀 영역과 주변회로부에서는 필드 영역과 액티브 영역 간의 단차가 낮아져서 후속하는 제2 폴리실리콘층의 사진식각 공정시 공정 마진을 감소시키게 된다. 따라서, 습식 케미컬 처리는 산화막층(110)의 식각량이 100∼200Å 정도가 되도록 실시하는 것이 바람직하다.
도 9는 결과물의 상부에 플로팅 게이트로 사용될 제2 폴리실리콘층(112)을 저압 화학 기상 증착 방법에 의해 약 3000Å 이상의 두께로 형성하는 단계를 도시한다. 이때, 제2 폴리실리콘층(112)이 증착되는 영역에는 네거티브 경사 부위가 존재하지 않으므로 필드 영역의 하부에는 폴리실리콘층이 더 이상 증착되지 않는다.
여기서, 제2 폴리실리콘층(112)은 후속 공정에서 형성될 ONO 층간유전층의 면적을 증가시키기 위해 형성하는 것으로 제1 폴리실리콘층(112)과 함께 플로팅 게이트로 제공된다. 이어서, 통상의 도핑 방법에 의해 제2 폴리실리콘층(112)을 고농도의 N형 불순물로 도핑시킨 후, 사진식각 공정으로 메모리 셀 영역과 주변회로부의 필드 영역 위의 제2 폴리실리콘층(112)을 제거하여 비트라인을 따라 이웃한 셀 트랜지스터 간의 플로팅 게이트를 서로 분리시킨다.
도 10을 참조하면, 결과물의 상부에 메모리 셀 트랜지스터의 플로팅 게이트와 컨트롤 게이트를 절연시키면서 정전용량을 증가시키기 위한 층간유전층(도시하지 않음)으로서 ONO층을 형성한다. 사진식각 공정을 통해 주변 회로부의 층간유전층, 제2 폴리실리콘층(112) 및 제1 폴리실리콘층(104)을 제거한 후, 결과물의 상부에 제3 폴리실리콘층 및 텅스텐 실리사이드층(도시하지 않음)을 차례로 증착한다. 이어서, 사진식각 공정으로 메모리 셀 영역과 주변회로부의 텅스텐 실리사이드층, 제3 폴리실리콘층, 층간유전층, 제2 폴리실리콘층(112) 및 제1 폴리실리콘층(104)을 식각하여 메모리 셀 트랜지스터의 스택형 게이트를 형성한다. 계속해서, 사진식각 공정을 통해 주변 회로부의 텅스텐 실리사이드층과 제3 폴리실리콘층을 식각하여 주변 회로 트랜지스터의 게이트를 형성한다.
상술한 본 발명의 바람직한 실시예에 의하면, 게이트의 형성을 위한 식각 공정시 필드 영역의 라운드 프로파일의 밑부분에 형성되어 있는 폴리실리콘층의 양이 적기 때문에 폴리실리콘층이 모두 식각되어 도전성 잔류물이 생성되지 않는다.
본 발명의 바람직한 다른 실시예에 의하면, 필드 영역의 단차가 클 경우 액티브 패턴으로 제공되는 질화막을 제거하기 전에 산화막층에 대한 습식 케미컬 처리를 실시하여 전체 산화막 식각량의 약 40% 정도를 식각함으로써 필드 영역에 라운드 프로파일을 발생시키지 않으면서 네거티브 경사 부위를 감소시킨다. 이어서, 질화막을 제거한 후 다시 습식 케미컬 처리를 진행하여 나머지 60%의 산화막층을 식각하면, 필드 영역에 원하는 정도의 라운드 프로파일을 형성할 수 있다.
도 11 및 도 12는 각각 종래 방법 및 본 발명에 의해 형성된 게이트 식각 후의 필드 구조를 도시한 SEM 사진들이다.
도 11을 참조하면, 필드 영역의 네거티브 경사 부위가 그대로 남아있는 상태에서 게이트 식각 공정을 진행하는 종래 방법의 경우, 필드 영역 하부의 폴리실리콘층이 식각되지 않고 라인 형태의 도전성 잔류물로 남아있게 된다(B 참조). 이러한 도전성 잔류물은 인접한 게이트 패턴 간에 브리지를 형성하여 소자의 특성이나 수율을 저하시키게 된다.
도 12에 도시한 바와 같이 본 발명에 의하면, 액티브 패턴으로 제공되는 질화막을 제거한 후 필드 영역의 산화막층을 습식 케미컬 처리함으로써 필드 영역의 네거티브 경사가 포지티브 경사로 바뀌게 되어 필드 영역의 하부에 도전성 잔류물이 발생하지 않는다(C 참조).
상술한 바와 같이 본 발명에 의하면, STI 구조의 필드 영역의 형성 후 질화막을 제거한 다음 습식 케미컬의 등방성 식각 특성을 이용하여 제1 폴리실리콘층의 위로 드러난 필드 영역을 라운드 형태로 식각함으로써 필드 영역의 네거티브 경사를 포지티브 경사로 변화시킨다. 따라서, 필드 영역의 하부에 도전성 잔류물이 생성되지 않아 소자 특성과 수율을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (3)
- 플로팅 게이트와 상기 플로팅 게이트의 상부에 층간유전층을 개재하여 형성된 컨트롤 게이트의 스택형 게이트 (메모리 셀)을 갖는 비휘발성 메모리 장치의 제조 방법에 있어서,반도체 기판의 상부에 터널 산화막층, 플로팅 게이트용 제1 폴리실리콘층 및 질화막층을 순차적으로 증착하는 단계;상기 질화막층, 상기 제1 폴리실리콘층 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 결과물의 상부에 상기 트렌치를 매립하도록 산화막을 증착하는 단계;상기 질화막층까지 상기 산화막을 제거하여 트렌치 소자분리 구조의 필드 영역을 형성하는 단계;상기 질화막층을 제거하는 단계;상기 필드 영역을 습식 케미컬 처리하는 단계; 그리고상기 결과물의 상부에 플로팅 게이트용 제2 폴리실리콘층을 증착하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 습식 케미컬 처리는 산화막의 식각량이 100∼200Å 정도가 되도록 실시하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 질화막층을 제거하는 단계 전에 상기 필드 영역을 습식 케미컬 처리하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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