KR20120052612A - 버퍼 전극을 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 반도체 모듈 및 전자 시스템 - Google Patents

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Abstract

기판 상의 스위칭 소자가 배치된다. 상기 스위칭 소자 상에 위치하고, 제1수직 두께를 가지는 제1영역, 및 상기 제1수직 두께보다 작은 제2수직 두께를 가지는 제2영역을 포함하는 버퍼 전극 패턴이 배치된다. 상기 제1영역 상의 하부 전극 패턴이 배치된다. 상기 제2영역 상의 트림 절연 패턴이 배치된다. 상기 하부 전극 패턴 상의 가변저항 패턴이 배치된다.

Description

버퍼 전극을 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 반도체 모듈 및 전자 시스템{Semiconductor device Including buffer electrode and method of fabricating the same, and an electronic system including the same}
본 발명은 버퍼 전극을 포함하는 반도체 소자 및 그 제조방법과, 상기 반도체 소자를 포함하는 전자 시스템에 관한 것이다.
일반적으로, 가변저항 메모리 소자의 크기를 축소시키고 성능을 개선시키기 위하여, 하부 전극 패턴의 크기와 형상을 변화시키는 여러 가지 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 버퍼 전극을 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 반도체 소자를 포함하는 전자 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 상기 반도체 소자를 형성하는 다양한 방법들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자는, 기판 상의 스위칭 소자, 상기 스위칭 소자 상에 위치하고, 제1수직 두께를 가지는 제1영역, 및 상기 제1수직 두께보다 작은 제2수직 두께를 가지는 제2영역을 포함하는 버퍼 전극 패턴, 상기 제1영역 상의 하부 전극 패턴, 상기 제2영역 상의 트림 절연 패턴, 및 상기 하부 전극 패턴 상의 가변저항 패턴을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 반도체 소자는, 다이오드 상의 금속 실리사이드 패턴, 상기 금속 실리사이드 패턴 상의 버퍼 전극 패턴, 상기 버퍼 전극 패턴 상에 위치하되 상기 버퍼 전극 패턴과 중첩되고, 상기 기판과 평행한 제1패턴과, 상기 기판과 수직한 제2패턴을 포함하는 하부 전극 패턴, 상기 제1패턴 상의 코어 절연 패턴, 및 상기 버퍼 전극 패턴 상의 트림 절연 패턴을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 메모리 시스템은, 가변저항 메모리 소자 및 메모리 컨트롤러로 구성되는 반도체 메모리 소자, 중앙처리장치, 사용자 인터페이스, 및 전원 공급 장치를 포함하고, 상기 가변저항 메모리 소자, 및 상기 메모리 컨트롤러 중 적어도 하나는, 워드 라인을 포함하는 기판, 기판 상에서 제1홀을 포함하는 제1층간 절연층, 상기 제1홀에서 상기 워드 라인과 접촉하는 다이오드, 상기 제1홀에서 상기 다이오드 상의 실리사이드 패턴, 상기 제1홀에서 상기 실리사이드 패턴 상의 버퍼 전극 패턴, 상기 제1홀에서 상기 버퍼 전극 패턴 상의 하부 전극 패턴, 및 상기 제1홀에서 상기 버퍼 전극 패턴 상의 트림 절연 패턴을 포함하되, 상기 트림 절연 패턴의 하면 레벨은 상기 하부 전극 패턴의 하면 레벨보다 낮을 수 있다.
본 발명의 기술적 사상에 의하면, 다음과 같은 효과가 기대될 수 있다.
첫째, TiAlN, TiSiN, 또는 TiCN을 이용하여 하부 전극 패턴을 형성함으로써, 고비저항이 높아지고, 리셋 전류가 감소될 수 있다.
둘째, 오믹 접촉층과 하부 전극 패턴 사이에 Ti/TiN의 버퍼 전극 패턴이 개재됨으로써, 오믹 접촉층과 하부 전극 패턴의 계면 사이에 콘택 저항이 감소될 수 있다.
셋째, 버퍼 전극 패턴의 두께만큼 하부 전극 패턴의 높이가 상대적으로 낮아지고, 그 길이가 짧아지기 때문에, 하부 전극 패턴의 다이나믹 저항이 감소될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 반도체 소자의 개념을 나타내는 등가회로도이다.
도 2a 및 도 2b는 본 발명의 제1실시예에 의한 반도체 소자의 구성을 나타내는 개념적인 레이아웃도 및 종단면도이다.
도 3a 및 도 3b는 본 발명의 제2실시예에 의한 반도체 소자의 구성을 나타내는 개념적인 레이아웃도 및 종단면도이다.
도 4a 및 도 4b는 본 발명의 제3실시예에 의한 반도체 소자의 구성을 나타내는 개념적인 레이아웃도 및 종단면도이다.
도 5a 및 도 5b는 본 발명의 제4실시예에 의한 반도체 소자의 구성을 나타내는 개념적인 레이아웃도 및 종단면도이다.
도 6a 내지 도 9i는 본 발명의 기술적 사상에 의한 다양한 반도체 소자들을제조하는 방법들이다.
도 10은 본 발명의 기술적 사상에 의한 다양한 반도체 소자들을 포함하는 메모리 시스템의 블록 다이어그램이다.
이하, 본 발명의 기술적 사상에 의한 반도체 소자의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.
< 제 1 실시예 >
도 1은 본 발명의 기술적 사상에 의한 반도체 소자의 개념을 나타내는 등가 회로도이고, 도 2a는 본 발명의 기술적 사상의 제1실시예에 의한 반도체 소자가 평면에서 보이는 레이아웃도이며, 도 2b의 (a) 및 (b)는 도 2a의 절단선 A-A', 및 절단선 B-B'의 단면을 각각 나타내는 종단면도이다.
도 1, 도 2a 및 도 2b를 참고하면, 본 발명의 반도체 소자(10)는, 기판(110), 기판(110)의 제1방향으로 연장되는 하부 도전 라인(20), 기판(110)의 제2방향으로 연장되는 상부 도전 라인(30), 하부에서 스위칭 소자(40)를 통하여 하부 도전 라인(20)과 연결되고 상부에서 상부 도전 라인(30)과 연결되는 가변저항 소자(50)를 포함할 수 있다. 제1 및 제2방향은 직각일 수 있다. 하나의 스위칭 소자(40)와, 하나의 가변저항 소자(50)는 단위 메모리 셀(Mc)을 구성할 수 있다. 스위칭 소자(40)와 가변저항 소자(50)는, 제1홀(120h) 내에 위치함으로써, 제1층간 절연층(120)에 의하여 일체로 갇힌(confined) 구조를 가질 수 있다. 제1홀(120h)는 “원” 형의 평단면 구조를 가질 수 있다.
본 발명의 반도체 소자(10)는, 메모리 셀(Mc)을 형성하는 가변저항 소자(50)의 종류에 따라, 피램(PRAM), 알램(RRAM), 혹은 엠램(MRAM)의 가변저항 메모리 소자(Rp)를 포함할 수 있다. 예컨대, 가변저항 소자(50)가 상, 하부 전극과 그 사이에 상변화 물질(GST)을 포함하고, 온도에 따라 저항이 변하는 경우, 반도체 소자(10)는 피램(PRAM)이 될 수 있다. 가변저항 소자(50)가 상, 하부 전극과 그 사이에 전이금속 산화물(Transition Metal Oxides)을 포함하는 경우, 반도체 소자(10)는 알램(RRAM)이 될 수 있다. 내지는 가변저항 소자(50)가 자성체의 상, 하부 전극과 그 사이에 절연체를 포함하는 경우, 반도체 소자(10)는 엠램(MRAM)이 될 수 있다. 이하, 가변저항 소자(50)가 상변화 물질인 경우를 예로 들어 설명된다.
기판(110)은, 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(Si-Ge) 기판, SOI(silicon-on-insulator) 기판, 또는 GOI(germanium-on-insulator) 기판을 포함할 수 있다.
하부 도전 라인(20)은, 기판(110) 내에 소자 분리 영역(112)에 의하여 한정되는 활성 영역(114)에 포함될 수 있다. 가령, 하부 도전 라인(20)은, 활성 영역(114)에 불순물 이온이 주입되어 형성될 수 있다. 기판(110)의 도전형이 P형인 경우, 활성 영역(114)에 인(P), 비소(As), 또는 안티몬(Sb)의 불순물 이온이 주입되어, 하부 도전 라인(20)은 N형일 수 있다. 기판(110)의 도전형이 N형 경우, 활성 영역(114)에 붕소(B), 갈륨(Ga), 또는 인듐(In)의 불순물 이온이 주입되어, 하부 도전 라인(20)은 P형일 수 있다. 또 다른 경우, 하부 도전 라인(20)은 절연성 물질 내부에 형성되는 금속성 물질, 가령 금속 실리사이드 또는 금속성 박막을 포함할 수 있다. 하부 도전 라인(20)은, 가변저항 소자(50)를 기판(110)의 제1방향으로 연결하는 배선 혹은 워드 라인(Word Line: WL)으로 이해될 수 있다.
스위칭 소자(40)는, 하부 반도체 패턴(132), 및 상부 반도체 패턴(134)이 상하로 적층되는 수직 셀 다이오드(Diode: D)를 포함할 수 있다. 하부 반도체 패턴(132)은, 하부 도전 라인(20)의 상면과 접촉할 수 있다. 하부 반도체 패턴(132)은, 하부 도전 라인(20)과 동일한 도전형으로 형성될 수 있다. 상부 반도체 패턴(134)은, 하부 도전 라인(20)과 다른 도전형으로 형성될 수 있다. 가령, 하부 반도체 패턴(132)은 N형 반도체 영역을 포함하고, 상부 반도체 패턴(134)은 P형 반도체 영역을 포함할 수 있다. 상, 하부 반도체 패턴(132, 134)은, 하부 도전 라인(20)과 전기적으로 연결되는 수직 셀 다이오드(D)로 이해될 수 있다. 수직 셀 다이오드(D)의 상면 레벨은, 제1층간 절연층(120)의 상면 레벨보다 낮을 수 있다. 수직 셀 다이오드(D)는, 제1홀(122)의 하부 영역에 위치할 수 있다. 또는 스위칭 소자(40)는, 가변저항 소자(50)를 선택하는 기능을 수행할 수 있기 때문에, 스위칭 소자(50)는 다이오드(D) 외에 트랜지스터(Tr)를 포함할 수 있다. 가령, 스위칭 소자(40)가 다이오드(D)로 구성되는 경우, 다이오드(D) 양단에는 각각 가변저항 소자(50)와 워드 라인(WL)이 연결될 수 있다. 도면에는 도시되어 있지 않지만, 스위칭 소자(40)가 트랜지스터(Tr)로 구성되는 경우, 게이트(Gate)에 워드 라인(WL)이 연결되고, 드레인(Drain)과 소스(Source)에는 각각 가변저항 소자(50)와 기준 전압이 연결될 수 있다. 본 실시예에서, 수직 셀 다이오드(D)가 스위칭 소자(40)로 사용됨으로써, 집적도를 향상시키고, 워드 라인(WL)의 저항을 낮출 수 있다.
본 발명의 반도체 소자(10)는, 스위칭 소자(40)와 가변저항 소자(50) 사이에 실리사이드 패턴(140)을 포함할 수 있다. 실리사이드 패턴(140)은, 금속층이 열처리됨으로써, 오믹 접촉층(ohmic contact layer)이 될 수 있다. 수직 셀 다이오드(D) 상에 오믹 접촉층이 형성됨으로써, 스위칭 소자(40)와 가변저항 소자(50) 사이에 콘택 저항이 감소되고, 스위칭 소자(40)로부터 가변저항 소자(50)로 전류가 용이하게 흐를 수 있다. 상기 금속층은, 코발트(Co), 니켈(Ni), 텅스텐(W), 또는 타이타늄(Ti)을 포함할 수 있다. 따라서, 실리사이드 패턴(140)은, 코발트 실리사이드(CoSi2), 니켈 실리사이드(NiSi2), 텅스텐 실리사이드(NiSi2), 또는 타이타늄 실리사이드(TiSi2)를 포함할 수 있다.
가변저항 소자(50)는, 하부 전극 패턴(160), 가변저항 패턴(170), 및 상부 전극 패턴(180)을 포함할 수 있다. 하부 도전 라인(20)과 상부 도전 라인(30) 사이에서 메모리 기능을 수행할 수 있다.
하부 전극 패턴(160)은, 발열 장치로 이용될 수 있다. 즉, 가변저항 소자(50)의 저항을 변화시키는 역할을 할 수 있다. 하부 전극 패턴(160)은, “링(ring)”형태의 평단면 구조 혹은 “U”자형의 종단면 구조를 가질 수 있다. 가령, PRAM 반도체 메모리 소자에서, 상변화 물질(GST)을 결정질에서 비정질로 바꾸기 위한 리셋 전류는 하부 전극 패턴(160)과 가변저항 패턴(170) 사이의 접촉 면적과 반비례에 관계에 있다. 따라서, 리셋 전류를 감소시키기 위하여 하부 전극 패턴(160)과 가변저항 패턴(170) 사이의 접촉 면적의 크기는 감소될 수 있다. 이를 위하여, 하부 전극 패턴(160)은, “아크(arc)”형의 평단면 구조 혹은 “L”자형의 종단면 구조를 가질 수 있다. 즉, 하부 전극 패턴(160)의 하부 영역의 단면적을 가급적 크게 하여 하부 영역에서는 저항을 감소시켜, 되도록 많은 전류가 흐를 수 있도록 하고, 하부 전극 패턴(160)의 상부 영역의 단면적을 작게 하여 저항을 크게 함으로써, 적은 전류로도 충분한 발열이 되도록 발열 효능이 증대될 수 있다. 따라서, 하부 전극 패턴(160)이 상부가 개방된 “실린더” 형상 혹은 “하프 실린더”형상의 입체 구조를 가질 수 있기 때문에, 반도체 소자(10)는, 하부 전극 패턴(160)의 일 측면 또는 내부에 코어 절연 패턴(162)을 포함할 수 있다. 하부 전극 패턴(160)의 일 측면 및 하부 상에 코어 절연 패턴(162)이 형성될 수 있다. 또는, 하부 전극 패턴(160)이 하부와 측면에서 코어 절연 패턴(162)을 감싸는 구조를 가질 수 있다.
또한, 하부 전극 패턴(160)은, 상변화 물질(GST)과 반응성이 매우 낮은 도전 물질을 포함할 수 있다. 동시에 하부 전극 패턴(160)은, 상변화 물질(GST)과 접촉하고, 상변화 물질(GST)에 데이터를 기록하는 동안 히터(heater)로서 역할을 수행하기 때문에, 전기 저항이 높은 고비저항 물질을 포함할 수 있다. 하부 전극 패턴(160)은, 금속 원소, 금속 원소를 포함하는 질화물들, 혹은 금속 원소를 포함하는 산질화물들을 포함할 수 있다. 하부 전극 패턴(160)은, 탄소(Carbon, C), 탄소 질화막(CN), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 탄소 질화막(TiCN), 텅스텐 질화막(WN), 코발트 실리콘 질화막(CoSiN), 텅스텐 실리콘 질화막(WSiN), 탄탈륨 질화막(TaN), 탄탈륨 탄소 질화막(TaCN), 또는 타이타늄 실리콘 질화막(TaSiN)을 포함할 수 있다. 이 중에서도 특히, 타이타늄 질화막(TiN)에 실리콘(Si), 탄소(C), 혹은 알루미늄(Al)이 혼합된 타이타늄 실리콘 질화막(TiSiN), 타이타늄 탄소 질화막(TiCN), 혹은 타이타늄 알루미늄 질화막(TiAlN)은, 리셋 전류를 감소시킬 수 있는 고비저항 전극을 형성할 수 있다.
가변저항 패턴(170)은, 상변화 물질(GST)을 포함할 수 있다. 예컨대, 상변화 물질(GST)은 칼코게나이드(Chalcogenide) 계열의 원소를 포함하는데, 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금(alloy)으로 구성되기 때문에, 그 조성비에 따라 그 성질이 달라질 수 있다. 또한, 첨가물의 종류에 따라 Ge-Sb-Te 이외에도 Ge-Te-As, Sn-Te-Sn, Ge-Te, Sb-Te, Se-Te-Sn, Ge-Te-Se, Sb-Se-Bi, Ge-Bi-Te, Ge-Te-Ti, In-Se, Ga-Te-Se, In-Sb-Te 등 다양한 종류의 상변화 물질을 포함할 수 있다. 따라서, 가변저항 패턴(170)은, 이종의 상변화 물질이 이중으로 형성될 수 있다. 가변저항 패턴(170)은, 상변화 물질 외에도, 도핑된 탄소(C), 질소(N), 실리콘(Si), 산소(O), 혹은 질소(N)를 더 포함할 수 있다. 가변저항 패턴(170)은, 아일랜드(island) 형상, 혹은 라인(line) 형상을 포함하는 등 다양한 형상으로 변형될 수 있다.
본 발명의 반도체 소자(10)는, 실리사이드 패턴(140)과 하부 전극 패턴(160) 사이에 버퍼 전극 패턴(150)을 포함할 수 있다. 버퍼 전극 패턴(150)은, 하부 전극 패턴(160)에 대하여 식각 선택비를 가질 수 있다. 예를 들어, 식각 공정 등에 의하여 하부 전극 패턴(160)이 리세스 될 때, 버퍼 전극 패턴(150)은 리세스 되지 않거나 혹은 그보다 적게 리세스 됨으로써, 식각 방지 역할을 할 수 있다. 예컨대, 버퍼 전극 패턴(150)은, 실리사이드 패턴(140)과 하부 전극 패턴(160) 사이에 형성되기 때문에, 하부 전극 패턴(160)의 일부를 제거하는 트림(trim) 공정시, 과도 식각으로 인하여 실리사이드 패턴(140) 즉, 오믹 접촉층의 식각 손상을 방지하는 기능을 수행할 수 있다. 만약, 과도 식각으로 오믹 접촉층에 손상이 발생하게 되면, 전류가 스위칭 소자(40)에서 가변저항 소자(50)로 전달되지 못하는 현상이 야기될 수 있다. 또한, 버퍼 전극 패턴(150)이, 실리사이드 패턴(140)과 하부 전극 패턴(160) 사이에 개재됨으로써, 하부 전극 패턴(160)의 높이가 조절될 수 있다. 가령, 하부 전극 패턴(160)의 높이가 낮아지면, 선 저항, 즉 다이나믹(dynamic) 저항이 감소될 수 있다.
버퍼 전극 패턴(150)은, 금속막 및/또는 금속 질화막을 포함할 수 있다. 금속막 및/또는 금속 질화막은, 타이타늄(Ti), 타이타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN), 니켈(Ni), 또는 니켈 질화막(NiN)의 단층막 혹은 다층막을 포함할 수 있다. 예를 들어, 실리사이드 패턴(140)이 오믹 접촉 효율을 높이기 위하여 코발트 실리사이드(CoSi2)가 사용되고, 하부 전극 패턴(160)이 고비저항을 높이기 위하여 타이타늄 실리콘 질화막(TiSiN), 타이타늄 탄소 질화막(TiCN), 혹은 타이타늄 알루미늄 질화막(TiAlN)이 사용될 때, 실리콘(Si), 탄소(C), 혹은 알루미늄(Al)의 혼합물로 인하여 실리사이드 패턴(140)과 하부 전극 패턴(160)의 계면 사이에 콘택(contact) 저항이 증가될 수 있다. 이때, 버퍼 전극 패턴(150)이 타이타늄(Ti), 타이타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN), 니켈(Ni), 또는 니켈 질화막(NiN)을 포함할 수 있기 때문에, 계면 사이의 콘택(contact) 저항이 감소될 수 있다.
본 발명의 반도체 소자(10)는, 트림 절연 패턴(164)을 포함할 수 있다. 트림 절연 패턴(164)에 의하여 하부 전극 패턴(160)은 상면 일측에서 가변저항 패턴(170)과 접촉하고, 상면 타측에서 가변저항 패턴(170)과 단절되는 비대칭의 “L”자형의 종단면 구조를 가질 수 있다. 이와 같이, 코어 절연 패턴(162)을 통하여 하부 전극 패턴(160)이 “U”자형의 종단면 구조를 가지게 되고, 트림 절연 패턴(164)을 통하여 하부 전극 패턴(160)이 “L”자형의 종단면 구조를 가지게 되며, 하부 전극 패턴(160)과 가변저항 패턴(170)의 접촉 면적이 그 만큼 감소하게 되고, 콘택 저항이 이와 비례하여 증가할 수 있다. 이로써, 적은 전류로도 좁은 면적에 집중됨으로써, 가변저항 패턴(170)이 충분히 가열될 수 있다.
가령, 하부 전극 패턴(160)은, 버퍼 전극 패턴(150)과 접촉하고 기판(110)과 평행한 방향으로 연장된 제1패턴(160a), 및 가변저항 패턴(170)과 접촉하고 기판(110)과 수직한 방향으로 연장된 제2패턴(160b)을 포함할 수 있다. 제1패턴(160a)은 버퍼 전극 패턴(150)과 전체적 또는 부분적으로 수직 중첩될 수 있다. 기판(110)으로부터 코어 절연 패턴(162) 및 트림 절연 패턴(164)의 상면 레벨은 동일할 수 있다. 반면, 기판(110)으로부터 트림 절연 패턴(164)의 하면 레벨은 코어 절연 패턴(162)의 하면 레벨보다 낮을 수 있다. 트림 절연 패턴(164)의 하면 레벨은 하부 전극 패턴(160)의 하면 레벨보다 낮을 수 있다. 따라서, 버퍼 전극 패턴(150)은, 하부 전극 패턴(160)의 하부에서 제1두께(t1)를 가지는 제1영역(150a), 및 트림 절연 패턴(164)의 하부에서 제1두께(t1)보다 작은 제2두께(t2)를 가지는 제2영역(150b)을 포함할 수 있다. 제1두께(t1), 및 제2두께(t2)는 수직 두께를 의미한다. 버퍼 전극 패턴(150)은 두께가 다른 제1영역(150a)과 제2영역(150b)에 의하여 계단 구조를 가질 수 있다. 제1영역(150a)과 제2영역(150b)의 단면적은 같을 수 있다.
상부 전극 패턴(180)은, 하부 전극 패턴(160)과 동일한 물질을 포함할 수 있다. 상부 전극 패턴(180)은, 금속 원소, 금속 원소를 포함하는 질화물들, 혹은 금속 원소를 포함하는 산질화물들을 포함할 수 있다. 가령, 상부 전극 패턴(180)은, 탄소(Carbon, C), 탄소 질화막(CN), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 탄소 질화막(TiCN), 텅스텐 질화막(WN), 코발트 실리콘 질화막(CoSiN), 텅스텐 실리콘 질화막(WSiN), 탄탈륨 질화막(TaN), 탄탈륨 탄소 질화막(TaCN), 또는 타이타늄 실리콘 질화막(TaSiN)을 포함할 수 있다.
상부 도전 라인(30)은, 타이타늄(Ti), 텅스텐(W), 실리콘(Si), 구리(Cu), 탄탈륨(Ta), 몰리브덴(Mo), 루비듐(Ru), 알루미늄(Al), 금(Au), 백금(Pt), 은(Ag) 또는 적어도 이들 중 어느 하나를 포함하는 합금과 같은 도전성 물질을 포함할 수 있다. 상부 도전 라인(30)은 하부 도전 라인(20)과 교차될 수 있다. 상부 도전 라인(30)은, 비트 라인(Bit Line: BL)으로 이해될 수 있다.
< 제 2 실시예 >
도 3a는 본 발명의 기술적 사상의 제2실시예에 의한 반도체 소자가 평면에서 보이는 레이아웃도이고, 도 3b의 (a), 및 (b)는 도 3a의 절단선 A-A', 및 절단선 B-B'의 단면을 간략하게 나타내는 종단면도이다.
도 3a 및 도 3b를 참조하면, 본 발명의 반도체 소자(10a)는, 기판(210), 하부 도전 라인(20a), 상부 도전 라인(30a), 스위칭 소자(40a), 및 가변저항 소자(50a)를 포함할 수 있다. 하나의 스위칭 소자(40a)와, 하나의 가변저항 소자(50a)는 단위 메모리 셀(Mc)을 구성할 수 있다. 스위칭 소자(40a)와 가변저항 소자(50a)는 제1홀(220h)에 위치하기 때문에, 제1층간 절연층(220)에 의하여 일체로 갇힌(confined) 구조일 수 있다. 제1홀(220h)은 “원”형의 평단면 구조를 가질 수 있다. 기판(210) 내에 소자 분리 영역(212)에 의하여 한정되는 활성 영역(214)이 위치할 수 있다. 하부 도전 라인(20a)은, 활성 영역(214)에 불순물 이온이 주입되어 형성될 수 있다. 하부 도전 라인(20a)은, 기판(210)의 제1방향으로 연장하는 워드 라인(WL)으로 이해될 수 있다. 상부 도전 라인(30a)은, 기판(210)의 제2방향으로 연장되는 비트 라인(BL)으로 이해될 수 있다. 상부 도전 라인(30a)은 하부 도전 라인(20a)과 교차될 수 있다.
스위칭 소자(40a)는, N형의 하부 반도체 패턴(232)과 P형의 상부 반도체 패턴(234)이 상하로 적층되는 수직 셀 다이오드(Diode: D)를 포함할 수 있다. 스위칭 소자(40a)와 가변저항 소자(50a) 사이에 실리사이드 패턴(240)이 포함될 수 있다. 실리사이드 패턴(240)은, 코발트(Co), 니켈(Ni), 텅스텐(W), 또는 타이타늄(Ti)이 열처리됨으로써, 코발트 실리사이드(CoSi2), 니켈 실리사이드(NiSi2), 텅스텐 실리사이드(NiSi2), 또는 타이타늄 실리사이드(TiSi2)를 포함하는 오믹 접촉층(ohmic contact layer)이 될 수 있다.
가변저항 소자(50a)는, 하부 도전 라인(20a)과 상부 도전 라인(30a) 사이에서 메모리 기능을 수행하는 하부 전극 패턴(260), 가변저항 패턴(270), 및 상부 전극 패턴(280)을 포함할 수 있다. 하부 전극 패턴(260)은, 트림(trim) 공정에 의하여 일부가 제거된 하프 타입(half-type)일 수 있다. 하부 전극 패턴(260)은, “아크(arc)”형태의 평단면 구조 혹은 “L”자형의 종단면 구조를 가질 수 있다. 하부 전극 패턴(260)과 제1층간 절연층(220) 사이에 스페이스 절연 패턴(218)이 포함되어 있기 때문에, 하부 전극 패턴(260)의 크기가 상대적으로 축소되고, 이로써 리셋 전류가 감소될 수 있다. 하부 전극 패턴(260)의 내부에 코어 절연 패턴(262)이 존재하기 때문에, 하부 전극 패턴(260)은 상부가 개방된 “실린더” 형상 혹은 “하프 실린더”의 형상의 입체 구조를 가질 수 있다. 또한, 하부 전극 패턴(260)은, 고비저항의 탄소(Carbon, C), 탄소 질화막(CN), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 탄소 질화막(TiCN), 텅스텐 질화막(WN), 코발트 실리콘 질화막(CoSiN), 텅스텐 실리콘 질화막(WSiN), 탄탈륨 질화막(TaN), 탄탈륨 탄소 질화막(TaCN), 또는 타이타늄 실리콘 질화막(TaSiN)을 포함할 수 있다. 가변저항 패턴(270)은, 칼코게나이드(Chalcogenide) 계열의 원소를 포함하고, 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금(alloy)으로 구성되는 상변화 물질(GST)을 포함할 수 있다. 가변저항 패턴(270)은, 상변화 물질 외에도, 도핑된 탄소(C), 질소(N), 실리콘(Si), 산소(O), 혹은 질소(N)를 더 포함할 수 있다. 상부 전극 패턴(280)은, 하부 전극 패턴(260)과 동일한 물질을 포함할 수 있다.
반도체 소자(10a)는, 실리사이드 패턴(240)과 하부 전극 패턴(260) 사이에 하부 전극 패턴(260)에 대하여 식각 선택비를 가지는 버퍼 전극 패턴(250)을 포함할 수 있다. 예컨대, 버퍼 전극 패턴(250)은, 하부 전극 패턴(260)의 일부를 제거하는 트림(trim) 공정시, 과도 식각(Over-Etch)으로 인하여 오믹 접촉층의 식각 손상을 방지하는 기능을 수행할 수 있다. 또한, 버퍼 전극 패턴(250)이 실리사이드 패턴(240)과 하부 전극 패턴(260) 사이에 개재됨으로써, 하부 전극 패턴(260)의 높이가 상대적으로 낮아지고, 그 길이가 짧아지며, 다이나믹(dynamic) 저항이 감소될 수 있다. 버퍼 전극 패턴(250)은, 타이타늄(Ti), 타이타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN), 니켈(Ni), 또는 니켈 질화막(NiN)을 포함함으로써, 실리사이드 패턴(240)과 하부 전극 패턴(260)의 계면 사이의 콘택(contact) 저항이 감소될 수 있다.
반도체 소자(10a)는, 하부 전극 패턴(260)과 가변저항 패턴(270)의 접촉 면적을 감소시키고, 콘택 저항을 감소시키기 위하여, 하부 전극 패턴(260)의 일부를 대신하는 트림 절연 패턴(264)을 더 포함할 수 있다. 이로써, 하부 전극 패턴(260)은 상면 일측에서 가변저항 패턴(270)과 접촉하고, 트림 절연 패턴(264)에 의하여 상면 타측에서 가변저항 패턴(270)과 단절되는 비대칭의 “L”자형의 종단면 구조를 가질 수 있다. 따라서, 작은 전류로도 상변화 물질이 충분히 가열될 수 있다. 가령, 하부 전극 패턴(260)은, 버퍼 전극 패턴(250)과 접촉하고 기판(210)과 평행한 방향으로 연장된 제1패턴(260a), 가변저항 패턴(270)과 접촉하고 기판(210)과 수직한 방향으로 연장된 제2패턴(260b)을 포함할 수 있다. 제1패턴(260a)은 버퍼 전극 패턴(250)과 부분적으로 중첩될 수 있다. 기판(210)으로부터 코어 절연 패턴(262) 및 트림 절연 패턴(264)의 상면 레벨은 동일할 수 있다. 반면, 기판(210)으로부터 트림 절연 패턴(264)의 하면 레벨은 코어 절연 패턴(262)의 하면 레벨보다 낮을 수 있다. 트림 절연 패턴(264)의 하면 레벨은 하부 전극 패턴(260)의 하면 레벨보다 낮을 수 있다. 따라서, 버퍼 전극 패턴(250)은, 하부 전극 패턴(260)의 하부에서 제1두께(t1)를 가지는 제1영역(250a), 및 트림 절연 패턴(264)의 하부에서 제1두께(t1)보다 작은 제2두께(t2)를 가지는 제2영역(250b)을 포함할 수 있다. 버퍼 전극 패턴(250)은 두께가 다른 제1영역(250a)과 제2영역(250b)에 의하여 계단 구조를 가질 수 있다. 제1영역(250a)과 제2영역(250b)은 동일한 단면적을 가질 수 있다.
< 제 3 실시예 >
도 4a는 본 발명의 기술적 사상의 제3실시예에 의한 반도체 소자가 평면에서 보이는 레이아웃도이고, 도 4b의 (a), 및 (b)는 도 4a의 절단선 A-A', 및 절단선 B-B'의 단면을 각각 나타내는 종단면도이다.
도 4a 및 도 4b를 참조하면, 본 발명의 반도체 소자(10b)는, 기판(310), 하부 도전 라인(20b), 상부 도전 라인(30b), 스위칭 소자(40b), 및 가변저항 소자(50b)를 포함할 수 있다. 하나의 스위칭 소자(40b)와, 하나의 가변저항 소자(50b)는 단위 메모리 셀(Mc)을 구성할 수 있다. 스위칭 소자(40b)와 가변저항 소자(50b)는 제1홀(320h)에 위치하기 때문에, 제1층간 절연층(320)에 의하여 일체로 갇힌(confined) 구조일 수 있다. 제1홀(320h)은 “원”형의 평단면 구조를 가질 수 있다. 기판(310) 내에 소자 분리 영역(312)에 의하여 한정되는 활성 영역(314)이 위치할 수 있다. 하부 도전 라인(20b)은, 활성 영역(314)에 불순물 이온이 주입되어 형성될 수 있다. 하부 도전 라인(20b)은, 기판(310)의 제1방향으로 연장되는 워드 라인(WL)으로 이해될 수 있다. 상부 도전 라인(30b)은, 기판(310)의 제2방향으로 연장되는 비트 라인(BL)으로 이해될 수 있다. 상부 도전 라인(30b)은 하부 도전 라인(20b)과 교차될 수 있다.
스위칭 소자(40b)는, N형의 하부 반도체 패턴(332)과 P형의 상부 반도체 패턴(334)이 상하로 적층되는 수직 셀 다이오드(Diode: D)를 포함할 수 있다. 스위칭 소자(40b)와 가변저항 소자(50b) 사이에 실리사이드 패턴(340)이 더 포함될 수 있다. 실리사이드 패턴(340)은, 코발트(Co), 니켈(Ni), 텅스텐(W), 또는 타이타늄(Ti)이 열처리됨으로써, 코발트 실리사이드(CoSi2), 니켈 실리사이드(NiSi2), 텅스텐 실리사이드(NiSi2), 또는 타이타늄 실리사이드(TiSi2)를 포함하는 오믹 접촉층(ohmic contact layer)이 될 수 있다.
가변저항 소자(50b)는, 하부 도전 라인(20b)과 상부 도전 라인(30b) 사이에서 메모리 기능을 수행하는 하부 전극 패턴(360), 가변저항 패턴(370), 및 상부 전극 패턴(380)을 포함할 수 있다. 하부 전극 패턴(360)은, 트림(trim) 공정에 의하여 일부가 제거된 하프 타입(half-type)일 수 있다. 하부 전극 패턴(360)은, 버퍼 전극 패턴(350)과 접촉되는 상부 영역과, 가변저항 패턴(370)과 접촉하는 하부 영역이 실질적으로 동일한 형태를 가짐으로써, 하프 “필러(pillar)” 형상의 입체 구조를 가질 수 있다. “하프 필러” 형상은 원 기둥, 다각형 기둥을 수직으로 절단한 모양의 평단면을 의미할 수 있다. 예를 들어, 상기 “하프 필러” 형상은 평단면이 반원형, 반타원형인, 또는 양분된 사각형의 형상을 의미할 수 있다. 가령, 하부 전극 패턴(360)의 크기가 상대적으로 축소되고, 리셋 전류가 감소되도록, 트림(trim) 공정에 의하여 일부가 제거됨으로써, “필러(pillar)” 형상의 입체 구조가 “하프 필러(half pillar)” 형상의 입체 구조로 변형될 수 있다. 또한, 하부 전극 패턴(360)은, 고비저항의 탄소(Carbon, C), 탄소 질화막(CN), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 탄소 질화막(TiCN), 텅스텐 질화막(WN), 코발트 실리콘 질화막(CoSiN), 텅스텐 실리콘 질화막(WSiN), 탄탈륨 질화막(TaN), 탄탈륨 탄소 질화막(TaCN), 또는 타이타늄 실리콘 질화막(TaSiN)을 포함할 수 있다. 가변저항 패턴(370)은, 칼코게나이드(Chalcogenide) 계열의 원소를 포함하고, 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금(alloy)으로 구성되는 상변화 물질(GST)을 포함할 수 있다. 상부 전극 패턴(380)은, 하부 전극 패턴(360)과 동일한 물질을 포함할 수 있다.
반도체 소자(10b)는, 실리사이드 패턴(340)과 하부 전극 패턴(360) 사이에 하부 전극 패턴(360)에 대하여 식각 선택비를 가지는 버퍼 전극 패턴(350)을 포함할 수 있다. 예컨대, 버퍼 전극 패턴(350)은, 하부 전극 패턴(360)의 일부를 제거하는 트림(trim) 공정시, 과도 식각(over etch)으로 인하여 오믹 접촉층의 식각 손상을 방지하는 기능을 수행할 수 있다. 또한, 버퍼 전극 패턴(350)이 실리사이드 패턴(340)과 하부 전극 패턴(360) 사이에 개재됨으로써, 하부 전극 패턴(360)의 높이가 상대적으로 낮아지고, 그 길이가 짧아지며, 다이나믹(dynamic) 저항이 감소될 수 있다. 버퍼 전극 패턴(350)은, 타이타늄(Ti), 타이타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN), 니켈(Ni), 니켈 질화막(NiN)을 포함함으로써, 실리사이드 패턴(340)과 하부 전극 패턴(360)의 계면 사이의 콘택(contact) 저항이 감소될 수 있다.
반도체 소자(10b)는, 하부 전극 패턴(360)과 가변저항 패턴(370)의 접촉 면적을 감소시키고, 콘택 저항을 감소시키기 위하여, 하부 전극 패턴(360)의 일부를 트림(trim)하는 트림 절연 패턴(364)을 포함할 수 있다. 이로써, 하부 전극 패턴(360)은 일측에서만 가변저항 패턴(370)과 접촉되는 비대칭 구조를 가질 수 있다. 따라서, 낮은 전류로도 상변화 물질이 충분히 가열될 수 있다. 트림 절연 패턴(364)의 하면 레벨은 하부 전극 패턴(360)의 하면 레벨보다 낮을 수 있다. 따라서, 버퍼 전극 패턴(350)은, 하부 전극 패턴(360)의 하부에서 제1두께(t1)를 가지는 제1영역(350a), 및 트림 절연 패턴(364)의 하부에서 제1두께(t1)보다 작은 제2두께(t2)를 가지는 제2영역(350b)을 포함할 수 있다. 버퍼 전극 패턴(350)은 두께가 다른 제1영역(350a)과 제2영역(350b)에 의하여 계단 구조를 가질 수 있다. 제1영역(350a)과 제2영역(350b)은 동일한 단면적을 가질 수 있다.
< 제 4 실시예 >
도 5a는 본 발명의 기술적 사상의 제3실시예에 의한 반도체 소자가 평면에서 보이는 레이아웃도이고, 도 5b의 (a), 및 (b)는 도 5a의 절단선 A-A', 및 절단선 B-B'의 단면을 각각 나타내는 종단면도이다.
도 5a 및 도 5b를 참조하면, 본 발명의 반도체 소자(10c)는, 기판(410), 하부 도전 라인(20c), 상부 도전 라인(30c), 스위칭 소자(40c), 및 가변저항 소자(50c)를 포함할 수 있다. 하나의 스위칭 소자(40c)와 하나의 가변저항 소자(50c)는 단위 메모리 셀(Mc)을 구성할 수 있다. 스위칭 소자(40c)와 가변저항 소자(50c)는, 제1홀(420h)에 위치함으로써, 제1층간 절연층(420)에 의하여 일체로 갇힌(confined) 구조일 수 있다. 제1홀(420h)은 “타원”형의 평단면 구조를 가질 수 있다. 기판(410) 내에 소자 분리 영역(412)에 의하여 한정되는 활성 영역(414)이 위치할 수 있다. 하부 도전 라인(20c)은, 활성 영역(414)에 불순물 이온이 주입되어 형성될 수 있다. 하부 도전 라인(20c)은, 기판(410)의 제1방향으로 연장되는 워드 라인(WL)으로 이해될 수 있다. 상부 도전 라인(30c)은, 기판(410)의 제2방향으로 연장되는 비트 라인(BL)으로 이해될 수 있다. 상부 도전 라인(30c)은 하부 도전 라인(20c)과 교차될 수 있다.
스위칭 소자(40c)는, N형의 하부 반도체 패턴(432)과 P형의 상부 반도체 패턴(434)이 상하로 적층되는 수직 셀 다이오드(Diode: D)를 포함할 수 있다. 스위칭 소자(40c)와 가변저항 소자(50c) 사이에 실리사이드 패턴(440)이 더 포함될 수 있다. 실리사이드 패턴(440)은, 금속층이 열처리됨으로써, 금속 실리사이드의 오믹 접촉층(ohmic contact layer)이 될 수 있다.
가변저항 소자(50c)는, 하부 도전 라인(20c)과 상부 도전 라인(30c) 사이에서 메모리 기능을 수행하는 하부 전극 패턴(460), 가변저항 패턴(470), 및 상부 전극 패턴(480)을 포함할 수 있다. 하부 전극 패턴(460)은, 트림(trim) 공정에 의하여 일부가 제거된 하프 타입(half-type)일 수 있다. 하부 전극 패턴(460)은, 버퍼 전극 패턴(450)과 접촉되는 상부 영역과, 가변저항 패턴(470)과 접촉하는 하부 영역이 실질적으로 동일한 형태를 가짐으로써, 하프 “라인(line)” 형상 혹은 “대쉬(dash)” 형상의 입체 구조를 가질 수 있다. 가령, 하부 전극 패턴(460)의 크기가 축소되고, 리셋 전류가 감소되도록, 트림(trim) 공정에 의하여 일부가 제거됨으로써, 라인(line) 형상의 입체 구조가 하프 라인(half line) 형상의 입체 구조로 변형될 수 있다. 또한, 하부 전극 패턴(460)은, 고비저항의 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 또는 타이타늄 탄소 질화막(TiCN)을 포함할 수 있다. 가변저항 패턴(470)은, 칼코게나이드(Chalcogenide) 계열의 원소를 포함하고, 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금(alloy)으로 구성되는 상변화 물질(GST)을 포함할 수 있다. 상부 전극 패턴(480)은, 하부 전극 패턴(460)과 동일한 물질을 포함할 수 있다.
반도체 소자(10c)는, 실리사이드 패턴(440)과 하부 전극 패턴(460) 사이에 하부 전극 패턴(460)에 대하여 식각 선택비를 가지는 버퍼 전극 패턴(450)을 포함할 수 있다. 예컨대, 버퍼 전극 패턴(450)은 하부 전극 패턴(460)의 일부를 제거하는 트림(trim) 공정시, 과도 식각(over etch)으로 인하여 오믹 접촉층의 식각 손상을 방지하는 기능을 수행할 수 있다. 또한, 버퍼 전극 패턴(450)이 실리사이드 패턴(440)과 하부 전극 패턴(460) 사이에 개재됨으로써, 하부 전극 패턴(460)의 높이가 낮아지고, 그 길이가 짧아지며, 다이나믹(dynamic) 저항이 감소될 수 있다. 버퍼 전극 패턴(450)은, 타이타늄(Ti), 타이타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN), 니켈(Ni), 또는 니켈 질화막(NiN)을 포함함으로써, 실리사이드 패턴(440)과 하부 전극 패턴(460)의 계면 사이의 콘택(contact) 저항이 최소화될 수 있다.
반도체 소자(10c)는, 하부 전극 패턴(460)과 가변저항 패턴(470)의 접촉 면적을 감소시키고, 콘택 저항을 감소시키기 위하여, 하부 전극 패턴(460)의 일부를 트림(trim)하는 트림 절연 패턴(464)을 포함할 수 있다. 이로써, 하부 전극 패턴(460)은 일측에서만 가변저항 패턴(470)과 접촉되는 비대칭 구조를 가질 수 있다. 따라서, 작은 전류로도 상변화 물질이 충분히 가열될 수 있다. 트림 절연 패턴(464)의 하면 레벨은 하부 전극 패턴(460)의 하면 레벨보다 낮을 수 있다. 따라서, 버퍼 전극 패턴(450)은, 하부 전극 패턴(460)의 하부에서 제1두께(t1)를 가지는 제1영역(450a), 및 트림 절연 패턴(464)의 하부에서 제1두께(t1)보다 작은 제2두께(t2)를 가지는 제2영역(450b)을 포함할 수 있다. 버퍼 전극 패턴(450)은 두께가 다른 제1영역(450a)과 제2영역(450b)에 의하여 계단 구조를 가질 수 있다. 제1영역(450a)과 제2영역(450b)은 동일한 단면적을 가질 수 있다.
이하, 본 발명에 의한 반도체 소자의 제조방법에 대하여 도면을 참조하여 구체적으로 설명한다.
< 제 1 실시예의 제조방법 >
도 6a 내지 도 6p는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 나타내기 위하여, 도 2b의 제조방법을 나타내는 종단면도들이다.
도 6a를 참조하면, 기판(110) 내에 하부 도전 라인(20)이 형성될 수 있다. 가령, 기판(110) 내에 활성 영역(114)을 한정하는 소자 분리 트렌치(도면부호 없음)가 형성되고, 소자 분리 트렌치를 채우는 소자 분리 영역(112)이 형성됨으로써, 소자 분리 영역(112)에 의하여 활성 영역(114)이 정의될 수 있다. 활성 영역(114)에 불순물 이온이 고농도로 주입됨으로써, 활성 영역(114)이 하부 도전 라인(20)으로 이용될 수 있다. 하부 도전 라인(20)은 기판(110)의 제1방향으로 연장될 수 있다. 기판(110)은, 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(Si-Ge) 기판, SOI(silicon-on-insulator) 기판, 또는 GOI(germanium-on-insulator) 기판을 포함할 수 있다. 하부 도전 라인(20)은, 불순물 이온의 종류에 따라 도전형이 달라질 수 있다. 예컨대, 기판(110)이 P형의 도전형을 가질 경우, 불순물 이온은 인(P), 비소(As) 또는 스티비움(Sb)을 포함함으로써, 하부 도전 라인(20)은 N형의 도전형을 가질 수 있다. 기판(110)이 N형의 도전형을 가질 경우, 불순물 이온은 붕소(B), 갈륨(Ga), 또는 인듐(In)을 포함함으로써, 하부 도전 라인(20)은 P형의 도전형을 포함할 수 있다. 이와 같이, 하부 도전 라인(20)이 기판(110)과 다른 도전형으로 형성됨으로써, 하부 도전 라인(20)은 워드 라인(WL)으로 사용될 수 있다. 또 다른 경우, 하부 도전 라인(20)은 에피텍셜 성장을 통하여 형성될 수 있다. 또 다른 경우, 하부 도전 라인(20)은 금속성 박막으로 형성될 수 있다.
도 6b를 참조하면, 기판(110) 상에 제1층간 절연층(120)이 형성될 수 있다. 제1층간 절연층(120)에 기판(110)의 제1 및 제2방향에서 2차원적으로 배열되는 다수의 제1홀(120h)이 형성될 수 있다. 제1홀(120h)은 “원”형의 평단면 구조를 가질 수 있다. 가령, 제1층간 절연층(120) 상에 제1마스크 패턴(120m)이 형성되고, 제1마스크 패턴(120m)을 식각 마스크로 이용하여 제1층간 절연층(120)의 일부를 이방성 식각함으로써, 기판(110)을 노출시키는 제1홀(120h)이 형성될 수 있다. 제1마스크 패턴(120m)은, 포토 리소그래피 공정을 통해 형성된 포토 레지스트 패턴을 포함할 수 있다. 이방성 식각 공정은, 반응성 이온 식각(Reactive Ion Etching) 또는 플라즈마 식각(Plasma Etching)과 같은 건식 식각 공정을 포함할 수 있다. 제1마스크 패턴(120m)이 제거될 수 있다. 제1홀(120h)은 하부 도전 라인(20)을 따라 배열될 수 있다. 제1홀(120h)은 하부 도전 라인(20)을 노출시킬 수 있다. 제1층간 절연층(120)은, 기판(110) 상에 다수의 메모리 셀(Mc)이 형성되는 경우, 각 메모리 셀(Mc)을 서로 전기적으로 절연시키는 기능을 수행할 수 있다. 제1층간 절연층(120)은, 실리콘 산화막, 실리콘 질화막, 혹은 실리콘 산질화막을 포함할 수 있다. 혹은, 제1층간 절연층(120)은, 적어도 하나의 실리콘 산화막, 적어도 하나의 실리콘 질화막, 및/또는 적어도 하나의 실리콘 산질화막이 기판(110) 상에 순차로 또는 교대로 적층되는 다층막 구조로 형성될 수 있다.
도 6c를 참조하면, 제1홀(120h)에 하부 반도체 패턴(132) 및 상부 반도체 패턴(134)이 차례로 형성될 수 있다. 하부 반도체 패턴(132)은, 하부 도전 라인(20)의 상면과 접하도록 형성될 수 있다. 하부 반도체 패턴(132)은, 선택적 에피텍셜 성장 공정을 통하여 형성될 수 있다. 이때, 제1홀(120h)을 통하여 노출된 하부 도전 라인(20)은 하부 반도체 패턴(132)의 시드층(seed layer)으로 기능할 수 있다. 상부 반도체 패턴(134)은, 하부 반도체 패턴(132)을 시드층으로 하여 선택적 에피텍셜 성장될 수 있다. 또 다른 경우, 하부 반도체 패턴(132)은, CVD(Chemical Vapor Deposition) 공정을 이용하여 형성될 수 있다. 가령, CVD 공정을 이용하여 제1홀(120h)을 채우는 반도체층을 증착하고, 제1홀(120h)의 상부 영역의 측벽이 노출될 때까지 반도체층을 에치 백(etch-back)하여 반도체층의 두께를 조절한 다음에, 불순물 이온의 주입을 통하여 하부 도전 라인(20)과 동일한 도전형의 하부 반도체 패턴(132)이 형성될 수 있다. 상부 반도체 패턴(134)은, 하부 도전 라인(20)과 다른 도전형으로 형성될 수 있다. 이로써, 상, 하부 반도체 패턴(134, 132)은, 하부 도전 라인(20)과 전기적으로 연결되는 수직 셀 다이오드(D)를 구성할 수 있다. 수직 셀 다이오드(D)의 상면 레벨은, 제1층간 절연층(120)의 상면 레벨보다 낮기 때문에, 수직 셀 다이오드(D)는, 제1홀(120h)의 하부에 위치할 수 있다.
도 6d를 참조하면, 상부 반도체 패턴(134) 상에 실리사이드 패턴(140)이 형성될 수 있다. 가령, 상부 반도체 패턴(134) 상에 금속층을 형성하고, 금속층을 열처리함으로써, 오믹 접촉층으로 기능하는 실리사이드 패턴(140)이 형성될 수 있다. 수직 셀 다이오드(D) 상에 오믹 접촉층이 형성됨으로써, 상부 반도체 패턴(134)으로부터 후속 공정에서 형성될 하부 전극 패턴(도 6i의 160)으로 전류가 용이하게 흐를 수 있다. 금속층은, 코발트(Co), 텅스텐(W), 니켈(Ni), 또는 타이타늄(Ti)을 포함할 수 있다. 금속층은, PVD(Physical Vapor Deposition) 공정, CVD(Chemical Vapor Deposition) 공정, 혹은 ALD(Atomic Layer Deposition) 공정으로 형성할 수 있다. 열처리는, RTA(Rapid Thermal Annealing) 공정으로 형성될 수 있다. 실리사이드 패턴(140)은, 제1홀(120h)에 갇힌(confined) 구조로 형성되기 때문에, 수직 셀 다이오드(D)에 자기 정렬(self-align)될 수 있다. 실리사이드 패턴(140)은, 150Å 내지 250Å의 두께로 형성될 수 있다.
한편, 후속 공정에서 형성될 버퍼 전극층(도 6e의 150r)이 타이타늄(Ti) 및/또는 타이타늄 질화막(TiN)을 포함하는 경우, 별도의 실리사이드 공정을 거치지 않더라도, 타이타늄 실리사이드가 형성될 수 있다. 따라서, 이러한 경우에는 위 공정이 생략될 수 있다.
도 6e를 참조하면, 제1홀(120h)을 채우는 버퍼 전극층(150r)이 형성될 수 있다. 버퍼 전극층(150r)은 제1홀(120h)을 채울 수 있는 충분한 두께로 증착될 수 있다. 버퍼 전극층(150r)은, PVD 혹은 CVD 공정을 이용하여 형성될 수 있다. 버퍼 전극층(150r)은 실리사이드 패턴(140)과 후속 공정에서 형성될 하부 전극 패턴(도 6i의 160)의 계면 사이에서 콘택(contact) 저항의 증가를 억제할 수 있는 금속막 및/또는 금속 질화막을 포함할 수 있다. 금속막 및/또는 금속 질화막은, 타이타늄(Ti), 타이타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN), 니켈(Ni) 또는 니켈 질화막(NiN)을 포함할 수 있다.
도 6f를 참조하면, 실리사이드 패턴(140) 상에 버퍼 전극 패턴(150)이 형성될 수 있다. 에치 백(etch-back) 공정을 이용하여 버퍼 전극층(150r)의 일부를 제거함으로써, 버퍼 전극 패턴(150)이 형성될 수 있다. 버퍼 전극 패턴(150)은, 350Å 내지 450Å의 두께로 형성될 수 있다.
도 6g를 참조하면, 제1홀(120h)에 하부 전극층(160r)이 일정한 두께로 형성될 수 있다. 하부 전극층(160r)은, 버퍼 전극 패턴(150) 및 제1층간 절연층(120)의 측벽과 상면에 콘포멀하게 증착될 수 있다. 제1홀(120h)이 “원 기둥”의 입체 구조를 가지고 있기 때문에, 제1홀(120h)에서 하부 전극층(160r)의 입체 구조는, “컵”형상 혹은 “실린더”형상일 수 있다. 가령, 제1홀(120h)에서 하부 전극층(160r)의 종단면 구조는, “U”자형일 수 있다. 따라서, 후속 공정에서 형성될 코어 절연 패턴(도 6i의 162)의 하부를 감싸는 구조를 가질 수 있다. 하부 전극층(160r)은, PVD, CVD, ALD, 또는 전자 빔 증착 공정을 이용하여 형성될 수 있다. 하부 전극층(160r)은, 고비저항의 탄소(Carbon, C), 탄소 질화막(CN), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 탄소 질화막(TiCN), 텅스텐 질화막(WN), 코발트 실리콘 질화막(CoSiN), 텅스텐 실리콘 질화막(WSiN), 탄탈륨 질화막(TaN), 탄탈륨 탄소 질화막(TaCN), 또는 타이타늄 실리콘 질화막(TaSiN)을 포함할 수 있다.
도 6h를 참조하면, 하부 전극층(160r) 상에 절연성의 코어 절연층(162r)이 형성될 수 있다. 코어 절연층(162r)은 “실린더” 형상의 하부 전극층(160r) 내부를 채우고, 제1층간 절연층(120)의 상부를 덮을 수 있는 충분한 두께로 증착될 수 있다. 코어 절연층(162r)은, 제1층간 절연층(120)에 대하여 식각 선택비를 가지는 물질막으로 형성될 수 있다. 코어 절연층(162r)은, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합막을 포함할 수 있다.
도 6i를 참조하면, 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 또는 에치 백(etch-back) 공정을 이용하여, 하부 전극층(160r)과 코어 절연층(162r)이 평탄화될 수 있다. CMP 공정은 제1층간 절연층(120)의 상면이 노출될 때까지 수행될 수 있다. 그 결과, 코어 절연층(162r)의 두께가 감소됨으로써, 하부 전극 패턴(160), 및 코어 절연 패턴(162)이 형성될 수 있다. 이때, 하부 전극 패턴(160)은, “실린더” 형상의 입체 구조 혹은 “U” 자형의 종단면 구조를 가짐으로써, 코어 절연 패턴(162)을 하부와 측면에서 감쌀 수 있다.
도 6j를 참조하면, 트림(trim) 공정을 이용하여, 하부 전극 패턴(160)의 일부 및 코어 절연 패턴(162)의 일부가 제거 또는 리세스(recess)될 수 있다. 이때, 제1층간 절연층(120)의 일부도 함께 제거될 수 있다. 가령, 기판(110) 상에 하부 전극 패턴(160), 코어 절연 패턴(162), 및 제1층간 절연층(120)의 일부를 노출시키는 제2마스크 패턴(122m)이 형성될 수 있다. 제2마스크 패턴(122m)은 포토레지스트 패턴 또는 하드마스크 패턴을 포함할 수 있다. 제2마스크 패턴(122m)을 식각 마스크로 사용하여 하부 전극 패턴(160), 코어 절연 패턴(162), 및 제1층간 절연층(120)이 이방성 식각됨으로써, 트렌치(122t)가 형성될 수 있다. 트렌치(122t)는, RIE 또는 플라즈마 식각과 같은 건식 식각 공정을 이용하여 형성될 수 있다. 제2마스크 패턴(122m)이 제거될 수 있다. 트렌치(122t)는, 수평적으로 제1층간 절연층(120)까지 연장되고, 수직적으로 버퍼 전극 패턴(150)의 상부까지 연장될 수 있다. 이로써, 하부 전극 패턴(160)의 종단면 구조는, “U”자형 구조에서 “L”자형 구조로 변경될 수 있다. 한편, 하부 전극 패턴(160)의 하부에 버퍼 전극 패턴(150)이 존재하기 때문에, 하부 전극 패턴(160)의 식각 공정시 플라즈마에 의하여 활성화된 이온이나 전자 혹은 여기 상태의 분자에 의하여 실리사이드 패턴(140)이 손상 받는 것이 방지될 수 있다. 이로써, 실리사이드 패턴(140)과 하부 전극 패턴(160) 사이의 계면에서 전기적 특성이 유지될 수 있다.
도 6k를 참조하면, 버퍼 전극 패턴(150) 상에 트림 절연층(164r)이 형성될 수 있다. 트림 절연층(164r)은 트렌치(122t)를 채울 수 있는 충분한 두께로 증착될 수 있다. 트림 절연층(164r)은 하부 전극 패턴(160)보다 전기 저항이 높은 물질막으로 형성될 수 있다. 또한, 트림 절연층(164r)은 제1층간 절연층(120)에 대하여 식각 선택비를 가지는 물질막으로 형성될 수 있다. 트림 절연층(164r)은 코어 절연 패턴(162)과 동일한 물질막을 포함할 수 있다.
도 6l을 참조하면, 화학 기계적 연마(Chemical Mechanical polishing: CMP) 공정 또는 에치 백(etch-back) 공정을 이용하여, 트림 절연층(164r)이 평탄화될 수 있다. 트림 절연층(164r)의 두께가 감소되면서, 트림 절연 패턴(164)이 형성될 수 있다. 평탄화 공정으로 코어 절연 패턴(162), 및 트림 절연 패턴(164)의 상면 레벨은 동일할 수 있지만, 트렌치(122t)에 의하여 트림 절연 패턴(164)의 하면 레벨은 코어 절연 패턴(162)의 하면 레벨보다 낮을 수 있다. 트림 절연 패턴(164)의 하면 레벨은 하부 전극 패턴(160)의 하면 레벨보다 낮을 수 있다.
도 6m을 참조하면, 기판(110)에 제2층간 절연층(124)이 형성될 수 있다. 제2층간 절연층(124)에 기판(110)의 제2방향으로 연장되는 다수의 제2홀(124h)이 형성될 수 있다. 가령, 제2층간 절연층(124) 상에 제3마스크 패턴(124m)이 형성되고, 제3마스크 패턴(124m)을 식각 마스크로 이용하여 제2층간 절연층(124)의 일부가 식각됨으로써, 적어도 하부 전극 패턴(160)을 노출시키는 제2홀(124h)이 형성될 수 있다. 제1마스크 패턴(124m)은, 포토 리소그래피 공정을 통해 형성된 포토 레지스트 패턴을 포함할 수 있다. 제2층간 절연층(124)은, 실리콘 질화막(SiN), 실리콘 산화막(SiO2), 실리콘 산질화막(SiON), 알루미늄 질화막(AlN), 타이타늄 산화막(TiO2), 탄탈륨 산화막(Ta2O5), 또는 알루미늄 산화막(AlOX)을 포함할 수 있다.
도 6n을 참조하면, 제2홀(124h)에 하부 전극 패턴(160)과 접하는 가변저항 패턴(170)이 형성될 수 있다. 가령, 제2층간 절연층(124) 상에 상변화 물질층이 형성되고, 상변화 물질층이 CMP 공정에 의하여 평탄화될 수 있다. 가변저항 패턴(170)은, 기판(110)의 제2방향으로 연장되는 “라인(line)” 형상일 수 있다. 또 다른 경우, 가변저항 패턴(170)은 “플러그(plug)” 형상으로 형성됨으로써, 가변저항 패턴(170)이 각 메모리 셀(Mc) 마다 분리될 수 있다. 상변화 물질층은, 가열 온도와 시간에 따라 비저항이 높은 비정질 상태와 비저항이 낮은 결정질 상태로 상전이가 가능한 물질로서, 게르마늄(Ge), 셀레늄(Se), 텔륨(Te), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 비소(As), 황(S), 실리콘(Si), 인(P), 산소(O) 또는 이들의 혼합물을 포함할 수 있다.
도 6o를 참조하면, 기판(110)에 제3층간 절연층(126)이 형성될 수 있다. 제3층간 절연층(126)에 기판(110)의 제2방향으로 연장되는 다수의 제3홀(126h)이 형성될 수 있다. 제3홀(126h)은, 적어도 가변저항 패턴(170)을 노출시킬 수 있다. 제3홀(126h)에 가변저항 패턴(170)과 접하는 상부 전극 패턴(180)이 형성될 수 있다. 상부 전극 패턴(180)은, 탄소(Carbon, C), 탄소 질화막(CN), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 탄소 질화막(TiCN), 텅스텐 질화막(WN), 코발트 실리콘 질화막(CoSiN), 텅스텐 실리콘 질화막(WSiN), 탄탈륨 질화막(TaN), 탄탈륨 탄소 질화막(TaCN), 또는 타이타늄 실리콘 질화막(TaSiN)을 포함할 수 있다.
도 6p를 참조하면, 기판(110)에 제4층간 절연층(128)이 형성될 수 있다. 제4층간 절연층(128)에 기판(110)의 제2방향으로 연장되는 다수의 제4홀(128h)이 형성될 수 있다. 제4홀(128h)은, 적어도 상부 전극 패턴(180)을 노출시킬 수 있다. 제4홀(128h)에 상부 전극 패턴(180)과 접하는 상부 도전 라인(30)이 형성될 수 있다. 상부 도전 라인(30)은, 타이타늄(Ti), 텅스텐(W), 실리콘(Si), 구리(Cu), 탄탈륨(Ta), 몰리브덴(Mo), 루비듐(Ru), 알루미늄(Al), 금(Au), 백금(Pt), 또는 은(Ag)을 포함할 수 있다. 상부 도전 라인(30)은, 비트 라인(BL)으로 사용될 수 있다.
< 제 2 실시예의 제조방법>
도 7a 내지 도 7j는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 나타내기 위하여, 도 3b의 제조방법을 나타내는 종단면도들이다.
도 7a를 참조하면, 기판(210) 내에 활성 영역(214)을 한정하는 소자 분리 영역(212)이 형성되고, 활성 영역(214) 내에 불순물 이온이 고농도로 주입됨으로써, 활성 영역(214)에 하부 도전 라인(20a)이 형성될 수 있다. 기판(210)에 제1층간 절연층(220)이 형성되고, 제1층간 절연층(220)에 하부 도전 라인(20a)을 노출시키는 “원형”의 제1홀(220h)이 형성될 수 있다. 제1홀(220h)에 하부 도전 라인(20a)을 시드층으로 하여 N형의 하부 반도체 패턴(232)이 에피텍셜 성장하고, 계속해서 하부 반도체 패턴(232)을 시드층으로 하여 P형의 상부 반도체 패턴(234)이 에피텍셜 성장함으로써, 하부 도전 라인(20a)과 전기적으로 연결되는 수직 셀 다이오드(D)가 형성될 수 있다. 상부 반도체 패턴(234) 상에 코발트(Co), 니켈(Ni), 또는 타이타늄(Ti)을 증착하고, 이를 열처리함으로써, 오믹 접촉층으로 기능하는 실리사이드 패턴(240)이 150Å 내지 250Å의 두께로 형성될 수 있다. 실리사이드 패턴(240) 상에 타이타늄(Ti), 타이타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN), 니켈(Ni), 또는 니켈 질화막(NiN)을 이용하여 350Å 내지 450Å의 두께의 버퍼 전극 패턴(250)이 형성될 수 있다.
도 7b를 참조하면, 제1홀(220h)에 스페이스 절연층(218r)이 일정한 두께로 형성될 수 있다. 스페이스 절연층(218r)은 버퍼 전극 패턴(250), 제1층간 절연층(220)의 측벽과 상면에 콘포멀하게 증착될 수 있다. 스페이스 절연층(218r)은 CVD의 증착 공정을 통하여 형성될 수 있다. 스페이스 절연층(218r)은, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 혹은 이들의 조합막으로 형성될 수 있다.
도 7c를 참조하면, 제1홀(220h)에 제1층간 절연층(220)의 측벽을 따라 스페이스 절연 패턴(218)이 형성될 수 있다. 제1층간 절연층(220)의 상면에 증착된 스페이스 절연층(218r)과 제1홀(220h)의 바닥에 증착된 스페이스 절연층(218r)의 일부가 에치 백(etch-back) 공정에 의하여 제거됨으로써, 버퍼 전극 패턴(250) 상에 버퍼 전극 패턴(250)의 외측면이 정렬(align)되는 스페이스 절연 패턴(218)이 형성될 수 있다. 이때, 실리사이드 패턴(240) 상에 버퍼 전극 패턴(250)이 존재하기 때문에, 스페이스 절연층(218r)에 대한 과도 식각이 있더라도, 실리사이드 패턴(240)의 손상이 방지될 수 있다.
도 7d를 참조하면, 스페이스 절연 패턴(218)의 내부에 하부 전극층(260r)이 일정한 두께로 형성될 수 있다. 하부 전극층(260r)은, 적어도 버퍼 전극 패턴(250)의 상면, 및 스페이스 절연 패턴(218)의 측벽에 콘포멀하게 증착될 수 있다. 스페이스 절연 패턴(218)이 “파이프” 형상의 입체 구조를 가지고 있기 때문에, 하부 전극층(260r)의 입체 구조는 “실린더”형상의 입체 구조를 가질 수 있다. 하부 전극층(260r)은, PVD, CVD, ALD, 또는 전자 빔 증착 공정을 이용하여 형성될 수 있다. 하부 전극층(260r)은, 고비저항의 탄소(Carbon, C), 탄소 질화막(CN), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 탄소 질화막(TiCN), 텅스텐 질화막(WN), 코발트 실리콘 질화막(CoSiN), 텅스텐 실리콘 질화막(WSiN), 탄탈륨 질화막(TaN), 탄탈륨 탄소 질화막(TaCN), 또는 타이타늄 실리콘 질화막(TaSiN)을 포함할 수 있다.
도 7e를 참조하면, 하부 전극층(260r) 상에 코어 절연층(262r)이 형성될 수 있다. 코어 절연층(262r)은 “실린더” 형상의 하부 전극층(160r) 내부를 채우고, 제1층간 절연층(220)의 상부를 덮을 수 있는 충분한 두께로 증착될 수 있다. 코어 절연층(262r)은, 제1층간 절연층(220)에 대하여 식각 선택비를 가지는 물질막일 수 있다. 코어 절연층(262r)은, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합막을 포함할 수 있다.
도 7f를 참조하면, 화학 기계적 연마(CMP) 공정 또는 에치 백(etch-back) 공정을 이용하여, 하부 전극층(260r)과 코어 절연층(262r)이 평탄화될 수 있다. CMP 공정은 제1층간 절연층(220)의 상면이 노출될 때까지 수행될 수 있다. 그 결과, 코어 절연층(262r)의 두께가 감소됨으로써, 하부 전극 패턴(260), 및 코어 절연 패턴(262)이 형성될 수 있다. 이때, 하부 전극 패턴(260)은, “실린더” 형상의 입체 구조 혹은 “U” 자형의 종단면 구조를 가짐으로써, 코어 절연 패턴(262)을 하부와 측면에서 감쌀 수 있다.
도 7g를 참조하면, 트림(trim) 공정을 이용하여, 하부 전극 패턴(260), 및 코어 절연 패턴(262)의 일부가 리세스(recess)될 수 있다. 이때, 제1층간 절연층(220)과, 스페이스 절연 패턴(218)의 일부도 함께 제거될 수 있다. 가령, 기판(210) 상에 코어 절연 패턴(262), 하부 전극 패턴(260), 스페이스 절연 패턴(218), 및 제1층간 절연층(220)의 일부를 노출시키는 제2마스크 패턴(222m)이 형성될 수 있다. 제2마스크 패턴(222m)은 포토레지스트 패턴 또는 하드마스크 패턴을 포함할 수 있다. 제2마스크 패턴(222m)을 식각 마스크로 사용하여 코어 절연 패턴(262), 하부 전극 패턴(260), 스페이스 절연 패턴(218), 및 제1층간 절연층(220)이 이방성 식각됨으로써, 트렌치(222t)가 형성될 수 있다. 제2마스크 패턴(222m)이 제거될 수 있다. 트렌치(222t)는, 수평적으로 스페이스 절연 패턴(218) 혹은 제1층간 절연층(220)까지 연장되고, 수직적으로 버퍼 전극 패턴(250)의 상부까지 연장될 수 있다. 이로써, 하부 전극 패턴(260)의 종단면 구조는, “U”자형 구조에서 “L”자형 구조로 변경될 수 있다. 이때, 하부 전극 패턴(260)의 하부에 버퍼 전극 패턴(250)이 존재하기 때문에, 하부 전극 패턴(260)의 식각 공정시 실리사이드 패턴(240)이 플라즈마에 의하여 손상 받는 것이 방지될 수 있다.
도 7h를 참조하면, 버퍼 전극 패턴(250) 상에 트림 절연층(264r)이 형성될 수 있다. 트림 절연층(264r)은 트렌치(222t)를 채울 수 있는 충분한 두께로 증착될 수 있다. 트림 절연층(264r)은 하부 전극 패턴(260)보다 전기 저항이 높은 물질막으로 형성될 수 있다. 또한, 트림 절연층(264r)은 제1층간 절연층(220)에 대하여 식각 선택비를 가지는 물질막으로 형성될 수 있다. 트림 절연층(264r)은 코어 절연 패턴(262)과 동일한 물질막을 포함할 수 있다.
도 7i를 참조하면, 화학 기계적 연마(CMP) 공정 또는 에치 백(etch-back) 공정을 이용하여, 트림 절연층(264r)이 평탄화될 수 있다. 트림 절연층(264r)의 두께가 감소되면서, 트림 절연 패턴(264)이 형성될 수 있다. 평탄화 공정으로 코어 절연 패턴(262)과, 트림 절연 패턴(264)의 상면 레벨은 동일할 수 있지만, 트렌치(222t)에 의하여 트림 절연 패턴(264)의 하면 레벨은 코어 절연 패턴(262)의 하면 레벨보다 낮을 수 있다. 트림 절연 패턴(264)의 하면 레벨은 버퍼 전극 패턴(250)의 상면 레벨보다 낮을 수 있다.
도 7j를 참조하면, 기판(210)에 제2층간 절연층(224)이 형성되고, 제2층간 절연층(224)에 하부 전극 패턴(260)을 노출시키는 제2홀(224h)이 기판(210)의 제2방향으로 연장되며, 제2홀(224h)에 하부 전극 패턴(260)과 접하고 상변화 물질층을 포함하는 가변저항 패턴(270)이 형성될 수 있다. 기판(210)에 제3층간 절연층(226)이 형성되고, 제3층간 절연층(226)에 기판(210)의 제2방향으로 연장되는 라인 형태의 제3홀(226h)이 형성되고, 제3홀(226h)에 가변저항 패턴(270)과 접하는 상부 전극 패턴(280)이 형성될 수 있다. 기판(210)에 제4층간 절연층(228)이 형성되고, 제4층간 절연층(228)에 기판(210)의 제2방향으로 연장되는 라인 형태의 제4홀(228h)이 형성되고, 제4홀(228h)에 상부 전극 패턴(280)과 접하는 상부 도전 라인(30a)이 형성될 수 있다.
< 제 3 실시예의 제조방법>
도 8a 내지 도 8i는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 나타내기 위하여, 도 4b의 제조방법을 나타내는 종단면도들이다.
도 8a를 참조하면, 기판(310) 내에 활성 영역(314)을 한정하는 소자 분리 영역(312)이 형성되고, 활성 영역(314) 내에 불순물 이온이 고농도로 주입됨으로써, 활성 영역(314)에 하부 도전 라인(20b)이 형성될 수 있다. 기판(310)에 제1층간 절연층(320)이 형성되고, 제1층간 절연층(320)에 하부 도전 라인(20b)을 노출시키는 “원형”의 제1홀(320h)이 형성될 수 있다. 제1홀(320h)에 하부 도전 라인(20b)을 시드층으로 하여 N형의 하부 반도체 패턴(332)이 에피텍셜 성장하고, 계속해서 하부 반도체 패턴(332)을 시드층으로 하여 P형의 상부 반도체 패턴(334)이 에피텍셜 성장함으로써, 하부 도전 라인(20b)과 전기적으로 연결되는 수직 셀 다이오드(D)가 형성될 수 있다. 상부 반도체 패턴(334) 상에 코발트(Co), 니켈(Ni), 또는 타이타늄(Ti)을 증착하고, 이를 열처리함으로써, 오믹 접촉층으로 기능하는 실리사이드 패턴(340)이 150Å 내지 250Å의 두께로 형성될 수 있다. 실리사이드 패턴(340) 상에 타이타늄(Ti), 타이타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN), 니켈(Ni), 또는 니켈 질화막(NiN)을 이용하여 350Å 내지 450Å의 두께의 버퍼 전극 패턴(350)이 형성될 수 있다.
도 8b를 참조하면, 제1홀(320h)에 스페이스 절연층(318r)이 일정한 두께로 형성될 수 있다. 스페이스 절연층(318r)은 버퍼 전극 패턴(350), 제1층간 절연층(320)의 측벽과 상면에 콘코멀하게 증착될 수 있다. 스페이스 절연층(318r)은 CVD의 증착 공정을 통하여 형성될 수 있다. 스페이스 절연층(318r)은, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 혹은 이들의 조합막을 포함할 수 있다.
도 8c를 참조하면, 제1홀(320h)에 제1층간 절연층(320)의 측벽을 따라 스페이스 절연 패턴(318)이 형성될 수 있다. 제1층간 절연층(320)의 상면에 증착된 스페이스 절연층(318r)과 제1홀(320h)의 바닥에 증착된 스페이스 절연층(318r)의 일부가 에치 백(etch-back) 공정에 의하여 제거됨으로써, 버퍼 전극 패턴(350) 상에 버퍼 전극 패턴(250)의 가장자리와 자기 정렬(self-align)되는 스페이스 절연 패턴(318)이 형성될 수 있다. 이때, 스페이스 절연층(318r)에 대한 과도 식각이 이루어지더라도, 실리사이드 패턴(340) 상에 버퍼 전극 패턴(350)이 존재하기 때문에, 실리사이드 패턴(340)의 손상이 방지될 수 있다.
도 8d를 참조하면, 스페이스 절연 패턴(318)의 내부에 하부 전극층(360r)이 일정한 두께로 형성될 수 있다. 하부 전극층(360r)은, 스페이스 절연 패턴(318)의 내부를 채울 수 있는 충분한 두께로 증착될 수 있다. 하부 전극층(360r)은, 스퍼터링 등의 PVD 공정, CVD 공정, ALD 공정, 또는 전자 빔 증착 공정을 이용하여 형성될 수 있다. 하부 전극층(360r)은, 고비저항의 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 또는 타이타늄 탄소 질화막(TiCN)을 포함할 수 있다.
도 8e를 참조하면, 화학 기계적 연마(CMP) 공정 또는 에치 백(etch-back) 공정을 이용하여, 하부 전극층(360r)이 평탄화될 수 있다. CMP 공정은 제1층간 절연층(320)의 상면이 노출될 때까지 수행됨으로써, 하부 전극 패턴(360)이 형성될 수 있다. 이때, 하부 전극 패턴(360)은, “필러” 형상의 입체 구조를 가질 수 있다.
도 8f를 참조하면, 트림(trim) 공정을 이용하여, 하부 전극 패턴(360)의 일부가 리세스(recess)될 수 있다. 이때, 스페이스 절연 패턴(318), 및 제1층간 절연층(320)의 일부도 함께 제거될 수 있다. 가령, 기판(310) 상에 하부 전극 패턴(360), 스페이스 절연 패턴(318), 제1층간 절연층(320)의 일부를 노출시키는 제2마스크 패턴(322m)이 형성될 수 있다. 제2마스크 패턴(322m)은 포토레지스트 패턴 또는 하드마스크 패턴을 포함할 수 있다. 제2마스크 패턴(322m)을 식각 마스크로 사용하여 하부 전극 패턴(360), 스페이스 절연 패턴(318), 및 제1층간 절연층(320)이 식각됨으로써, 트렌치(322t)가 형성될 수 있다. 제2마스크 패턴(322m)이 제거될 수 있다. 트렌치(322t)는, 수평적으로 스페이스 절연 패턴(318) 혹은 제1층간 절연층(320)까지 연장되고, 수직적으로 버퍼 전극 패턴(350)의 상부까지 연장될 수 있다. 이로써, 하부 전극 패턴(360)의 종단면 구조는, “U”자형 구조에서 “L”자형 구조로 변경될 수 있다. 이때, 하부 전극 패턴(360)의 하부에 버퍼 전극 패턴(350)이 존재하기 때문에, 하부 전극 패턴(360)의 식각 공정시 플라즈마에 의한 실리사이드 패턴(340)의 손상이 방지될 수 있다.
도 8g를 참조하면, 버퍼 전극 패턴(350) 상에 트림 절연층(364r)이 형성될 수 있다. 트림 절연층(364r)은 트렌치(322t)를 채울 수 있는 충분한 두께로 증착될 수 있다. 트림 절연층(364r)은 하부 전극 패턴(360)보다 전기 저항이 높은 물질막으로 형성될 수 있다. 또한, 트림 절연층(364r)은 제1층간 절연층(320)에 대하여 식각 선택비를 가지는 물질막으로 형성될 수 있다. 트림 절연층(364r)은 스페이스 절연 패턴(318)과 동일한 물질막을 포함할 수 있다.
도 8h를 참조하면, 화학 기계적 연마(CMP) 공정 또는 에치 백(etch-back) 공정을 이용하여, 트림 절연층(364r)이 평탄화될 수 있다. 트림 절연층(364r)의 두께가 감소되면서, 트림 절연 패턴(364)이 형성될 수 있다. 평탄화 공정으로 트림 절연 패턴(364)의 하면 레벨은 하부 전극 패턴(360)의 하면 레벨보다 낮을 수 있다.
도 8i를 참조하면, 기판(310)에 제2층간 절연층(324)이 형성되고, 제2층간 절연층(324)에 하부 전극 패턴(360)을 노출시키는 제2홀(324h)이 기판(310)의 제2방향으로 연장되며, 제2홀(324h)에 하부 전극 패턴(360)과 접하고 상변화 물질층을 포함하는 가변저항 패턴(370)이 형성될 수 있다. 기판(310)에 제3층간 절연층(326)이 형성되고, 제3층간 절연층(326)에 기판(310)의 제2방향으로 연장되는 라인 형태의 제3홀(326h)이 형성되고, 제3홀(326h)에 가변저항 패턴(370)과 접하는 상부 전극 패턴(380)이 형성될 수 있다. 기판(310)에 제4층간 절연층(328)이 형성되고, 제4층간 절연층(328)에 기판(310)의 제2방향으로 연장되는 라인 형태의 제4홀(328h)이 형성되고, 제4홀(328h)에 상부 전극 패턴(380)과 접하는 상부 도전 라인(30b)이 형성될 수 있다.
< 제 4 실시예의 제조방법 >
도 9a 내지 9i는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 나타내기 위하여, 도 5b의 제조방법을 나타내는 종단면도들이다.
도 9a를 참조하면, 기판(410) 내에 활성 영역(414)을 한정하는 소자 분리 영역(412)이 형성되고, 활성 영역(414) 내에 불순물 이온이 고농도로 주입됨으로써, 활성 영역(414)에 하부 도전 라인(20c)이 형성될 수 있다. 기판(410)에 제1층간 절연층(420)이 형성되고, 제1층간 절연층(420)에 하부 도전 라인(20c)을 노출시키는 “타원형”의 제1홀(420h)이 형성될 수 있다. 제1홀(420h)에 하부 도전 라인(20c)을 시드층으로 하여 N형의 하부 반도체 패턴(432)이 에피텍셜 성장하고, 계속해서 하부 반도체 패턴(432)을 시드층으로 하여 P형의 상부 반도체 패턴(434)이 에피텍셜 성장함으로써, 하부 도전 라인(20c)과 전기적으로 연결되는 수직 셀 다이오드(D)가 형성될 수 있다. 상부 반도체 패턴(434) 상에 코발트(Co), 니켈(Ni), 또는 타이타늄(Ti)을 증착하고, 이를 열처리함으로써, 오믹 접촉층으로 기능하는 실리사이드 패턴(440)이 150Å 내지 250Å의 두께로 형성될 수 있다. 실리사이드 패턴(440) 상에 타이타늄(Ti), 타이타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN), 니켈(Ni), 또는 니켈 질화막(NiN)을 이용하여 350Å 내지 450Å의 두께의 버퍼 전극 패턴(450)이 형성될 수 있다.
도 9b를 참조하면, 제1홀(420h)에 스페이스 절연층(418r)이 일정한 두께로 형성될 수 있다. 스페이스 절연층(418r)은 버퍼 전극 패턴(450), 제1층간 절연층(420)의 측벽과 상면에 콘포멀하게 증착될 수 있다. 스페이스 절연층(420)은 CVD의 증착 공정을 통하여 형성될 수 있다. 스페이스 절연층(420)은, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 혹은 이들의 조합막을 포함할 수 있다. 이때, 제1홀(420h)이 타원 형태를 하고 있기 때문에, 제1홀(420h)에 스페이스 절연층(418r)이 증착되면, “슬릿”형태의 보이드(void)가 형성될 수 있다.
도 9c를 참조하면, 제1홀(420h)에 제1층간 절연층(420)의 측벽을 따라 스페이스 절연 패턴(418)이 형성될 수 있다. 제1층간 절연층(420)의 상면에 증착된 스페이스 절연층(418r)과 제1홀(420h)의 바닥에 증착된 스페이스 절연층(418r)의 일부가 에치 백(etch-back) 공정에 의하여 제거됨으로써, 버퍼 전극 패턴(450) 상에 버퍼 전극 패턴(450)의 외측면과 정렬(align)되는 스페이스 절연 패턴(418)이 형성될 수 있다. 이때, 과도 식각이 이루어지더라도, 실리사이드 패턴(440) 상에 버퍼 전극 패턴(450)이 존재하기 때문에, 실리사이드 패턴(440)의 손상이 방지될 수 있다.
도 9d를 참조하면, 스페이스 절연 패턴(418)의 내부에 하부 전극층(460r)이 일정한 두께로 형성될 수 있다. 하부 전극층(460r)은, 스페이스 절연 패턴(418)의 내부를 채울 수 있는 충분한 두께로 증착될 수 있다. 하부 전극층(460r)은, PVD, CVD, ALD, 또는 전자 빔 증착 공정을 이용하여 형성될 수 있다. 하부 전극층(460r)은, 고비저항의 탄소(Carbon, C), 탄소 질화막(CN), 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 탄소 질화막(TiCN), 텅스텐 질화막(WN), 코발트 실리콘 질화막(CoSiN), 텅스텐 실리콘 질화막(WSiN), 탄탈륨 질화막(TaN), 탄탈륨 탄소 질화막(TaCN), 또는 타이타늄 실리콘 질화막(TaSiN)을 포함할 수 있다.
도 9e를 참조하면, 화학 기계적 연마(CMP) 공정 또는 에치 백(etch-back) 공정을 이용하여, 하부 전극층(460r)이 평탄화될 수 있다. CMP 공정은 제1층간 절연층(420)의 상면이 노출될 때까지 수행됨으로써, 하부 전극 패턴(460)이 형성될 수 있다. 이때, 하부 전극 패턴(460)은, “라인” 형상의 입체 구조를 가질 수 있다.
도 9f를 참조하면, 트림(trim) 공정을 이용하여, 하부 전극 패턴(460)의 일부가 리세스(recess)될 수 있다. 이때, 스페이스 절연 패턴(418), 및 제1층간 절연층(420)의 일부도 함께 제거될 수 있다. 가령, 기판(410) 상에 하부 전극 패턴(460), 스페이스 절연 패턴(418), 및 제1층간 절연층(420)의 일부를 노출시키는 제2마스크 패턴(422m)이 형성될 수 있다. 제2마스크 패턴(422m)은 포토레지스트 패턴 또는 하드마스크 패턴을 포함할 수 있다. 제2마스크 패턴(422m)을 식각 마스크로 사용하여 하부 전극 패턴(460), 스페이스 절연 패턴(418), 및 제1층간 절연층(420)이 식각됨으로써, 트렌치(422t)가 형성될 수 있다. 제2마스크 패턴(422m)이 제거될 수 있다. 트렌치(422t)는, 수평적으로 제1층간 절연층(420)까지 연장되고, 수직적으로 버퍼 전극 패턴(450)의 상부까지 연장될 수 있다. 이로써, 하부 전극 패턴(460)의 종단면 구조는, “U”자형 구조에서 “L”자형 구조로 변경될 수 있다. 이때, 하부 전극 패턴(460)의 하부에 버퍼 전극 패턴(450)이 존재하기 때문에, 하부 전극 패턴(460)의 식각 공정시 플라즈마에 의하여 실리사이드 패턴(440)이 손상 받는 것이 방지될 수 있다.
도 9g를 참조하면, 버퍼 전극 패턴(450) 상에 트림 절연층(464r)이 형성될 수 있다. 트림 절연층(464r)은 트렌치(422t)를 채울 수 있는 충분한 두께로 증착될 수 있다. 트림 절연층(464r)은 하부 전극 패턴(460)보다 전기 저항이 높은 물질막으로 형성될 수 있다. 또한, 트림 절연층(464r)은 제1층간 절연층(420)에 대하여 식각 선택비를 가지는 물질막으로 형성될 수 있다. 트림 절연층(464r)은 스페이스 절연 패턴(418)과 동일한 물질막을 포함할 수 있다.
도 9h를 참조하면, 화학 기계적 연마(CMP) 공정 또는 에치 백(etch-back) 공정을 이용하여, 트림 절연층(464r)이 평탄화될 수 있다. 트림 절연층(464r)의 두께가 감소되면서, 트림 절연 패턴(464)이 형성될 수 있다. 평탄화 공정으로 트림 절연 패턴(464)의 하면 레벨은 하부 전극 패턴(460)의 하면 레벨보다 낮을 수 있다.
도 9i를 참조하면, 기판(410)에 제2층간 절연층(424)이 형성되고, 제2층간 절연층(424)에 하부 전극 패턴(460)을 노출시키는 제2홀(424h)이 기판(410)의 제2방향으로 연장되며, 제2홀(424h)에 하부 전극 패턴(460)과 접하고 상변화 물질층을 포함하는 가변저항 패턴(470)이 형성될 수 있다. 기판(410)에 제3층간 절연층(426)이 형성되고, 제3층간 절연층(426)에 기판(410)의 제2방향으로 연장되는 라인 형태의 제3홀(426h)이 형성되고, 제3홀(426h)에 가변저항 패턴(470)과 접하는 상부 전극 패턴(480)이 형성될 수 있다. 기판(410)에 제4층간 절연층(428)이 형성되고, 제4층간 절연층(428)에 기판(410)의 제2방향으로 연장되는 라인 형태의 제4홀(428h)이 형성되고, 제4홀(428h)에 상부 전극 패턴(480)과 접하는 상부 도전 라인(30c)이 형성될 수 있다.
< 응용예 >
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 적용 예를 나타낸 메모리 시스템의 블록도이다.
도 10을 참조하면, 본 발명에 따른 메모리 시스템(600)은 가변저항 메모리 소자(610) 및 메모리 컨트롤러(620)로 구성되는 반도체 메모리 소자(630), 시스템 버스(640)에 전기적으로 연결된 중앙처리장치(650), 사용자 인터페이스(660), 및 전원 공급 장치(670)를 포함할 수 있다. 가변저항 메모리 소자(610), 및 메모리 컨트롤러(620)는, 본 발명의 실시예에 따른 반도체 소자(10, 10a, 10b, 10c) 가령, PRAM 등을 적어도 하나 이상 포함할 수 있다. 가변저항 메모리 소자(610)에는 사용자 인터페이스(660)를 통해서 제공되거나 또는, 중앙처리장치(650)에 의해서 처리된 데이터가 메모리 컨트롤러(620)를 통해 저장될 수 있다. 가변 저항 메모리 소자(610)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 메모리 시스템(600)의 쓰기 속도가 획기적으로 빨라질 수 있다. 도면에는 도시되어 있지 않지만, 본 발명에 따른 메모리 시스템(600)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 또한, 메모리 시스템(600)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다. 나아가, 본 발명에 따른 가변 저항 메모리 소자(610) 또는 메모리 시스템(600)은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 가변 저항 메모리 소자(610) 또는 메모리 시스템(600)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다.
10, 10a, 10b, 10c: 반도체 소자
20, 20a, 20b, 20c: 하부 도전 라인
30, 30a, 30b, 30c: 상부 도전 라인
40, 40a, 40b, 40c: 스위칭 소자
50, 50a, 50b, 50c: 가변저항 소자
110, 210, 310, 410: 기판
112, 212, 312, 412: 소자 분리 영역 114, 214, 314, 414: 활성 영역
120, 220, 320, 420: 제1층간 절연층 120h, 220h, 320h, 420h: 제1홀
120m, 220m, 320m, 420m: 제1마스크 패턴
122m, 222m, 322m, 422m: 제2마스크 패턴
122t, 222t, 322t, 422t: 트렌치
124, 224, 324, 424: 제2층간 절연층 124h, 224h, 324h, 424h: 제2홀
126, 226, 326, 426: 제3층간 절연층 126h, 226h, 326h, 426h: 제3홀
128, 228, 328, 428: 제4층간 절연층 128h, 228h, 328h, 428h: 제4홀
132, 232, 332, 432: 하부 반도체 패턴
134, 234, 334, 434: 상부 반도체 패턴
140, 240, 340, 440: 실리사이드 패턴
150, 250, 350, 450: 버퍼 전극 패턴
150a, 250a, 350a, 450a: 제1영역 150b, 250b, 350b, 350b: 제2영역
150r, 250r, 350r, 450r: 버퍼 전극층
160, 260, 360, 460: 하부 전극 패턴
160a, 260a: 제1패턴 160b, 260b: 제2패턴
160r, 260r, 360r, 460r: 하부 전극층
162, 262, 362, 462: 코어 절연 패턴
162r, 262r, 362r, 462r: 코어 절연층
164, 264, 364, 464: 트림 절연 패턴
164r, 264r, 364r, 464r: 트림 절연층
170, 270, 370, 470: 가변저항 패턴
180, 280, 380, 480: 상부 전극 패턴
218, 318, 418: 스페이스 절연 패턴
218r, 318r, 418r: 스페이스 절연층

Claims (10)

  1. 기판 상의 스위칭 소자;
    상기 스위칭 소자 상에 위치하고, 제1수직 두께를 가지는 제1영역, 및 상기 제1수직 두께보다 작은 제2수직 두께를 가지는 제2영역을 포함하는 버퍼 전극 패턴;
    상기 제1영역 상의 하부 전극 패턴;
    상기 제2영역 상의 트림 절연 패턴; 및
    상기 하부 전극 패턴 상의 가변저항 패턴; 을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 하부 전극 패턴은,
    상기 버퍼 전극 패턴과 접촉하고, 상기 기판과 평행한 방향으로 연장된 제1패턴; 및
    상기 가변저항 패턴과 접촉하고, 상기 기판과 수직한 방향으로 연장된 제2패턴; 을 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1패턴 상의 코어 절연 패턴; 을 포함하고,
    상기 하부 전극 패턴과 상기 코어 절연 패턴은 상기 제1영역과 중첩되는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 버퍼 전극 패턴 상에 위치하고, 상기 제2패턴의 측면을 감싸는 스페이스 절연 패턴; 을 더 포함하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 하부 전극 패턴은, 상기 버퍼 전극 패턴과 접촉되는 하부 영역과, 상기 가변저항 패턴과 접촉되는 상부 영역의 평단면이 반원형인 “하프 필러(half pillar)” 형상을 가지는 반도체 소자.
  6. 다이오드 상의 실리사이드 패턴;
    상기 실리사이드 패턴 상의 버퍼 전극 패턴;
    상기 버퍼 전극 패턴 상에 위치하되 상기 버퍼 전극 패턴과 중첩되고, 상기 기판과 평행한 제1패턴과, 상기 기판과 수직한 제2패턴을 포함하는 하부 전극 패턴;
    상기 제1패턴 상의 코어 절연 패턴; 및
    상기 버퍼 전극 패턴 상의 트림 절연 패턴; 을 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 트림 절연 패턴의 하면 레벨은, 상기 코어 절연 패턴의 하면 레벨보다 낮은 반도체 소자.
  8. 제 6 항에 있어서,
    반도체 기판 상에 홀을 갖는 층간 절연층; 을 포함하고,
    상기 다이오드, 상기 실리사이드 패턴, 상기 버퍼 전극 패턴, 및 상기 하부 전극 패턴은, 상기 홀의 내부에 갇힌(confined) 구조를 가지는 반도체 소자.
  9. 제 6 항에 있어서,
    상기 하부 전극 패턴은, 타이타늄 알루미늄 질화막(TiAlN), 타이타늄 실리콘 질화막(TiSiN), 또는 타이타늄 탄소 질화막(TiCN)을 포함하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 실리사이드 패턴은, 코발트 실리사이드, 니켈 실리사이드 혹은 텅스텐 실리사이드를 포함하고,
    상기 버퍼 전극 패턴은, 타이타늄(Ti), 타이타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN), 니켈(Ni), 또는 니켈 질화막(NiN)을 포함하는 반도체 소자.
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