KR101162480B1 - 절연막 형성방법 및 이를 이용한 반도체 장치 제조방법 - Google Patents

절연막 형성방법 및 이를 이용한 반도체 장치 제조방법 Download PDF

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Abstract

본 발명은 인(P)이 함유된 절연막에 기인한 질화막 손실을 방지할 수 있는 절연막 형성방법 및 이를 이용한 반도체 장치 제조방법에 관한 것으로, 이를 위해 본 발명은 질화막을 형성하는 단계; 상기 질화막 상에 실리콘소스와 인소스를 사용하여 제1절연막을 형성하는 단계; 및 상기 제1절연막 상에 실리콘소스와 인소스를 사용하여 제2절연막을 형성하되, 상기 제1절연막 형성시 사용되는 실리콘소스의 유량보다 적은 유량의 실리콘소스와 상기 제1절연막 형성시 사용되는 인소스의 유량보다 많은 유량의 인소스를 사용하여 형성하는 단계를 포함하는 절연막 형성방법을 제공하고 있으며, 상술한 본 발명에 따르면, 질화막 상에 인이 함유된 절연막을 형성함에 있어서, 공정간 인이 함유된 절연막에 의해 질화막이 손실되는 것을 방지함과 동시에 제1 및 제2절연막으로 이루어진 층간절연막의 리플로우 특성 및 갭필특성을 확보할 수 있는 효과가 있다.
질화막, 인, 인산, BPSG, 셀, 주변

Description

절연막 형성방법 및 이를 이용한 반도체 장치 제조방법{METHOD FOR MANUFACTURING INSULATION LAYER AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 인(P)이 함유된 절연막에 기인한 질화막 손실을 방지할 수 있는 절연막 형성방법 및 이를 이용한 반도체 장치 제조방법에 관한 것이다.
반도체 장치의 고집적화가 급속히 진행됨에 따라 장치를 구성하는 각종 패턴의 크기는 작아지는 반면, 패턴 사이 간극의 종횡비(aspect ratio)는 더욱 증가하고 있어, 갭필 공정의 마진이 감소하고 있다. 이로 인해, 패턴 사이를 매립하는 층간절연막으로 BPSG(BoroPhospho Silicate Glass)막과 같이 리플로우(reflow) 특성을 가진 절연막을 적용하고 있다. BPSG막은 증착 후 열처리를 수행하면 막 자체의 리플로우가 유발되어 평탄도를 확보함과 동시에 막내 결함 예컨대, 보이드(void)를 제거할 수 있는 장점이 있다.
도 1은 종래기술에 따른 층간절연막을 구비하는 반도체 장치를 도시한 단면도이고, 도 2a 및 도 2b는 종래기술에 따른 반도체 장치의 문제점을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 게이트(105)간 간격이 셀(cell)영역보다 주변(peri)영역에서의 더 크도록(S1 < S2) 기판(101)상에 복수의 게이트(105)가 배치되고, 게이트(105) 양측벽에는 게이트스페이서막(106)이 형성되어 있다. 게이트(105)를 포함하는 구조물 표면을 따라 질화막(108)이 배치되고, 질화막(108) 상에는 게이트(105) 사이를 매립하는 층간절연막으로 BPSG막(107)이 형성되어 있다. 이때, 게이트(105)는 게이트절연막(102), 게이트전극(103) 및 게이트하드마스크막(104)이 적층된 적층구조물이다.
여기서, 질화막(108)은 공정간 BPSG막(107) 내 함유된 불순물 즉, 인(P) 및 붕소(B)가 기판(101) 또는 게이트(105)로 침투하는 것을 방지함과 동시에 공정간 하부구조물을 보호하는 역할을 수행한다.
하지만, 종래기술에서 BPSG막(107)내 보이드(void)와 같은 결함 및 표면 단차를 제거하기 위한 리플로우 열처리공정시 BPSG막(107)으로 인해 질화막(108)이 손실되어 반도체 장치의 특성이 열화되는 문제점이 발생한다. 이는 BPSG막(107) 내 인(P)과 대기중의 수분(H2O)이 결합하여 질화막(108)을 식각하는 인산(phosphoric acid)을 형성하기 때문이다.
또한, 질화막(108)은 셀영역과 주변영역에서 동시에 형성하기 때문에 셀영역 과 주변영역에서 동일한 두께를 갖지만, 셀영역과 주변영역의 게이트(105) 사이 간격 차이로 인해 BPSG막(107)에 기인한 질화막(108) 손실정도에 차이가 발생한다. 구체적으로, 셀영역의 게이트(105) 사이에 매립되는 BPSG막(107)의 양보다 주변영역의 게이트(105) 사이에 매립되는 BPSG막(107)의 양이 많기 때문에 주변영역에 형성된 질화막(108)의 손실량이 셀영역에 형성된 질화막(108)의 손실량보다 크다. 따라서, BPSG막(107)의 리플로우 열처리공정 후에 잔류하는 질화막(108)의 두께는 주변영역보다 셀영역에서 더 크다(T1 > T2). 이러한, 게이트(105) 사이의 간격 차이에 따른 질화막(108) 손실량의 차이로 인해 반도체 장치의 특성이 열화되는 문제점이 발생하는 바, 이를 도 2a 및 도 2b를 참조하여 자세히 설명한다.
도 2a는 BPSG막(107)의 리플로우 열처리공정 후 잔류하는 질화막(108)의 두께가 셀영역에 적합하도록 형성한 경우를 도시한 것으로, 이 경우에는 주변영역에 형성된 질화막(108)이 과도손실되는 문제점이 발생한다. 질화막(107)이 과도손실될 경우, 특히 잔류하는 질화막(108)의 두께가 55Å 이하인 경우에는 BPSG막(107)내 불순물 특히, 붕소(B)가 기판(101) 또는 게이트(105)로 침투하여 반도체 장치의 특성을 열화시키는 문제점을 유발한다.
반대로, 도 2b는 BPSG막(107)의 리플로우 열처리공정 후 잔류하는 질화막(108)의 두께가 주변영역에 적합하도록 즉, 주변영역에 잔류하는 질화막(108)의 두께가 적어도 55Å 이상이 되도록 형성한 경우를 도시한 것으로, 이 경우에는 셀영역에 필요 이상으로 질화막(108)이 잔류하여 랜딩플러그를 위한 콘택홀(109) 형성공정시 기판(101) 상에 질화막(108)이 잔류하여 콘택낫오픈(contacnt not open) 을 유발하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 인이 함유된 절연막으로 인해 질화막이 손실되는 것을 방지(또는 억제)함과 동시에 리플로우 특성을 확보할 수 있는 절연막 형성방법 및 이를 이용한 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 게이트 사이 간격이 서로 다른 셀영역과 주변영역에서의 층간절연막에 기인한 질화막의 손실량이 셀영역과 주변영역에서 균일하도록 제어하여 셀영역에서 콘택낫오픈이 발생하는 것을 방지함과 동시에 주변영역에서 층간절연막 내 불순물이 기판 또는 게이트로 침투하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 질화막을 형성하는 단계; 상기 질화막 상에 실리콘소스와 인소스를 사용하여 제1절연막을 형성하는 단계; 및 상기 제1절연막 상에 실리콘소스와 인소스를 사용하여 제2절연막을 형성하되, 상기 제1절연막 형성시 사용되는 실리콘소스의 유량보다 적은 유량의 실리콘소스와 상기 제1절연막 형성시 사용되는 인소스의 유량보다 많은 유량의 인소스를 사용하여 형성하는 단계를 포함하는 절연막 형성방법을 제공한다. 또한, 상기 제1 및 제2절연막을 리플로우 열처리하는 단계를 더 포함할 수 있다.
상기 제1 및 제2절연막은 동일 챔버에서 인시튜로 형성할 수 있으며, 상기 제2절연막내 인 함량은 상기 제1절연막 내 인 함량보다 크게 형성할 수 있다.
구체적으로, 상기 제1절연막은 막내 인 함량이 2wt% ~ 3.5wt% 범위를 갖고, 900mgm ~ 2500mgm 범위의 실리콘소스를 사용하여 형성할 수 있고, 상기 제2절연막은 막내 인 함량이 3.5wt% ~ 6wt% 범위를 갖고, 500mgm ~ 900mgm 범위의 실리콘소스를 사용하여 형성할 수 있다.
상기 제1 및 제2절연막은 BPSG막을 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판상에 갭을 갖는 다수의 패턴을 형성하는 단계; 상기 패턴을 포함하는 구조물 표면을 따라 질화막을 형성하는 단계; 상기 질화막 상에 실리콘소스와 인소스를 사용하여 상기 질화막 표면을 따라 일정 두께를 갖는 제1절연막을 형성하는 단계; 및 상기 제1절연막 상에 실리콘소스와 인소스를 사용하여 상기 패턴 사이를 매립하는 제2절연막을 형성하되, 상기 제1절연막 형성시 사용되는 실리콘소스의 유량보다 적은 유량의 실리콘소스와 상기 제1절연막 형성시 사용되는 인소스의 유량보다 많은 유량의 인소스를 사용하여 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다. 또한, 상기 제1 및 제2절연막을 리플로우 열처리하는 단계를 더 포함할 수 있다.
상기 제1 및 제2절연막은 동일 챔버에서 인시튜로 형성할 수 있으며, 상기 제2절연막내 인 함량은 상기 제1절연막 내 인 함량보다 크게 형성할 수 있다.
구체적으로, 상기 제1절연막은 막내 인 함량이 2wt% ~ 3.5wt% 범위를 갖고, 900mgm ~ 2500mgm 범위의 실리콘소스를 사용하여 형성할 수 있고, 상기 제2절연막은 막내 인 함량이 3.5wt% ~ 6wt% 범위를 갖고, 500mgm ~ 900mgm 범위의 실리콘소 스를 사용하여 형성할 수 있다.
상기 제1 및 제2절연막은 BPSG막을 포함할 수 있고, 상기 패턴은 게이트, 비트라인 및 금속배선을 포함할 수 있다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명은 셀영역과 주변영역을 구비하는 기판상에 상기 셀영역보다 상기 주변영역에서의 간격이 더 크도록 다수의 게이트를 형성하는 단계; 상기 게이트를 포함하는 구조물 표면을 따라 질화막을 형성하는 단계; 상기 질화막 상에 실리콘소스와 인소스를 사용하여 상기 질화막 표면을 따라 일정 두께를 갖는 제1절연막을 형성하는 단계; 및 상기 제1절연막 상에 실리콘소스와 인소스를 사용하여 상기 게이트 사이를 매립하는 제2절연막을 형성하되, 상기 제1절연막 형성시 사용되는 실리콘소스의 유량보다 적은 유량의 실리콘소스와 상기 제1절연막 형성시 사용되는 인소스의 유량보다 많은 유량의 인소스를 사용하여 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다. 또한, 상기 제1 및 제2절연막을 리플로우 열처리하는 단계를 더 포함할 수 있다. 또한, 상기 제1 및 제2절연막을 선택적으로 식각하여 상기 셀영역의 기판을 노출시키는 콘택홀을 형성하는 단계를 더 포함할 수 있다.
상기 제1 및 제2절연막은 동일 챔버에서 인시튜로 형성할 수 있으며, 상기 제2절연막내 인 함량은 상기 제1절연막 내 인 함량보다 크게 형성할 수 있다.
구체적으로, 상기 제1절연막은 막내 인 함량이 2wt% ~ 3.5wt% 범위를 갖고, 900mgm ~ 2500mgm 범위의 실리콘소스를 사용하여 형성할 수 있고, 상기 제2절연막은 막내 인 함량이 3.5wt% ~ 6wt% 범위를 갖고, 500mgm ~ 900mgm 범위의 실리콘소스를 사용하여 형성할 수 있다.
상기 제1 및 제2절연막은 BPSG막을 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 질화막 상에 인이 함유된 절연막을 형성함에 있어서, 질화막과 접하는 제1절연막을 제1절연막 상에 형성되는 제2절연막보다 많은 유량의 실리콘소스 및 적은 유량의 인소스를 사용하여 형성함으로써, 공정간 인이 함유된 절연막에 의해 질화막이 손실되는 것을 방지함과 동시에 제1 및 제2절연막으로 이루어진 층간절연막의 리플로우 특성 및 갭필특성을 확보할 수 있는 효과가 있다.
또한, 본 발명은 질화막 상에 인이 함유된 절연막을 형성함에 있어서, 인이 함유된 절연막을 서로 다른 인 함량을 갖는 제1 및 제2절연막이 적층된 구조로 형성하여 질화막이 손실되는 것을 방지함으로써, 인이 함유된 절연막의 리플로우 열처리공정이 완료된 시점에서 셀영역에 잔류하는 질화막의 두께와 주변영역에 잔류하는 질화막의 두께가 서로 동일하도록 형성할 수 있다. 이를 통해, 셀영역에 콘택홀을 형성하는 과정에서 콘택낫오픈이 발생하는 것을 방지함과 동시에 주변영역에서 절연막에 함유된 불순물 특히, 붕소가 기판 또는 게이트로 침투하는 것을 방지할 수 있는 효과가 있다. 이를 통해, 최초 질화막의 증착두께를 감소시킬 수 있으며, 반도체 장치의 집적도를 향상시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 인이 함유된 절연막 예컨대, BPSG(BoroPhospho Silicate Glass)막에 기인한 질화막 손실을 최대한 방지(또는 억제)함과 동시에 리플로우 특성을 확보할 수 있는 절연막 형성방법 및 이를 이용한 반도체 장치 제조방법을 제공한다. 이를 위해 본 발명은 질화막 상에 실리콘소스와 인소스를 사용하여 절연막을 형성함에 있어서, 질화막과 접하도록 형성되는 제1절연막이 제1절연막 상에 형성되는 제2절연막보다 많은 유량의 실리콘소스와 상기 제2절연막보다 적은 유량의 인소스를 사용하여 형성하는 것을 특징으로 한다.
[제1실시예]
도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(11)상에 소정의 간격을 갖는 즉, 갭(gap)을 갖는 다수의 패턴(12)을 형성한다. 이때, 패턴(12)은 게이트(gate), 비트라인(bit line) 및 금속배선(metal line)을 포함할 수 있다.
다음으로, 패턴(12)을 포함하는 구조물 표면을 따라 질화막(13)을 형성한다. 이때, 질화막(13)은 후속 층간절연막 형성공정시 층간절연막에 함유된 불순물이 기판(11) 또는 패턴(12) 내부로 침투하는 것을 방지하는 역할을 수행하는 것으로, 실 리콘질화막(Si3N4)으로 형성할 수 있다.
질화막(13)은 후속 층간절연막 형성공정시 층간절연막의 갭필특성 및 층간절연막에 의해 손실되는 질화막(13)의 두께를 고려하여 증착두께를 조절할 수 있다. 예컨대, 질화막(13)은 60Å ~ 130Å 범위의 두께를 갖도록 형성할 수 있다.
한편, 질화막(13)을 형성하기 이전에 공정간 패턴(12)의 양측벽을 보호하기 위하여 패턴(12) 양측벽에 스페이서막을 형성하는 단계를 추가적으로 진행할 수도 있다.
도 3b에 도시된 바와 같이, 질화막(13) 상에 실리콘소스와 인소스를 사용하여 일정한 두께를 갖고, 공정간 질화막(13)의 손실을 방지할 수 있는 인 함량을 갖는 제1절연막(14)을 형성한다. 이때, 제1절연막(14)은 후속 공정을 통해 형성될 제2절연막의 갭필특성을 고려하여 얇은 두께 예컨대, 150Å ~ 250Å 범위의 두께를 갖도록 형성하는 것이 바람직하다. 여기서, 제1절연막(14)의 두께가 150Å미만일 경우에는 후속 공정간 층간절연막 내 불순물이 제1절연막(14)을 통과(또는 침투)하여 질화막(13)이 손실될 우려가 있으며, 250Å을 초과할 경우에는 후속 제2절연막 형성공정시 제2절연막의 갭필특성이 저하될 우려가 있다.
실리콘소스와 인소스를 사용하여 형성하는 제1절연막(14)은 인을 함유하는 실리콘산화막 예컨대, PSG(Phosphor Silicate Glass)막 또는 BPSG(Boron Phosphor Silicate Glass)막으로 형성할 수 있다. 이때, 제1절연막(14)의 막질 및 리플로우 특성을 고려하여 제1절연막(14)은 BPSG막으로 형성하는 것이 바람직하다. 참고로, 불순물이 함유되지 않은 절연막 예컨대, USG(Undoped Silicate Glass)막 보다 불순물이 함유된 절연막 예컨대, BSG(Boron Silicate Glass)막, PSG막 및 BPSG막의 막질 및 리플로우 특성이 보다 우수하다. 그리고, 불순물이 함유된 절연막들 중에서 인(P)이 함유된 절연막(예컨대, PSG막 또는 BPSG막)은 막질이 상대적으로 우수하며, 붕소(B)가 함유된 절연막(예컨대, BSG막 또는 BPSG막)은 리플로우 특성이 상대적으로 우수하다. 따라서, BPSG막은 고집적화된 반도체 장치가 요구하는 막질 및 리플로우 특성을 모두 만족시킬 수 있는 절연막이라 할 수 있다. 또한, 상술한 물질들 이외에 제1절연막(14)으로 유동성 산화막을 사용할 수도 있다. 유동성 산화막으로는 SOD(Spin On Dielectric)막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막, HSQ(Hydrogen Silses Quioxane)막 등이 있다. 하지만, 유동성 산화막은 막내 다공성 특성으로 인해 막질이 치밀하지 못하고, 세정공정간 쉽게 손실되는 문제점을 내포하고 있기 때문에 BPSG막을 대체할 수 있는 물질이라 할 수 없다.
이하, 제1절연막(14)을 BPSG막으로 형성하는 경우를 예시하여 제1절연막(14) 형성방법에 대하여 구체적으로 설명한다.
먼저, 질화막(13)이 형성된 기판(11)을 챔버에 로딩한 후, 챔버에 실리콘소스, 산소소스, 인소스 및 붕소소스를 주입 및 반응시켜 제1절연막(14)을 형성한다. 이때, 실리콘소스로는 TEOS(Tetra Ethyl Ortho Silicate)가스, 산소소스로는 산소가스(O2), 인소스로는 TEP(Tri Ethyl Phosphate)가스, 붕소소스로는 TEB(Tri Ethyl Borate)가스를 사용할 수 있다. 이외에도 소스물질로 공지된 다양한 물질들을 사용할 수 있다.
질화막(13)의 손실을 방지함과 동시에 제1절연막(14)이 최소한의 막질 및 리플로우 특성을 확보할 수 있도록 제1절연막(14) 내 인 및 붕소의 함량이 2wt% ~ 3.5wt% 범위를 갖도록 증착공정간 인소스 및 붕소소스의 유량을 조절하는 것이 바람직하다. 이때, 제1절연막(14)에 함유된 인과 붕소의 함량(또는 농도)은 서로 동일하게 형성하거나, 또는 인 함량이 붕소 함량보다 더 크게 형성하는 것이 바람직하다. 이는 리플로우 열처리공정시 열처리 온도를 감소시키기 위함이다.
여기서, 제1절연막(14)내 인 함량이 2wt% 미만일 경우에는 제1절연막(14)의 막질이 저하되어 후속 공정간 질화막(13)이 손실되는 것을 효과적으로 방지하기 어려우며, 3.5wt%를 초과할 경우에는 막내 인에 의해 질화막(13)이 손실될 우려가 있다.
또한, 제1절연막(14)을 형성하는 과정에서 반응 간 및 반응 후 잔류하는 불순물소스 특히, 인소스에 의하여 질화막(13)이 손실되는 것을 방지하기 위해 챔버에 실리콘소스를 고유량으로 공급하여 인소스가 챔버내 잔류하는 것을 방지하는 것이 바람직하다. 예컨대, 실리콘소스는 900mgm ~ 2500mgm(mg/minute) 범위의 유량을 사용하는 것이 바람직하다. 이처럼, 제1절연막(14) 형성공정시 막내 인과 붕소의 함량을 낮게 조절함과 동시에 고유량의 실리콘소스를 사용하면 증착공정간 반응에 참여하지 않는 불순물 특히, 미반응 인이 발생하는 것을 방지할 수 있다. 또한, 증착공정이 완료된 시점에서 제1절연막(14)내 실리콘과 결합하지 않은 불안정한 상태 로 인이 잔류하는 것을 방지할 수 있다. 따라서, 증착공정 및 후속 공정(특히, 열처리공정시) 인과 수분이 반응하여 인산이 발생하는 것을 방지할 수 있으며, 이를 통해 제1절연막(14)에 기인한 질화막(13) 손실을 방지할 수 있다.
여기서, 제1절연막(14)내 인 함량을 낮게(예컨대, 2wt% ~ 3.5wt% 범위) 조절하더라도 제1절연막(14)은 얇은 두께(예컨대, 150Å ~ 250Å범위)를 갖기 때문에 후속 리플로우 열처리공정시 제1 및 제2절연막으로 이루어진 층간절연막의 리플로우 특성이 저하되는 것을 방지할 수 있다.
도 3c에 도시된 바와 같이, 제1절연막(14) 상에 패턴(12) 사이를 매립하고 제1절연막(14)보다 높은 인 함량을 갖는 제2절연막(15)을 형성한다. 여기서, 제2절연막(15)은 제1 및 제2절연막(14, 15)으로 이루어진 층간절연막(16)의 리플로우 특성을 향상시키는 역할을 수행한다. 따라서, 제2절연막(15)은 반도체 장치가 요구하는 리플로우 특성을 확보할 수 있는 인 함량을 갖도록 형성하는 것이 바람직하다.
여기서, 제2절연막(15)은 제1절연막(14)과 동일 물질로 형성하는 것이 바람직하다. 따라서, 제2절연막(15)은 실리콘소스와 인소스를 사용하여 BPSG막으로 형성할 수 있다. 이때, 본 발명은 제2절연막(15)을 제1절연막(14)보다 적은 유량의 실리콘소스 및 제1절연막(14)보다 많은 유량의 인소스를 사용하여 형성하는 것을 특징으로 한다. 즉, 제1절연막(14)을 제2절연막(15)보다 많은 유량의 실리콘소스와 제2절연막(15)보다 적은 유량의 인소스를 사용하여 형성하는 것을 특징으로 한다.
이하, 제2절연막(15)을 BPSG막으로 형성하는 경우를 예시하여 제2절연막(15) 형성방법에 대하여 구체적으로 설명한다.
먼저, 제1절연막(14) 형성공정과 동일챔버에서 인시튜(in-situ)로 챔버에 실리콘소스, 산소소스, 인소스 및 붕소소스를 주입 및 반응시켜 제2절연막(15)을 형성한다. 이때, 실로콘소스, 인소스 및 붕소소스의 유량을 조절하여 제2절연막(15)내 인 및 붕소의 함량과 제2절연막(15)의 갭필특성을 조절한다. 실리콘소스로는 TEOS(Tetra Ethyl Ortho Silicate)가스, 산소소스로는 산소가스(O2), 인소스로는 TEP(Tri Ethyl Phosphate)가스, 붕소소스로는 TEB(Tri Ethyl Borate)가스를 사용할 수 있다.
제2절연막(15)은 제1 및 제2절연막(14, 15)으로 이루어진 층간절연막(16)의 막질 및 리플로우 특성을 최대한 확보하기 위해 제2절연막(15)내 인 및 붕소의 함량이 3.5wt% ~ 6wt% 범위를 갖도록 인소스 및 붕소소스의 유량을 조절하는 것이 바람직하다. 이때, 제2절연막(15)에 함유된 인과 붕소의 함량은 서로 동일하도록 형성하거나, 또는 인 함량이 붕소 함량보다 더 크게 형성하는 것이 바람직하다. 이는 리플로우 열처리공정시 열처리 온도를 감소시키기 위함이다.
여기서, 제2절연막(15)내 인 함량이 3.5wt% 미만일 경우에는 제2절연막(15)의 리플로우 특성이 열화되거나, 리플로우 열처리온도가 증가하여(예컨대, 800℃ 이상) 불순물(예컨대, 인, 붕소등)의 열확산을 유발시킬 수 있으며, 6wt%를 초과할 경우에는 불순물 특히, 인이 제1절연막(14)을 뚫고 침투하여 질화막(13)이 손실될 우려가 있다.
또한, 제2절연막(15)의 갭필 특성을 향상시키기 위해 챔버에 실리콘소스를 저유량으로 공급하여 증착속도를 감소시키는 것이 바람직하다. 예컨대, 실리콘소스는 500mgm ~ 900mgm(mg/minute) 범위의 유량을 사용하는 것이 바람직하다. 이때, 막내 인 및 붕소의 함량을 높게 조절함과 동시에 실리콘소스를 저유량으로 공급함에 따라 반응에 참여하지 않는 불순물 즉, 미반응 인이 발생하게 된다. 또한, 제2절연막(15)내 실리콘과 결합하지 않은 불안정한 상태의 인이 잔류할 수 있다. 하지만, 제1절연막(14)이 질화막(13)에 대한 장벽층(barrier layer)으로 작용하여 제2절연막(15) 증착공정시 발생된 미반응 인 및 제2절연막(15) 내 불안정한 결합상태를 갖는 인에 기인한 질화막(13)의 손실을 방지할 수 있다.
한편, 제2절연막(15)을 형성하는 과정에서 하부구조물의 단차로 인해 제2절연막(15)의 표면에 단차가 발생하거나, 또는 패턴(12)의 고종횡비로 인해 막내 보이드와 같은 결함이 생성될 수 있다. 이러한 결함 및 표면단차는 후속 공정간 부정적인 영향을 미치기 때문에 제거하는 것이 바람직하다.
따라서, 막내 보이드 및 표면 단차를 제거하기 위해 도 3d에 도시된 바와 같이, 층간절연막(16)을 리플로우시키기 위한 열처리공정을 실시한다. 이때, 열처리는 퍼니스열처리법 또는 급속열처리법을 사용하여 실시할 수 있으며, 750℃ ~ 800℃ 범위의 온도에서 실시할 수 있다. 이하, 리플로우된 층간절연막(16)의 도면부호를 '16A'로 변경하여 표기한다.
한편, 리플로우 열처리공정시 열확산에 의해 제2절연막(15)내 인 및 붕소가 질화막(13)으로 침투할 수 있으나, 제2절연막(15)에 비하여 상대적으로 낮은 인 및 붕소 함량을 갖는 제1절연막(14)이 장벽층으로 작용하여 인 및 붕소가 질화막(13) 또는 패턴(12) 내부로 침투하는 것을 방지할 수 있다. 따라서, 층간절연막(16A)의 리플로우 열처리공정시 제1절연막(14)에 의해 질화막(13)이 손실되는 것을 방지할 수 있으며, 제2절연막(15)으로 인해 리플로우 특성을 확보할 수 있다. 또한, 제1절연막(14)에 의해 층간절연막(16A) 내 불순물 특히, 붕소가 기판(11) 또는 패턴(12) 내부로 침투하여 반도체 장치의 특성이 열화되는 것을 방지할 수 있다.
이와 같이, 본 발명은 질화막(13) 상에 인이 함유된 절연막을 형성함에 있어서, 질화막(13)과 접하는 제1절연막(14)을 제1절연막(14) 상에 형성되는 제2절연막(15)보다 많은 유량의 실리콘소스 및 적은 유량의 인소스를 사용하여 형성함으로써, 공정간 인이 함유된 절연막에 의해 질화막(13)이 손실되는 것을 방지함과 동시에 제1 및 제2절연막(14, 15)으로 이루어진 층간절연막(16A)의 리플로우 특성 및 갭필특성을 확보할 수 있다.
[제2실시예]
도 4a 내지 도 4e는 본 발명의 제2실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 4a에 도시된 바와 같이, 셀(cell)영역과 주변(peri)영역을 구비하는 기판(31)상에 복수의 게이트(35)를 형성한다. 이때, 셀영역에 형성된 게이트(35) 사이의 간격보다 주변영역에 형성된 게이트(35) 사이의 간격이 더 크다. 즉, 셀영역은 게이트(35)가 조밀하게 배치되고, 주변영역은 셀영역보다는 게이트(35)가 소밀하게 배치된다.
게이트(35)는 게이트절연막(32), 게이트전극(33) 및 게이트하드마스크막(34)이 적층된 구조의 적층구조물로 형성할 수 있다.
게이트절연막(32)은 산화막 예컨대, 실리콘산화막(SiO2)으로 형성할 수 있다. 게이트절연막(32)을 위한 실리콘산화막은 열산화법(thermal oxidation)을 사용하여 형성할 수 있다.
게이트전극(33)은 실리콘막, 금속성막 또는 실리콘막과 금속성막이 적층된 적층막으로 형성할 수 있다. 실리콘막으로는 폴리실리콘막(poly Si), 실리콘게르마늄막(SiGe) 등을 사용할 수 있고, 금속성막으로는 텅스텐(W), 티타늄(Ti), 티타늄질화막(TiN), 텅스텐실리사이드막(WSi) 등을 사용할 수 있다.
게이트하드마스크막(34)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
한편, 게이트(35)를 형성하기 이전에 기판(31)을 선택적으로 식각하여 리세스패턴(미도시)을 형성하는 단계를 더 포함할 수 있다. 이때, 리세스패턴은 사각형, 다각형, 벌브형(bulb type), 핀형(fin type) 및 새들핀형(saddle fin type)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 게이트(35)를 포함하는 구조물의 표면을 따라 일정한 두께를 갖는 스페이서용 절연막(미도시)을 형성한 후, 전면식각공정 예컨대, 에치백 공정을 실시하여 게이트(35) 양측벽에 게이트스페이서막(36)을 형성한다. 게이트스페이서 막(36)은 공정간 게이트(35)를 보호하는 역할 및 후속 공정을 통해 형성될 랜딩플러그와 게이트(35) 사이를 전기적으로 분리시키는 역할을 수행한다.
게이트스페이서막(36)은 산화막과 질화막이 적층된 적층막으로 형성하거나(산화막/질화막 또는 산화막/질화막/산화막), 또는 질화막으로 이루어진 단일막으로 형성할 수 있다.
다음으로, 게이트(35)를 포함하는 구조물 표면을 따라 질화막(37)을 형성한다. 이때, 질화막(37)은 후속 층간절연막 형성공정시 층간절연막에 함유된 불순물이 기판(31) 또는 게이트(35) 내부로 침투하는 것을 방지하는 역할을 수행하는 것으로, 실리콘질화막(Si3N4)으로 형성할 수 있다.
질화막(37)은 후속 층간절연막 형성공정시 층간절연막의 갭필특성 및 층간절연막에 의해 손실되는 질화막(37)의 두께를 고려하여 증착두께를 조절할 수 있다. 예컨대, 질화막(37)은 60Å ~ 130Å 범위의 두께를 갖도록 형성할 수 있다.
도 4b에 도시된 바와 같이, 질화막(37) 상에 실리콘소스와 인소스를 사용하여 일정한 두께를 갖고, 공정간 질화막(37)의 손실을 방지할 수 있는 인 함량을 갖는 제1절연막(38)을 형성한다. 이때, 제1절연막(38)은 후속 공정을 통해 형성될 제2절연막의 갭필특성을 고려하여 얇은 두께 예컨대, 150Å ~ 250Å 범위의 두께를 갖도록 형성하는 것이 바람직하다. 여기서, 제1절연막(38)의 두께가 150Å미만일 경우에는 후속 공정간 층간절연막 내 불순물이 제1절연막(38)을 통과(또는 침투)하여 질화막(37)이 손실될 우려가 있으며, 250Å을 초과할 경우에는 후속 제2절연막 형성공정시 제2절연막의 갭필특성이 저하될 우려가 있다.
실리콘소스와 인소스를 사용하여 형성하는 제1절연막(38)은 인을 함유하는 실리콘산화막 예컨대, PSG(Phosphor Silicate Glass)막 또는 BPSG(Boron Phosphor Silicate Glass)막으로 형성할 수 있다. 이때, 제1절연막(38)의 막질 및 리플로우 특성을 고려하여 제1절연막(38)은 BPSG막으로 형성하는 것이 바람직하다. 참고로, 불순물이 함유되지 않은 절연막 예컨대, USG(Undoped Silicate Glass)막 보다 불순물이 함유된 절연막 예컨대, BSG(Boron Silicate Glass)막, PSG막 및 BPSG막의 막질 및 리플로우 특성이 보다 우수하다. 그리고, 불순물이 함유된 절연막들 중에서 인(P)이 함유된 절연막(예컨대, PSG막 또는 BPSG막)은 막질이 상대적으로 우수하며, 붕소(B)가 함유된 절연막(예컨대, BSG막 또는 BPSG막)은 리플로우 특성이 상대적으로 우수하다. 따라서, BPSG막은 고집적화된 반도체 장치가 요구하는 막질 및 리플로우 특성을 모두 만족시킬 수 있는 절연막이라 할 수 있다. 또한, 상술한 물질들 이외에 제1절연막(38)으로 유동성 산화막을 사용할 수도 있다. 유동성 산화막으로는 SOD(Spin On Dielectric)막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막, HSQ(Hydrogen Silses Quioxane)막 등이 있다. 하지만, 유동성 산화막은 막내 다공성 특성으로 인해 막질이 치밀하지 못하고, 세정공정간 쉽게 손실되는 문제점을 내포하고 있기 때문에 BPSG막을 대체할 수 있는 물질이라 할 수 없다.
이하, 제1절연막(14)을 BPSG막으로 형성하는 경우를 예시하여 제1절연막(14) 형성방법에 대하여 구체적으로 설명한다.
먼저, 질화막(13)이 형성된 기판(11)을 챔버에 로딩한 후, 챔버에 실리콘소스, 산소소스, 인소스 및 붕소소스를 주입 및 반응시켜 제1절연막(14)을 형성한다. 이때, 실리콘소스로는 TEOS(Tetra Ethyl Ortho Silicate)가스, 산소소스로는 산소가스(O2), 인소스로는 TEP(Tri Ethyl Phosphate)가스, 붕소소스로는 TEB(Tri Ethyl Borate)가스를 사용할 수 있다. 이외에도 소스물질로 공지된 다양한 물질들을 사용할 수 있다.
질화막(37)의 손실을 방지함과 동시에 제1절연막(38)이 최소한의 막질 및 리플로우 특성을 확보할 수 있도록 제1절연막(38) 내 인 및 붕소의 함량이 2wt% ~ 3.5wt% 범위를 갖도록 증착공정간 인소스 및 붕소소스의 유량을 조절하는 것이 바람직하다. 이때, 제1절연막(38)에 함유된 인과 붕소의 함량(또는 농도)은 서로 동일하게 형성하거나, 또는 인 함량이 붕소 함량보다 더 크게 형성하는 것이 바람직하다. 이는 리플로우 열처리공정시 열처리 온도를 감소시키기 위함이다.
여기서, 제1절연막(38)내 인 함량이 2wt% 미만일 경우에는 제1절연막(38)의 막질이 저하되어 후속 공정간 질화막(37)이 손실되는 것을 효과적으로 방지하기 어려우며, 3.5wt%를 초과할 경우에는 막내 인에 의해 질화막(37)이 손실될 우려가 있다.
또한, 제1절연막(38)을 형성하는 과정에서 반응 간 및 반응 후 잔류하는 불순물소스 특히, 인소스에 의하여 질화막(37)이 손실되는 것을 방지하기 위해 챔버에 실리콘소스를 고유량으로 공급하여 인소스가 챔버내 잔류하는 것을 방지하는 것 이 바람직하다. 예컨대, 실리콘소스는 900mgm ~ 2500mgm(mg/minute) 범위의 유량을 사용하는 것이 바람직하다. 이처럼, 제1절연막(38) 형성공정시 막내 인과 붕소의 함량을 낮게 조절함과 동시에 고유량의 실리콘소스를 사용하면 증착공정간 반응에 참여하지 않는 불순물 특히, 미반응 인이 발생하는 것을 방지할 수 있다. 또한, 증착공정이 완료된 시점에서 제1절연막(38)내 실리콘과 결합하지 않은 불안정한 상태로 인이 잔류하는 것을 방지할 수 있다. 따라서, 증착공정 및 후속 공정(특히, 열처리공정시) 인과 수분이 반응하여 인산이 발생하는 것을 방지할 수 있으며, 이를 통해 제1절연막(38)에 기인한 질화막(37) 손실을 방지할 수 있다.
여기서, 제1절연막(38)내 인 함량을 낮게(예컨대, 2wt% ~ 3.5wt% 범위) 조절하더라도 제1절연막(38)은 얇은 두께(예컨대, 150Å ~ 250Å범위)를 갖기 때문에 후속 리플로우 열처리공정시 제1 및 제2절연막으로 이루어진 층간절연막의 리플로우 특성이 저하되는 것을 방지할 수 있다. 또한, 제1절연막(38)은 얇은 두께를 갖도록 형성하기 때문에 즉, 게이트(35) 사이를 매립하지 않는 두께로 형성하기 때문에 셀영역의 게이트(35) 사이에 형성된 제1절연막(38)의 양과 주변영역의 게이트(35) 사이에 형성된 제1절연막(38)의 양이 동일하다. 따라서, 제1절연막(38)을 형성하는 과정에서 질화막(37) 일부 손실되더라도 셀영역과 주변영역에서의 질화막(37) 손실량이 동일하도록 제어할 수 있다.
따라서, 상술한 제1절연막(38) 형성공정을 완료한 시점에서 셀영역의 질화막(37) 두께(T1)와 주변영역의 질화막(37) 두께(T2)는 서로 동일할 수 있다(T1 = T2).
도 4c에 도시된 바와 같이, 제1절연막(38) 상에 게이트(35) 사이를 매립하고 제1절연막(38)보다 높은 인 함량을 갖는 제2절연막(39)을 형성한다. 여기서, 제2절연막(39)은 제1 및 제2절연막(38, 39)으로 이루어진 층간절연막(40)의 리플로우 특성을 향상시키는 역할을 수행한다. 따라서, 제2절연막(39)은 반도체 장치가 요구하는 리플로우 특성을 확보할 수 있는 인 함량을 갖도록 형성하는 것이 바람직하다.
여기서, 제2절연막(39)은 제1절연막(38)과 동일 물질로 형성하는 것이 바람직하다. 따라서, 제2절연막(39)은 실리콘소스와 인소스를 사용하여 BPSG막으로 형성할 수 있다. 이때, 본 발명은 제2절연막(39)을 제1절연막(38)보다 적은 유량의 실리콘소스 및 제1절연막(38)보다 많은 유량의 인소스를 사용하여 형성하는 것을 특징으로 한다. 즉, 제1절연막(38)을 제2절연막(39)보다 많은 유량의 실리콘소스와 제2절연막(39)보다 적은 유량의 인소스를 사용하여 형성하는 것을 특징으로 한다.
이하, 제2절연막(39)을 BPSG막으로 형성하는 경우를 예시하여 제2절연막(39) 형성방법에 대하여 구체적으로 설명한다.
먼저, 제1절연막(38) 형성공정과 동일챔버에서 인시튜(in-situ)로 챔버에 실리콘소스, 산소소스, 인소스 및 붕소소스를 주입 및 반응시켜 제2절연막(39)을 형성한다. 이때, 실로콘소스, 인소스 및 붕소소스의 유량을 조절하여 제2절연막(39)내 인 및 붕소의 함량과 제2절연막(39)의 갭필특성을 조절한다. 실리콘소스로는 TEOS(Tetra Ethyl Ortho Silicate)가스, 산소소스로는 산소가스(O2), 인소스로는 TEP(Tri Ethyl Phosphate)가스, 붕소소스로는 TEB(Tri Ethyl Borate)가스를 사용할 수 있다.
제2절연막(39)은 제1 및 제2절연막(38, 39)으로 이루어진 층간절연막(40)의 막질 및 리플로우 특성을 최대한 확보하기 위해 제2절연막(39)내 인 및 붕소의 함량이 3.5wt% ~ 6wt% 범위를 갖도록 인소스 및 붕소소스의 유량을 조절하는 것이 바람직하다. 이때, 제2절연막(39)에 함유된 인과 붕소의 함량은 서로 동일하도록 형성하거나, 또는 인 함량이 붕소 함량보다 더 크게 형성하는 것이 바람직하다. 이는 리플로우 열처리공정시 열처리 온도를 감소시키기 위함이다.
여기서, 제2절연막(39)내 인 함량이 3.5wt% 미만일 경우에는 제2절연막(39)의 리플로우 특성이 열화되거나, 리플로우 열처리온도가 증가하여(예컨대, 800℃ 이상) 불순물(예컨대, 인, 붕소등)의 열확산을 유발시킬 수 있으며, 6wt%를 초과할 경우에는 불순물 특히, 인이 제1절연막(38)을 뚫고 침투하여 질화막(37)이 손실될 우려가 있다.
또한, 제2절연막(39)의 갭필 특성을 향상시키기 위해 챔버에 실리콘소스를 저유량으로 공급하여 증착속도를 감소시키는 것이 바람직하다. 예컨대, 실리콘소스는 500mgm ~ 900mgm(mg/minute) 범위의 유량을 사용하는 것이 바람직하다. 이때, 막내 인 및 붕소의 함량을 높게 조절함과 동시에 실리콘소스를 저유량으로 공급함에 따라 반응에 참여하지 않는 불순물 즉, 미반응 인이 발생하게 된다. 또한, 제2절연막(39)내 실리콘과 결합하지 않은 불안정한 상태의 인이 잔류할 수 있다. 하지만, 제1절연막(38)이 질화막(37)에 대한 장벽층(barrier layer)으로 작용하여 제2절연막(39) 증착공정시 발생된 미반응 인 및 제2절연막(39) 내 불안정한 결합상태 를 갖는 인에 기인한 질화막(37)의 손실을 방지할 수 있다.
따라서, 상술한 제2절연막(39) 형성공정을 완료한 시점에서 셀영역의 질화막(37) 두께(T1)와 주변영역의 질화막(37) 두께(T2)는 서로 동일할 수 있다(T1 = T2).
한편, 제2절연막(39)을 형성하는 과정에서 하부구조물의 단차로 인해 제2절연막(39)의 표면에 단차가 발생하거나, 또는 게이트(35)의 고종횡비로 인해 막내 보이드와 같은 결함이 생성될 수 있다. 이러한 결함 및 표면단차는 후속 공정간 부정적인 영향을 미치기 때문에 제거하는 것이 바람직하다.
따라서, 막내 보이드 및 표면 단차를 제거하기 위해 도 4d에 도시된 바와 같이, 층간절연막(40)을 리플로우시키기 위한 열처리공정을 실시한다. 이때, 열처리는 퍼니스열처리법 또는 급속열처리법을 사용하여 실시할 수 있으며, 750℃ ~ 800℃ 범위의 온도에서 실시할 수 있다. 이하, 리플로우된 층간절연막(40)의 도면부호를 '40A'로 변경하여 표기한다.
한편, 리플로우 열처리공정시 열확산에 의해 제2절연막(39)내 인 및 붕소가 질화막(37)으로 침투할 수 있으나, 제2절연막(39)에 비하여 상대적으로 낮은 인 및 붕소 함량을 갖는 제1절연막(38)이 장벽층으로 작용하여 인 및 붕소가 질화막(37) 또는 게이트(35) 내부로 침투하는 것을 방지할 수 있다. 따라서, 층간절연막(40A)의 리플로우 열처리공정시 제1절연막(38)에 의해 질화막(37)이 손실되는 것을 방지할 수 있으며, 제2절연막(39)으로 인해 리플로우 특성을 확보할 수 있다. 또한, 제1절연막(38)에 의해 층간절연막(40A) 내 불순물 특히, 붕소가 기판(31) 또는 게이 트(35) 내부로 침투하여 반도체 장치의 특성이 열화되는 것을 방지할 수 있다.
따라서, 상술한 리플로우 열처리공정이 완료된 시점에서 셀영역의 질화막(37)의 두께(T1)와 주변영역의 질화막(37) 두께(T2)는 서로 동일할 수 있다(T1 =T2).
상술한 공정과정을 통해, 층간절연막(40A)으로 인해 주변영역의 질화막(37)이 과도손실되어 층간절연막(40A) 내 불순물이 기판(31) 또는 게이트(35)로 침투하는 것을 방지함과 동시에 셀영역에 필요 이상의 질화막(37)이 잔류하여 후속 랜딩플러그를 위한 콘택홀 형성공정시 콘택낫오픈이 발생하는 것을 방지할 수 있다.
한편, 도면에는 도시하지 않았지만, 열처리를 실시한 후에 게이트하드마스크막(34)이 노출되는 조건으로 평탄화공정을 실시할 수 있다. 이는 후속 랜딩플러그를 위한 콘택홀 형성공정시 식각마진을 향상시키기 위한 것으로, 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
도 4e에 도시된 바와 같이, 셀영역의 층간절연막(40A)을 선택적으로 식각하여 셀영역의 기판(11)을 노출시키는 콘택홀(41)을 형성한다. 이때, 콘택홀(41)은 비트라인, 스토리지노드콘택플러그와 연결되는 랜딩플러그를 위한 것이다.
이와 같이, 본 발명은 질화막(37) 상에 인이 함유된 절연막을 형성함에 있어서, 질화막(37)과 접하는 제1절연막(38)을 제1절연막(38) 상에 형성되는 제2절연막(39)보다 많은 유량의 실리콘소스 및 적은 유량의 인소스를 사용하여 형성함으로써, 공정간 인이 함유된 절연막에 의해 질화막(37)이 손실되는 것을 방지함과 동시에 제1 및 제2절연막(38, 39)으로 이루어진 층간절연막(40A)의 리플로우 특성 및 갭필특성을 확보할 수 있는 효과가 있다.
또한, 본 발명은 질화막(37) 상에 인이 함유된 절연막을 형성함에 있어서, 인이 함유된 절연막을 서로 다른 인 함량을 갖는 제1 및 제2절연막(38, 39)이 적층된 구조로 형성하여 질화막(37)이 손실되는 것을 방지함으로써, 인이 함유된 절연막의 리플로우 열처리공정이 완료된 시점에서 셀영역에 잔류하는 질화막(37)의 두께와 주변영역에 잔류하는 질화막(37)의 두께가 서로 동일하도록 형성할 수 있다. 즉, 게이트(35)간 간격이 서로 달라 게이트(35) 사이에 매립되는 층간절연막(40A)의 양이 다르더라도, 간격 차이에 기인한 질화막(37)의 손실량 차이를 감소시킬 수 있다. 이를 통해, 셀영역에 콘택홀(41)을 형성하는 과정에서 콘택낫오픈이 발생하는 것을 방지함과 동시에 주변영역에서 층간절연막(40A)에 함유된 불순물 특히, 붕소가 기판(31) 또는 게이트(35)로 침투하는 것을 방지할 수 있는 효과가 있다. 이를 통해, 최초 질화막(37)의 증착두께를 감소시킬 수 있으며, 반도체 장치의 집적도를 향상시킬 수 있는 효과가 있다.
[실험결과]
도 5는 BPSG막 증착공정시 실리콘소스 유량에 따른 질화막의 손실량을 나타낸 그래프이다. 여기서, 실리콘소스로는 TEOS를 사용하였다.
도 5에 나타낸 바와 같이, 인소스 및 붕소소스의 유량이 고정된 상태에서 실리콘소스의 유량이 증가함에 따라 질화막의 손실량이 감소하는 것을 확인할 수 있다. 이는 실리콘소스의 유량이 증가함에 따라 반응에 참여하지 않고 챔버에 잔류하 는 미반응 인소스 및 붕소소스의 양이 감소하기 때문이다.
도 6은 BPSG막 증착공정시 막내 인 함량에 따른 질화막의 손실량을 나타낸 그래프이다. 여기서, 실리콘소스로는 1150mgm(mg/minute) 유량으로 TEOS를 사용하였다.
도 6에 나타낸 바와 같이, 실리콘소스의 유량이 고정된 상태에서 막내 인 함량이 증가할수록 질화막의 손실량이 증가하는 것을 확인할 수 있다. 이는 막내 인 함량이 증가함에 따라 즉, 증착공정시 인소스의 유량이 증가함에 따라 반응에 참여하지 않고 챔버에 잔류하는 인소스의 양이 증가하여, 잔류하는 인소스가 수분과 반응하여 인산을 생성하기 때문이다.
도 7은 BPSG막의 리플로우 열처리 공정을 후에 패턴 사이의 간격차이에 따라 잔류하는 질화막의 두께 차이를 나타낸 그래프이다. 여기서, 셀영역의 패턴사이 간격보다 주변영역의 패턴사이 간격이 더 크고, BPSG막 증착 이전 최초 질화막의 두께는 120Å이다.
도 7에 나타낸 바와 같이, 패턴 사이의 간격이 서로 다른 셀영역과 주변영역에 동일한 두께를 갖는 질화막을 형성한 후에 BPSG막을 증착하는 과정에서 막내 인 함량이 증가할수록 패턴 사이의 간격이 넓은 영역 즉, 주변영역에 형성된 질화막의 손실량이 패턴 사이의 간격이 상대적으로 좁은 셀영역에 형성된 질화막의 손실량보다 큰 것을 확인할 수 있다. 이는 패턴 사이의 간격이 넓을수록 패턴 사이의 매립된 BPSG막의 양이 많기 때문이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 층간절연막을 구비하는 반도체 장치를 도시한 단면도.
도 2a 및 도 2b는 종래기술에 따른 반도체 장치의 문제점을 나타낸 단면도.
도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
도 4a 내지 도 4e는 본 발명의 제2실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
도 5는 BPSG막 증착공정시 실리콘소스 유량에 따른 질화막의 손실량을 나타낸 그래프.
도 6은 BPSG막 증착공정시 막내 인 함량에 따른 질화막의 손실량을 나타낸 그래프.
도 7은 BPSG막의 리플로우 열처리 공정을 후에 패턴 사이의 간격차이에 따라 잔류하는 질화막의 두께 차이를 나타낸 그래프.
*도면 주요 부분에 대한 부호 설명*
31 : 기판 32 : 게이트절연막
33 : 게이트전극 34 : 게이트하드마스크막
35 : 게이트 36 : 게이트스페이서막
37 : 질화막 38 : 제1절연막
39 : 제2절연막 40, 40A : 층간절연막
41 : 콘택홀

Claims (23)

  1. 질화막을 형성하는 단계;
    상기 질화막 상에 실리콘소스와 인소스를 사용하여 제1절연막을 형성하는 단계; 및
    상기 제1절연막 상에 실리콘소스와 인소스를 사용하여 제2절연막을 형성하되, 상기 제1절연막 형성시 사용되는 실리콘소스의 유량보다 적은 유량의 실리콘소스와 상기 제1절연막 형성시 사용되는 인소스의 유량보다 많은 유량의 인소스를 사용하여 형성하는 단계
    를 포함하는 절연막 형성방법.
  2. 제1항에 있어서,
    상기 제1 및 제2절연막을 리플로우 열처리하는 단계를 더 포함하는 절연막 형성방법.
  3. 제1항에 있어서,
    상기 제1 및 제2절연막은 동일 챔버에서 인시튜로 형성하는 절연막 형성방법.
  4. 제1항에 있어서,
    상기 제2절연막내 인 함량을 상기 제1절연막내 인 함량보다 크게 형성하는 절연막 형성방법.
  5. 제1항 또는 제4항에 있어서,
    상기 제1절연막은 막내 인 함량이 2wt% ~ 3.5wt% 범위를 갖고, 900mgm ~ 2500mgm 범위의 실리콘소스를 사용하여 형성하는 절연막 형성방법.
  6. 제1항 또는 제4항에 있어서,
    상기 제2절연막은 막내 인 함량이 3.5wt% ~ 6wt% 범위를 갖고, 500mgm ~ 900mgm 범위의 실리콘소스를 사용하여 형성하는 절연막 형성방법.
  7. 제1항에 있어서,
    상기 제1 및 제2절연막은 BPSG막을 포함하는 절연막 형성방법.
  8. 기판상에 갭을 갖는 다수의 패턴을 형성하는 단계;
    상기 패턴을 포함하는 구조물 표면을 따라 질화막을 형성하는 단계;
    상기 질화막 상에 실리콘소스와 인소스를 사용하여 상기 질화막 표면을 따라 일정 두께를 갖는 제1절연막을 형성하는 단계; 및
    상기 제1절연막 상에 실리콘소스와 인소스를 사용하여 상기 패턴 사이를 매립하는 제2절연막을 형성하되, 상기 제1절연막 형성시 사용되는 실리콘소스의 유량보다 적은 유량의 실리콘소스와 상기 제1절연막 형성시 사용되는 인소스의 유량보다 많은 유량의 인소스를 사용하여 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  9. 제8항에 있어서,
    상기 제1 및 제2절연막을 리플로우 열처리하는 단계를 더 포함하는 반도체 장치 제조방법.
  10. 제8항에 있어서,
    상기 제1 및 제2절연막은 동일 챔버에서 인시튜로 형성하는 반도체 장치 제조방법.
  11. 제8항에 있어서,
    상기 제2절연막내 인 함량을 상기 제1절연막내 인 함량보다 크게 형성하는 반도체 장치 제조방법.
  12. 제8항 또는 제11항에 있어서,
    상기 제1절연막은 막내 인 함량이 2wt% ~ 3.5wt% 범위를 갖고, 900mgm ~ 2500mgm 범위의 실리콘소스를 사용하여 형성하는 반도체 장치 제조방법.
  13. 제8항 또는 제11항에 있어서,
    상기 제2절연은 막내 인 함량이 3.5wt% ~ 6wt% 범위를 갖고, 500mgm ~ 900mgm 범위의 실리콘소스를 사용하여 형성하는 반도체 장치 제조방법.
  14. 제8항에 있어서,
    상기 제1 및 제2절연막은 BPSG막을 포함하는 반도체 장치 제조방법.
  15. 제8항에 있어서,
    상기 패턴은 게이트, 비트라인 및 금속배선을 포함하는 반도체 장치 제조방법.
  16. 셀영역과 주변영역을 구비하는 기판상에 상기 셀영역보다 상기 주변영역에서의 간격이 더 크도록 다수의 게이트를 형성하는 단계;
    상기 게이트를 포함하는 구조물 표면을 따라 질화막을 형성하는 단계;
    상기 질화막 상에 실리콘소스와 인소스를 사용하여 상기 질화막 표면을 따라 일정 두께를 갖는 제1절연막을 형성하는 단계; 및
    상기 제1절연막 상에 실리콘소스와 인소스를 사용하여 상기 게이트 사이를 매립하는 제2절연막을 형성하되, 상기 제1절연막 형성시 사용되는 실리콘소스의 유량보다 적은 유량의 실리콘소스와 상기 제1절연막 형성시 사용되는 인소스의 유량보다 많은 유량의 인소스를 사용하여 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  17. 제16항에 있어서,
    상기 제1 및 제2절연막을 리플로우 열처리하는 단계를 더 포함하는 반도체 장치 제조방법.
  18. 제16항 또는 제17항에 있어서,
    상기 제1 및 제2절연막을 선택적으로 식각하여 상기 셀영역의 기판을 노출시키는 콘택홀을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  19. 제16항에 있어서,
    상기 제1 및 제2절연막은 동일 챔버에서 인시튜로 형성하는 반도체 장치 제조방법.
  20. 제16항에 있어서,
    상기 제2절연막내 인 함량을 상기 제1절연막내 인 함량보다 크게 형성하는 반도체 장치 제조방법.
  21. 제16항 또는 제20항에 있어서,
    상기 제1절연막은 막내 인 함량이 2wt% ~ 3.5wt% 범위를 갖고, 900mgm ~ 2500mgm 범위의 실리콘소스를 사용하여 형성하는 반도체 장치 제조방법.
  22. 제16항 또는 제20항에 있어서,
    상기 제2절연막은 막내 인 함량이 3.5wt% ~ 6wt% 범위를 갖고, 500mgm ~ 900mgm 범위의 실리콘소스를 사용하여 형성하는 반도체 장치 제조방법.
  23. 제16항에 있어서,
    상기 제1 및 제2절연막은 BPSG막을 포함하는 반도체 장치 제조방법.
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