CN101452880A - 形成用于半导体器件的层间电介质的方法 - Google Patents

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Abstract

一种形成用于半导体器件的层间电介质的方法，该方法使气孔最少化。在用于形成用作层间电介质的PMD氧化膜的过程中，由于在低压受控的气氛下添加TEOS杂质，从而提高了间隙填充特性。因此，使在PMD氧化膜中的气孔最少化。结果，防止了接触孔通过气孔相互短路，并从而抑制了电流泄漏。此外，没必要实施快速热退火以提高PMD氧化膜的密度，也没必要在平坦化之后沉积第二PMD氧化膜。结果，可以简化制造工艺。

Description

形成用于半导体器件的层间电介质的方法
本申请基于35 U.S.C119要求第10-2007-0124436号(于2007年12月3日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种形成用于半导体器件的层间电介质的方法。具体地，本发明涉及一种形成用于半导体器件的层间电介质的方法，该方法使用TEOS(正硅酸乙酯(tetraethyl orthosilicate))膜通过低压化学气相沉积(low pressure chemical vapor deposition)(LPCVD)来形成用作层间电介质的PMD(多晶硅金属电介质(Poly MetalDielectric))膜，从而提高间隙填充特性。
背景技术
随着半导体器件的更高密度集成，设计规则要求器件图样被进一步小型化。在器件之间刻蚀的间隙中沉积绝缘体以提供电绝缘已经变得更加困难。因此，可以使用具有良好填充特性的化学气相沉积(CVD)工艺。
图1A到图1F示出了一种根据相关技术的用于半导体器件的制造过程，且具体地，示出了一种形成层间电介质的方法。参照图1A，可以在半导体衬底11上和/或上方形成栅极氧化膜12和栅极多晶硅层13。然后，可以使用光刻胶图样通过曝光和刻蚀来选择性地去除栅极多晶硅层13，从而形成栅电极。可以实施用于低浓度离子注入的工艺以在栅极多晶硅层13的左侧和右侧形成LDD(轻掺杂漏极)区14。可以在整个结构上和/或上方形成氮化膜15，其中在该整个结构中形成了栅电极。可以过刻蚀(over-etched)该氮化膜15以在栅极多晶硅层13的左侧表面和右侧表面上和/或上方形成侧壁隔离体。由于低阶梯(low step)，可以通过过刻蚀来去除在栅极多晶硅层13上和/或上方的氮化膜15。可以将高浓度杂质离子注入到位于栅极多晶硅层13左侧和右侧的LDD区14中，从而形成源极区和漏极区16。由氮化膜15形成的侧壁隔离体阻挡了杂质离子的注入，并限定了源极区和漏极区16。
参照图1B，可以在半导体衬底的整个表面上和/或上方形成薄氮化硅膜，其中在该半导体衬底上方形成了栅电极，而该薄氮化硅膜将用作刻蚀停止膜17。用作层间电介质的第一PMD(多晶硅金属电介质，Poly Metal Dielectric)氧化膜18a可以由BPSG(硼磷硅酸盐玻璃，BoroPhospho Silicate Glass)或PSG(磷硅酸盐玻璃，Phospho Silicate Glass)制成，其中可以在刻蚀停止膜17的整个上部表面上方沉积或退火该第一PMD氧化膜18a。可以首先通过以衬垫(liner)的形式来薄薄地沉积BPSG或PSG，然后通过常压CVD(APCVD)或亚常压CVD(SACVD)来沉积BPSG或PSG到所期望的厚度，从而形成第一PMD氧化膜18a。可以实施用于RTA(快速热退火，Rapid Thermal Annealing)的工艺以提高第一PMD氧化膜18a的密度。
参照图1C，可以通过化学机械抛光(CMP)工艺来平坦化第一PMD氧化膜18a。接下来，可以通过APCVD或SACVD来在第一PMD氧化膜18a上和/或上方均匀地沉积TEOS，从而形成第二PMD氧化膜18b。可以在第二PMD氧化膜18b上和/或上方形成用于限定接触孔区的掩膜图样。利用这个掩膜图样，可以干法刻蚀第二PMD氧化膜18b和第一PMD氧化膜18a。还可以干法刻蚀下面的刻蚀停止膜17。接下来，可以去除掩膜图样。可以形成接触孔19以使该接触孔19穿过第二PMD氧化膜18b、第一PMD氧化膜18a和刻蚀停止膜17，其中经由接触孔19暴露了源极区和漏极区16。
参照图1D，可以通过等离子增强CVD(PECVD)、CVD或物理气相沉积(PVD)来在第二PMD氧化膜18b上和/或上方形成活性金属层(reactive metal layer)20，例如Ti金属层，其中在第二PMD氧化膜18b中形成了接触孔19。接下来，通过LPCVD，可以在活性金属层20上和/或上方沉积阻挡金属层21，例如TiN。
参照图1E，可以通过CVD来沉积导电材料钨(W)22以填充接触孔19，其中在该接触孔19中形成了阻挡金属层21。参照图1F，可以实施CMP工艺直到暴露第二PMD氧化膜18b的表面。然后，可以对钨22、阻挡金属层21以及活性金属层20进行抛光以形成接触插塞。随着半导体器件的更高密度的集成，器件尺寸和线宽必然减小。尤其是，随着栅电极之间的间隙变地更窄，层间电介质的间隙填充特性成为实现精细线宽(fine line width)的重要因素。
在上述用于半导体器件的相关制造工艺中，为了形成层间电介质，在常压(atmosphere)下添加了诸如BPSG或PSG的杂质。虽然这种制造工艺对提高器件特性是有效的，但是栅电极之间的间隙可能很窄。由于这个原因，如在图1B中所示，可能在第一PMD氧化膜18a或第二PMD氧化膜18b中形成气孔18c。然后，在如图1D和图1E中所示的金属沉积工艺和金属填充工艺期间，金属成分进入气孔18c。结果，如图1F中所示，当形成接触插塞时邻近的接触孔可以相互连接。这可能导致电流泄漏，并且不利地影响半导体器件的可靠性。
发明内容
本发明实施例涉及一种形成用于半导体器件的层间电介质的方法。具体地，本发明实施例涉及一种形成用于半导体器件的层间电介质的方法，该方法使用TEOS(正硅酸乙酯)膜通过低压化学气相沉积(LPCVD)来形成用作层间电介质的PMD(多晶硅金属电介质)膜，从而提高间隙填充特性。
在本发明实施例中，通过以LPCVD的方法使用TEOS膜来形成用作层间电介质的PMD膜，可以使间隙填充特性最佳化。因此，本发明实施例使接触孔通过气孔相互连接最少化，并且以从而抑制电流泄漏的出现。
根据本发明实施例，一种形成用于半导体器件的层间电介质的方法包括：提供具有至少一个有源区的半导体衬底，在衬底的整个表面上方形成刻蚀停止膜以用作刻蚀停止点(etch stop point)，使用正硅酸乙酯膜通过低压化学气相沉积来在刻蚀停止膜的整个表面上方形成作为层间电介质的氧化膜，以及形成接触孔以用于连接金属布线或半导体衬底的有源区。
根据本发明实施例，在形成用作层间电介质的PMD氧化膜的过程中，由于在低压受控的气氛(low-pressure controlled atmosphere)下添加TEOS杂质，提高了间隙填充特性。因此，使PMD氧化膜中的气孔最少化。结果，防止接触孔通过气孔相互短路，并且因此抑制电流泄漏。此外，没必要实施快速热退火来提高PMD氧化膜的密度，也没必要在平坦化之后沉积第二PMD氧化膜。结果，能够简化制造工艺。
附图说明
图1A到图1F示出一种使用了形成层间电介质的方法的半导体器件制造过程。
实例图2A到图2F示出一种根据本发明实施例的使用了形成层间电介质的方法的半导体器件制造过程。
具体实施方式
实例图2A到图2F示出一种根据本发明实施例的使用了形成层间电介质的方法的半导体器件制造过程。参照图2A，可以在半导体衬底101上和/或上方形成栅极氧化膜102和栅极多晶硅层(gatepoly layer)103。接下来，可以利用光刻胶图样使用曝光工艺和刻蚀工艺来选择性地去除栅极多晶硅层103，从而形成栅电极。
可以使用低浓度离子注入工艺以在栅极多晶硅层103的左侧和右侧形成LDD区104。接下来，可以在整个结构上和/或上方形成氮化膜105，其中在该整个结构中形成了栅电极。可以过刻蚀该氮化膜105以便保留位于栅极多晶硅层103的左侧和右侧上和/或上方的氮化膜105作为侧壁隔离体。由于低阶梯，可以通过过刻蚀来去除栅极多晶硅层103上和/或上方的氮化膜105。可以将高浓度杂质离子注入到位于栅极多晶硅层103左侧的和右侧的LDD区104内，从而形成源极区和漏极区106。由氮化膜105制成的侧壁隔离体阻挡了杂质离子的注入，并限定了源极区和漏极区106。可以在整个表面上/或上方沉积硅化物并对该硅化物进行退火以在栅极多晶硅层103以及源极区和漏极区106的表面上和/或上方形成硅化膜(silicide film)。通过使用硅化膜，可以减小电阻。
参照实例图2B，可以在包括栅电极的衬底的整个表面上和/或上方形成薄氮化硅膜或薄氧化硅膜(例如，SiO2，Si3N4，或者SiON)以用作刻蚀停止膜107。可以在刻蚀停止膜107的整个上部表面上和/或上方形成用作层间电介质的PMD氧化膜108。可以首先通过沉积薄的TEOS衬垫，以及然后通过LPCVD沉积TEOS达到所期望的厚度来形成PMD氧化膜108。例如，在0.13μm到0.65μm的LDI(LCD驱动IC)器件的情况中，处理腔(加工腔，process chamber)的温度可以维持在大约649℃到651℃。可以首先以衬垫的形式来沉积具有范围在750
Figure A200810178478D0010103640QIETU
到800
Figure A200810178478D0010103640QIETU
的厚度的PMD氧化膜108，以及然后沉积PMD氧化膜108达到范围在1200
Figure A200810178478D0010103640QIETU
到9000
Figure A200810178478D0010103640QIETU
的期望厚度。可选地，可以首先以衬垫的形式来沉积具有范围在750
Figure A200810178478D0010103640QIETU
到850
Figure A200810178478D0010103640QIETU
的厚度的PMD氧化膜108，以及然后沉积PMD氧化膜108达到范围在7800
Figure A200810178478D0010103640QIETU
到10200
Figure A200810178478D0010103640QIETU
的期望厚度。
参照实例图2C，通过CMP工艺来平坦化PMD氧化膜108。相比于相关技术，根据本发明实施例的用于形成PMD氧化膜108的工艺在低压受控的气氛下添加TEOS杂质。提高了间隙填充特性，并且在PMD氧化膜108中没有形成气孔。没必要实施RTA工艺或在平坦化之后沉积第二PMD氧化膜。因此可以简化制造工艺。此后，可以在PMD氧化膜108上和/或上方形成用于限定接触孔区的掩膜图样。使用这个掩膜图样可以干法刻蚀PMD氧化膜108，并且通过干法刻蚀还可以刻蚀下面的刻蚀停止膜107。然后，可以形成接触孔109以使该接触孔109穿过PMD氧化膜108和刻蚀停止膜107，其中经由接触孔109暴露了源极区和漏极区106。
参照实例图2D，通过PECVD、CVD或PVD，可以在PMD氧化膜108上和/或上方沉积活性金属层110，例如Ti金属层，其中在PMD氧化膜108中形成了接触孔109。接下来，通过LPCVD，可以在活性金属层110上和/或上方沉积阻挡金属层111，例如TiN。在沉积阻挡金属层111之前，活性金属层110可以在真空条件下或氮气气氛下经受大约550℃到800℃的热处理以形成由硅化物的化合物(silicide compound)制成的欧姆层(ohmic layer)。可以在欧姆层上和/或上方形成阻挡金属层111。
参照实例图2E，例如通过CVD，可以在阻挡金属层111上和/或上方沉积导电材料钨(W)112以填充接触孔109。参照实例图2F，可以实施CMP工艺直到暴露PMD氧化膜108的表面。然后可以对钨112、阻挡金属层111以及活性金属层110进行抛光以形成接触插塞。例如，在本发明实施例中，可以在PMD氧化膜108和半导体衬底101之间嵌入半导体器件，诸如晶体管(参考标号103对应于晶体管的栅电极)。这意味着，在实施用于半导体器件的制造工艺之后形成层间电介质，而不是直接在半导体衬底上形成层间电介质。当然，本发明实施例可以应用于接触孔，该接触孔用来连接金属布线和半导体衬底的有源区，以及将金属布线和金属布线进行连接。因此，在层间电介质和有源区之间可以没有附加的半导体器件。
尽管本文中描述了多个实施例，但是应该理解，本领域技术人员可以想到多种其他修改和实施例，他们都将落入本公开的原则的精神和范围内。更特别地，在本公开、附图、以及所附权利要求的范围内，可以在主题结合排列的排列方式和/或组成部分方面进行各种修改和改变。除了组成部分和/或排列方面的修改和改变以外，可选的使用对本领域技术人员来说也是显而易见的。

Claims (20)

1.一种方法，包括：
提供具有至少一个有源区的半导体衬底；
在所述半导体衬底的整个表面上方形成刻蚀停止膜；
使用正硅酸乙酯膜通过低压化学气相沉积来在所述刻蚀停止膜的整个表面上方形成作为层间电介质的氧化膜；以及然后
形成接触孔以用于连接金属布线或所述半导体衬底的所述有源区。
2.根据权利要求1所述的方法，其中，形成刻蚀停止膜包括形成氮化硅膜作为所述刻蚀停止膜。
3.根据权利要求1所述的方法，其中，形成刻蚀停止膜包括形成氧化硅膜作为所述刻蚀停止膜。
4.根据权利要求1所述的方法，其中，形成刻蚀停止膜包括形成SiON膜作为所述刻蚀停止膜。
5.根据权利要求1所述的方法，其中，首先沉积所述氧化膜作为薄衬垫，以及然后沉积所述氧化膜达到所期望的厚度。
6.根据权利要求5所述的方法，其中，在提供具有至少一个有源区的半导体衬底中，所述半导体衬底和所述有源区适合于形成0.13μm到0.65μm的液晶显示器驱动集成电路器件。
7.根据权利要求6所述的方法，进一步包括沉积具有在大约
Figure A200810178478C0003135234QIETU
到
Figure A200810178478C0003135250QIETU
之间范围内的厚度的所述薄衬垫。
8.根据权利要求7所述的方法，进一步包括沉积具有在大约到
Figure A200810178478C00034
之间范围内的期望厚度的所述氧化物。
9.根据权利要求5所述的方法，包括在所述接触孔中沉积活性金属层。
10.根据权利要求9所述的方法，包括使所述活性金属层经受热处理以形成硅化物。
11.根据权利要求10所述的方法，包括在真空的条件下实施所述热处理。
12.根据权利要求9所述的方法，包括在所述接触孔中的所述活性金属层上方沉积阻挡金属层。
13.根据权利要求12所述的方法，包括用沉积在所述阻挡金属层上方的钨来填充所述接触孔。
14.根据权利要求12所述的方法，包括在所述钨层、所述阻挡金属层以及所述活性金属层上方实施抛光工艺以形成接触插塞。
15.根据权利要求1所述的方法，其中，在实施所述低压化学气相沉积的过程中使用的处理腔的温度维持在大约649℃到651℃。
16.一种装置，包括：
半导体衬底；
栅极氧化膜，形成在所述半导体衬底上方；
栅极多晶硅层，形成在所述栅极氧化膜上方，所述栅极氧化膜和所述栅极多晶硅层共同形成栅电极；
氮化膜，形成在包括所述栅电极的所述半导体衬底上方；
具有低浓度杂质离子的轻掺杂漏极区，形成在所述栅极多晶硅层的左侧和右侧；
源极区和漏极区，具有在栅极多晶硅层左侧和右侧的所述轻掺杂漏极区内注入的高浓度杂质离子；
刻蚀停止膜，形成在包括所述栅电极的所述半导体衬底上方；
多晶硅金属电介质氧化膜，形成在所述刻蚀膜上方并用作层间电介质；以及
形成在所述源极区上方的第一钨插塞和形成在所述漏极区上方的第二钨插塞。
17.根据权利要求16所述的装置，其中，所述刻蚀停止膜是氮化硅膜。
18.根据权利要求16所述的装置，其中，所述刻蚀停止膜是氧化硅膜。
19.根据权利要求16所述的装置，其中，所述氧化膜具有在大约
Figure A200810178478C00041
到
Figure A200810178478C00042
之间范围内的厚度。
20.根据权利要求19所述的装置，其中，所述装置适合于形成0.13μm到0.65μm的液晶显示器驱动集成电路器件。
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