CN208655646U - 半导体器件 - Google Patents
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Abstract
本实用新型提供了一种半导体器件，通过在第一掺杂区上形成信号传输结构，所述信号传输结构包括接触导电层及覆盖所述接触导电层的传输导电层，所述接触导电层防止所述第一掺杂区直接与所述传输导电层接触，其电阻率通常较所述传输导电层的电阻率大，但由于所述接触导电层低于所述衬底的顶表面，通过减小所述接触导电层的厚度来降低所述信号传输结构的接触电阻，增大了流过所述信号传输结构的电流，从而提高了半导体器件的性能。
Description
技术领域
本实用新型涉及半导体制造领域，尤其涉及一种半导体器件。
背景技术
集成电路存储器由若干存储单元组成，所述存储单元中通常形成有一位线接触，所述位线接触与所述存储单元中晶体管的源区/漏区接触。然而，目前的半导体器件中，位线接触与源区/漏区之间仍存在着较大的接触电阻，导致流过位线的电流值较小，进而减慢存储电容充放电速度，进而对半导体器件的性能造成影响。
实用新型内容
本实用新型的目的在于提供一种半导体器件，以解决由于位线接触的电阻过大导致器件性能下降等问题。
为了达到上述目的，本实用新型提供了一种半导体器件，包括：
衬底，所述衬底中形成有第一掺杂区；以及，
信号传输结构，所述信号传输结构位于所述衬底上并部分延伸进所述衬底内部，以与所述第一掺杂区电连接；其中，所述信号传输结构包括形成在所述第一掺杂区上的接触导电层及覆盖所述接触导电层的传输导电层，所述传输导电层的电阻率小于所述接触导电层的电阻率，且所述接触导电层的顶表面低于所述衬底的顶表面，以使所述信号传输结构的所述传输导电层嵌入至所述衬底中并和所述接触导电层电连接。
可选的，所述接触导电层的导电类型与其电连接的所述第一掺杂区的导电类型相同，且，所述接触导电层的离子掺杂浓度大于与其电连接的所述第一掺杂区的离子掺杂浓度。
可选的，所述衬底中还形成有字线结构，所述字线结构的底部延伸至所述衬底的第一深度位置，所述信号传输结构电连接的第一掺杂区位于所述衬底的第二深度位置及第三深度位置之间，所述第三深度位置低于所述第二深度位置，所述第一深度位置低于所述第三深度位置。
可选的，所述传输导电层的底部延伸进所述衬底内部以与所述接触导电层连接，且所述传输导电层的顶部高于所述衬底的顶表面。
可选的，所述接触导电层的电阻率介于5×10-5Ω·m～5×103Ω·m，所述传输导电层的电阻率介于2×10-8Ω·m～1×10-4Ω·m。
可选的，所述接触导电层的材料包括掺杂多晶硅，所述传输导电层的材料包括钨、钛、镍、铝、铂中的一种或多种。
可选的，所述半导体器件应用在集成电路存储器中，所述信号传输结构的所述接触导电层构成所述集成电路存储器的位线接触，所述传输导电层构成所述集成电路存储器的位线。
可选的，所述衬底中还形成有第二掺杂区，所述第二掺杂区与所述第一掺杂区用于构成所述半导体器件中晶体管的漏区和源区。
实用新型在本实用新型提供的半导体器件中，通过在第一掺杂区上形成信号传输结构，所述信号传输结构包括接触导电层及覆盖所述接触导电层的传输导电层，所述接触导电层防止所述第一掺杂区不直接与所述传输导电层接触，其电阻率通常较所述传输导电层的电阻率大，但由于所述接触导电层低于所述衬底的顶表面，通过减小所述接触导电层的厚度来降低所述信号传输结构的接触电阻，增大了流过所述信号传输结构的电流，从而提高了半导体器件的性能。
附图说明
图1为一种半导体器件的剖面示意图；
图2为本实用新型实施例提供的半导体器件的形成方法的流程图；
图3-图9为本实用新型实施例提供的采用所述半导体器件的形成方法形成的半导体结构的剖面示意图；
其中，附图标记为：
1-衬底1； 1’-衬底；
11-第一掺杂区； 11’-第一掺杂区；
12-第二掺杂区； 12’-第二掺杂区；
13-沟槽隔离结构； 13’-沟槽隔离结构；
2-字线结构； 2’-字线结构；
3-信号传输结构； 3’-信号传输结构；
31-接触导电层； 31’-接触导电层；
32-传输导电层； 32’-传输导电层；
311-接触导电材料层； 312-传输导电材料层；
4接触孔；
5-掩膜层；
H1-第一深度值；
H2-第二深度值；
H3-第三深度值。
具体实施方式
有一种半导体器件如图1所示，包括衬底1’，所述衬底1’中形成有定义若干有源区的沟槽隔离结构，每个所述有源区中包括两个第一掺杂区11’及一第二掺杂区12’，所述第二掺杂区12’位于两个所述第一掺杂区11’之间，且每个所述第一掺杂区11’及第二掺杂区12’被字线结构2’隔开，所述第一掺杂区11’从所述衬底1’的顶表面延伸至所述衬底1’内部，所述第二掺杂区12’上形成有信号传输结构3’，所述信号传输结构3’形成于所述衬底1’上并部分延伸至所述衬底1’内，以与所述第二掺杂区12’连接。进一步，所述信号传输结构3’包括接触导电层31’及覆盖所述接触导电层31’的传输导电层32’，其中，所述接触导电层31’位于所述衬底1’内并且其顶表面与所述衬底1’的顶表面齐平，所述传输导电层32’形成于所述衬底1’上并与所述接触导电层31’连接。可以理解的是，所述接触导电层31’通常需要电阻率较传输导电层32’的电阻率大，且厚度又大，导致整个信号传输结构3’的接触电阻比较高。
基于此，本实施例提供了一种半导体器件，通过在第一掺杂区上形成信号传输结构，所述信号传输结构包括接触导电层及覆盖所述接触导电层的传输导电层，所述接触导电层防止所述第一掺杂区不直接与所述传输导电层接触，其电阻率通常较所述传输导电层的电阻率大，但由于所述接触导电层低于所述衬底的顶表面，通过减小所述接触导电层的厚度来降低所述信号传输结构的接触电阻，增大了流过所述信号传输结构的电流，从而提高了半导体器件的性能。
下面将结合示意图对本实用新型的具体实施方式进行更详细的描述。根据下列描述，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。
请参阅图9，其为本实施例提供的半导体器件的示意图，包括：衬底1，所述衬底1中形成有第一掺杂区11；以及，信号传输结构3，所述信号传输结构3位于所述衬底1上并部分延伸进所述衬底1内部，以与所述第一掺杂区11电连接，其中，所述信号传输结构3包括形成在所述第一掺杂区11上的接触导电层31及覆盖所述接触导电层31的传输导电层32，所述传输导电层32的电阻率小于所述接触导电层31的电阻率，且所述接触导电层31的顶表面低于所述衬底1的顶表面，以使所述信号传输结构3的所述传输导电层32嵌入至所述衬底1中并和所述接触导电层31电连接。
本实施例中，所述半导体器件应用在集成电路存储器中，所述信号传输结构3的所述接触导电层31构成所述集成电路存储器的位线接触，所述传输导电层32构成所述集成电路存储器的位线，所述第一掺杂区11既可以是所述半导体器件中晶体管的源区，也可以是所述半导体器件中晶体管的漏区或者同时既为所述半导体器件中晶体管的源区，又为所述半导体器件中晶体管的漏区。为了便于描述，本实施例中，所述衬底1中还形成有第二掺杂区12，所述第二掺杂区12与所述第一掺杂区11分别用于构成所述半导体器件中晶体管的漏区和源区。
具体的，继续参阅图9，所述衬底1中形成有沟槽隔离结构13，所述沟槽隔离结构13界定出有源区，每个所述有源区中包括第一掺杂区11及第二掺杂区12，所述第一掺杂区11及第二掺杂区12通过字线结构2隔开。可选的，所述有源区中可以形成一个第一掺杂区11及一个第二掺杂区12，也可以形成两个第一掺杂区11及一个第二掺杂区12，所述第二掺杂区12位于两个所述第一掺杂区11之间。具体而言，所述有源区用于形成所述半导体器件的若干晶体管，所述第一掺杂区11及所述第二掺杂区12分别用于形成所述存储单元的源区和漏区，每个所述有源区中可以形成一个晶体管，也可以形成两个共用漏区的晶体管，本实施例将以每个晶体管中具有两个晶体管为例进行详细解释。
若干所述信号传输结构3位于衬底1上并且部分延伸进所述衬底1中以与所述第一掺杂区11和/或第二掺杂区12电连接。图9中仅示意性的展示出了所述信号传输结构3与所述第二掺杂区12电连接的情况，可以理解的是，若干所述信号传输结构3还可以与第一掺杂区11电连接，或者若干所述信号传输结构3部分与所述第一掺杂区11电连接，部分与所述第二掺杂区12电连接，本实用新型不作限制。
进一步，所述信号传输结构3包括接触导电层31及覆盖所述接触导电层31传输导电层32，所述接触导电层31的顶部与所述第一掺杂区11和/或第二掺杂区12电连接，所述传输导电层32的底部延伸至所述衬底1中与所述接触导电层31的顶部电连接，且所述传输导电层32的顶表面高于所述衬底1的顶表面。所述接触导电层31避免所述传输导电层32直接与所述第一掺杂区11和/或第二掺杂区12接触从而造成有源区损伤的情况，所以所述接触导电层31通常是采用多晶硅等缓冲材料，而所述传输导电层32通常会采用导电能力良好的金属材料，所以所述传输导电层32电阻率小于所述接触导电层31的电阻率。进一步，所述信号传输结构3的所述接触导电层31构成所述集成电路存储器的位线接触，所述传输导电层32构成所述集成电路存储器的位线，而所述接触导电层31低于所述衬底1的顶表面，通过减小所述接触导电层31的厚度来降低所述接触导电层31的电阻，从而降低了整个所述信号传输结构3的接触电阻。
可选的，所述接触导电层31优选采用电阻率为5×10-5Ω·m～5×103Ω·m的材料，例如为掺杂的多晶硅；所述传输导电层32优选为具有高电导率(低电阻率)的材料，其电阻率优选为2×10-8Ω·m～1×10-4Ω·m，其具体可以是金属层，例如钨(Wu)、钛(Ti)、镍(Ni)、铝(Al)、铂(Pa)中的一种或者任意组合。
如上所述，所述接触导电层31的掺杂类型与所述第一掺杂区11及第二掺杂区12的掺杂类型相同。应理解，所述接触导电层31中的掺杂离子与所述第一掺杂区11及第二掺杂区12中的掺杂离子可以相同也可以不相同，只要其与所述第一掺杂区11及第二掺杂区12的导电类型相同即可。通过在所述第一掺杂区11和/或第二掺杂区12上形成与其导电类型相同的接触导电层31，可形成具有较小漏电流的接触界面，改善漏电流的现象。较佳的，所述接触导电层31的离子掺杂浓度大于所述第一掺杂区11及第二掺杂区12中的离子掺杂浓度，如此一来，即可形成一浓度梯度，进一步缓解漏电流的现象，也可以降低所述接触导电层31的接触电阻。
进一步，所述字线结构2形成于所述衬底1的第一深度位置(从所述衬底1的顶表面向下延伸第一深度值H1的位置)，所述信号传输结构3电连接的第一掺杂区11和/或所述第二掺杂区12位于所述衬底1的第二深度位置(从所述衬底1的顶表面向下延伸第二深度值H2的位置)及第三深度位置(从所述衬底1的顶表面向下延伸第三深度值H3的位置)之间，所述第三深度位置低于所述第二深度位置(第三深度值H3大于第二深度值H2)，所述第一深度位置低于所述第三深度位置(第一深度值H1大于第三深度值H3)。可以理解的是，若所述第一掺杂区11或所述第二掺杂区12未于所述信号传输结构3电连接，则其从所述衬底1的顶表面延伸至所述第三深度位置。
可以理解的是，本文中所指的字线结构2包括形成于字线沟槽中的字线及覆盖所述字线的介质层。
基于此，如图2所示，本实用新型提供的半导体器件的形成方法可以如下所述：
S1：提供衬底，所述衬底中形成有第一掺杂区；
S2：刻蚀部分深度的对应所述第一掺杂区的衬底，以形成接触孔于所述衬底中；
S3：形成信号传输结构于所述衬底的所述接触孔中，其中，所述信号传输结构包括形成在所述第一掺杂区上的接触导电层及覆盖所述接触导电层的传输导电层，所述传输导电层的电阻率小于所述接触导电层的电阻率，且所述接触导电层的顶表面低于所述衬底的顶表面，以使所述信号传输结构的所述传输导电层嵌入至所述衬底中并和所述接触导电层电连接。
具体的，请参阅图3，提供衬底1，所述衬底1中形成有有源区，所述有源区通过形成于所述衬底1中的沟槽隔离结构13隔开，所述有源区中形成有第一掺杂区11及第二掺杂区12，所述字线结构2将第一掺杂区11与所述第二掺杂区12隔开，可以理解的是，此时字线结构2也应有两个。
接着如图3及图4所示，对需要形成信号传输结构的第一掺杂区11和/或第二掺杂区12进行刻蚀，形成若干接触孔4，此时，需要形成所述信号传输结构的第一掺杂区11和/或第二掺杂区12被去除了一部分，图3中仅示出了第二掺杂区12被刻蚀的情况。
接着，请参阅图5，形成接触导电材料层311于所述衬底1上，所述接触导电材料层311填充所述接触孔4并延伸覆盖所述衬底1，接着如图6所示，刻蚀以去除所述衬底1上的接触导电材料层311及所述接触孔4中的部分厚度的所述接触导电材料层311，所述接触孔4中剩余的所述接触导电材料层311形成所述接触导电层31，可以理解的是，由于所述接触孔4中的接触导电材料层311被刻蚀了一部分，使形成的所述接触导电层31低于所述衬底1的顶表面。
接下来如图7所示，形成传输导电材料层321于衬底1上，所述传输导电材料层321填充所述接触孔4并延伸覆盖所述衬底1，接着如图8所示，图形化所述传输导电材料层321，以形成所述传输导电层32，并使所述传输导电层32填充所述接触孔4的部分与所述接触导电层31电连接。具体的，在所述接触孔4对应的所述传输导电材料层321上形成掩膜层5，以所述掩膜层5为掩膜，刻蚀以去除所述衬底1上的传输导电材料层321，保留所述接触孔4中及高于所述接触孔4上的所述传输导电材料层321以形成所述传输导电层32，最后去除所述掩膜层5。可以理解的是，由于所述接触孔4上对应的所述传输导电材料层321被所述掩膜层5保护，刻蚀时不会被去除，从而形成的所述传输导电层32可以高于所述衬底1的顶表面。
综上，在本实用新型实施例提供的的半导体器件中，通过在第一掺杂区上形成信号传输结构，所述信号传输结构包括接触导电层及覆盖所述接触导电层的传输导电层，所述接触导电层防止所述第一掺杂区不直接与所述传输导电层接触，其电阻率通常较所述传输导电层的电阻率大，但由于所述接触导电层低于所述衬底的顶表面，通过减小所述接触导电层的厚度来降低所述信号传输结构的接触电阻，增大了流过所述信号传输结构的电流，从而提高了半导体器件的性能。
上述仅为本实用新型的优选实施例而已，并不对本实用新型起到任何限制作用。任何所属技术领域的技术人员，在不脱离本实用新型的技术方案的范围内，对本实用新型揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本实用新型的技术方案的内容，仍属于本实用新型的保护范围之内。
Claims (8)
1.一种半导体器件，其特征在于，包括：
衬底，所述衬底中形成有第一掺杂区；以及，
信号传输结构，所述信号传输结构位于所述衬底上并部分延伸进所述衬底内部，以与所述第一掺杂区电连接；其中，所述信号传输结构包括形成在所述第一掺杂区上的接触导电层及覆盖所述接触导电层的传输导电层，所述传输导电层的电阻率小于所述接触导电层的电阻率，且所述接触导电层的顶表面低于所述衬底的顶表面，以使所述信号传输结构的所述传输导电层嵌入至所述衬底中并和所述接触导电层电连接。
2.如权利要求1所述的半导体器件，其特征在于，所述接触导电层的导电类型与其电连接的所述第一掺杂区的导电类型相同，且，所述接触导电层的离子掺杂浓度大于与其电连接的所述第一掺杂区的离子掺杂浓度。
3.如权利要求1所述的半导体器件，其特征在于，所述衬底中还形成有字线结构，所述字线结构的底部延伸至所述衬底的第一深度位置，所述信号传输结构电连接的第一掺杂区位于所述衬底的第二深度位置及第三深度位置之间，所述第三深度位置低于所述第二深度位置，所述第一深度位置低于所述第三深度位置。
4.如权利要求3所述的半导体器件，其特征在于，所述传输导电层的底部延伸进所述衬底内部以与所述接触导电层连接，且所述传输导电层的顶部高于所述衬底的顶表面。
5.如权利要求1所述的半导体器件，其特征在于，所述接触导电层的电阻率介于5×10-5Ω·m～5×103Ω·m，所述传输导电层的电阻率介于2×10-8Ω·m～1×10-4Ω·m。
6.如权利要求5所述的半导体器件，其特征在于，所述接触导电层的材料包括掺杂多晶硅，所述传输导电层的材料包括钨、钛、镍、铝、铂中的一种或多种。
7.如权利要求1-6中任一项所述的半导体器件，其特征在于，所述半导体器件应用在集成电路存储器中，所述信号传输结构的所述接触导电层构成所述集成电路存储器的位线接触，所述传输导电层构成所述集成电路存储器的位线。
8.如权利要求7所述的半导体器件，其特征在于，所述衬底中还形成有第二掺杂区，所述第二掺杂区与所述第一掺杂区用于构成所述半导体器件中晶体管的漏区和源区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201821451829.3U CN208655646U (zh) | 2018-09-05 | 2018-09-05 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201821451829.3U CN208655646U (zh) | 2018-09-05 | 2018-09-05 | 半导体器件 |
Publications (1)
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| CN208655646U true CN208655646U (zh) | 2019-03-26 |
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ID=65792421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201821451829.3U Active CN208655646U (zh) | 2018-09-05 | 2018-09-05 | 半导体器件 |
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| CN (1) | CN208655646U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110880509A (zh) * | 2018-09-05 | 2020-03-13 | 长鑫存储技术有限公司 | 半导体器件及其形成方法 |
| CN113035872A (zh) * | 2021-03-05 | 2021-06-25 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
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2018
- 2018-09-05 CN CN201821451829.3U patent/CN208655646U/zh active Active
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