CN210805732U - 存储装置、半导体器件 - Google Patents

Abstract

本公开提供了一种存储装置、半导体器件，属于半导体技术领域。该半导体器件包括衬底、栅极层、栅绝缘层和绝缘层，其中，衬底表面设置有多个第一沟槽和多个第二沟槽，其中，第一沟槽沿第一方向延伸且间隔设置，任一第二沟槽连接相邻的两个第一沟槽，以使得衬底的表面被隔离出阵列分布的有源区；衬底的表面还设置有多个沿第二方向延伸的栅极沟槽，任一栅极沟槽穿过第一沟槽、有源区及第二沟槽；栅极层设于栅极沟槽内；栅绝缘层设于栅极沟槽位于有源区的部分的表面与栅极层之间；绝缘层设于第二沟槽的表面与栅极层之间；其中栅绝缘层的等效氧化层厚度小于绝缘层的等效氧化层厚度。该半导体器件能够减小寄生晶体管的漏电流。

Description

存储装置、半导体器件

技术领域

本公开涉及半导体技术领域，尤其涉及一种存储装置、半导体器件。

背景技术

集成电路元器件特征尺寸的进一步缩小和单位面积内晶体管数目的增加，芯片级漏电流控制变得越来越重要。不仅仅存储单元的控制晶体管漏电流要足够小，寄生的晶体管漏电流同样也要尽可能减小。

现有技术中，可以通过提高晶体管阈值电压来降低关断状态下漏电流。然而，存储单元的控制晶体管阈值电压有最佳的窗口，过高过低都会影响电路性能。因此，有必要需要寻找一种不会增加控制晶体管的阈值电压却能够降低寄生晶体管的漏电流的方法。

所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

实用新型内容

本公开的目的在于提供一种存储装置、半导体器件，降低寄生晶体管的漏电流。

为实现上述实用新型目的，本公开采用如下技术方案：

根据本公开的第一个方面，提供一种半导体器件，包括：

衬底，表面设置有多个第一沟槽和多个第二沟槽，其中，所述第一沟槽沿第一方向延伸且间隔设置，任一所述第二沟槽连接相邻的两个所述第一沟槽，以使得所述衬底的表面被隔离出阵列分布的有源区；所述衬底的表面还设置有多个沿第二方向延伸的栅极沟槽，任一所述栅极沟槽穿过所述第一沟槽、所述有源区及所述第二沟槽；

栅极层，设于所述栅极沟槽内；

栅绝缘层，设于所述栅极沟槽位于所述有源区的部分的表面与所述栅极层之间；

绝缘层，设于所述第二沟槽的表面与所述栅极层之间；

其中所述栅绝缘层的等效氧化层厚度小于所述绝缘层的等效氧化层厚度。

在本公开的一种示例性实施例中，所述绝缘层的介电常数小于所述栅绝缘层的材料的介电常数。

在本公开的一种示例性实施例中，所述绝缘层的厚度大于所述栅绝缘层的厚度。

在本公开的一种示例性实施例中，所述衬底用于形成所述第二沟槽的部分的掺杂浓度，大于所述衬底用于形成位于有源区的栅极沟槽的部分的掺杂浓度。

在本公开的一种示例性实施例中，所述绝缘层包括设于所述第二沟槽表面的第二绝缘材料层，其中，所述栅绝缘层的等效氧化层厚度小于所述第二绝缘材料层的等效氧化层厚度。

在本公开的一种示例性实施例中，所述绝缘层还包括设于所述第二绝缘材料层远离所述衬底一侧的第四绝缘层。

在本公开的一种示例性实施例中，所述半导体器件还包括第一绝缘材料层，所述第一绝缘材料层填充于所述栅极沟槽以外的所述第一沟槽，且所述第一绝缘材料层和所述第四绝缘层的材料相同。

在本公开的一种示例性实施例中，所述半导体器件还包括设于所述第二绝缘材料层远离所述衬底一侧的第三绝缘层，所述第三绝缘层的材料和厚度与所述栅绝缘层相同。

在本公开的一种示例性实施例中，所述半导体器件还包括层间电介质层，所述层间电介质层位于所述栅极沟槽内，且覆盖所述栅极层靠近所述栅极沟槽的槽口的表面。

根据本公开的第二个方面，提供一种存储装置，包括上述的半导体器件。

本公开提供的存储装置、半导体器件中，栅极层、栅绝缘层以及有源区之间可以形成控制晶体管，栅极层、绝缘层和有源区之间可以形成寄生晶体管。由于栅绝缘层的等效氧化层厚度小于绝缘层的等效氧化层厚度，因此本公开的半导体器件的寄生晶体管的阈值电压大于控制晶体管的阈值电压，可以在使得控制晶体管的阈值电压在最佳窗口的前提下提高寄生晶体管的阈值电压，进一步降低寄生晶体管在截止状态下的漏电流。

附图说明

通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。

图1是本公开一种实施方式的半导体器件的制备方法的流程示意图。

图2是本公开一种实施方式的形成第一沟槽的俯视结构示意图。

图3是本公开一种实施方式的形成第一绝缘材料层的俯视结构示意图。

图4是本公开一种实施方式的形成第二沟槽的俯视结构示意图。

图5是本公开一种实施方式的形成第二绝缘材料层的俯视结构示意图。

图6是本公开一种实施方式的形成第二绝缘材料层的剖视结构示意图，剖切位置为图5的CD处。

图7是本公开一种实施方式的形成第四绝缘材料层的俯视结构示意图。

图8是本公开一种实施方式的形成栅极沟槽的俯视结构示意图。

图9是本公开一种实施方式的形成栅绝缘层的俯视结构示意图。

图10是本公开一种实施方式的形成栅极层的俯视结构示意图。

图11是本公开一种实施方式的形成栅极层的剖视结构示意图，剖切位置为图10的CD处。

图12是本公开一种实施方式的形成栅极沟槽的俯视结构示意图。

图中主要元件附图标记说明如下：

100、衬底；111、第一沟槽；112、第二沟槽；120、条形部；121、有源区；201、第一绝缘材料层；202、第二绝缘材料层；300、栅极沟槽；301、第三沟槽；302、第四沟槽；401、栅绝缘层；402、第三绝缘层；500、栅极层；600、第四绝缘材料层；601、第四绝缘层；A、第一方向；B、第二方向。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。

在图中，为了清晰，可能夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

本公开实施方式中提供一种半导体器件的制备方法，如图1～图12所示，该半导体器件的制备方法包括：

步骤S110，如图6所示，提供衬底100；

步骤S120，如图2所示，在衬底100的表面形成沿第一方向A延伸且间隔设置的多个第一沟槽111，以形成多个条形部120；

步骤S130，如图3所示，形成填充于各个第一沟槽111的第一绝缘材料层201；

步骤S140，如图4所示，形成多个第二沟槽112，第二沟槽112分割条形部120以形成阵列排布的多个有源区121；

步骤S150，如图5和图6所示，形成至少覆盖各个第二沟槽112表面的第二绝缘材料层202；

步骤S160，如图12和图8所示，形成沿第二方向B延伸的多个栅极沟槽300，栅极沟槽300穿过多个第二沟槽112，任一栅极沟槽300包括多个由第二绝缘材料层202形成的第三沟槽301和被第三沟槽301间隔开的多个第四沟槽302；

步骤S170，如图9所示，形成至少覆盖第四沟槽302位于有源区121的表面的栅绝缘层401，其中，栅绝缘层401的等效氧化层厚度小于第二绝缘材料层202的等效氧化层厚度；

步骤S180，如图10和图11所示，形成位于栅极沟槽300内的栅极层500。

本公开提供的半导体器件的制备方法，在形成栅极沟槽300前，先在第二沟槽112的表面形成第二绝缘材料层202；在形成栅极沟槽300后，在第四沟槽302的表面形成栅绝缘层401。由于栅绝缘层401的等效氧化层厚度小于第二绝缘材料层202的等效氧化层厚度，因此衬底100在第二沟槽112处和栅极层500之间所形成的寄生晶体管的阈值电压，可以大于衬底100在有源区121处和栅极层500之间所形成的控制晶体管的阈值电压，可以减小寄生晶体管在关断状态下的漏电流，提高半导体器件的性能。

不仅如此，本公开通过分别形成寄生晶体管的栅极绝缘层和控制晶体管的栅极绝缘层，避免了同时提高寄生晶体管和控制晶体管的阈值电压，可以在使得控制晶体管的阈值电压处于最佳窗口的前提下，选择性地提高寄生晶体管的阈值电压，进而选择性地降低寄生晶体管在关断状态下的漏电流，提高半导体器件的性能。

下面结合附图对本公开实施方式提供的半导体器件的制备方法的各步骤进行详细说明：

在步骤S110中，衬底100可以为一硅基半导体衬底100，例如可以为硅基本征半导体衬底100、P型掺杂的硅基半导体衬底100或者N型掺杂的硅基半导体衬底100。衬底100还可以为一层半导体结构，也可以为多层相同或者不同的半导体层依次层叠而成。举例而言，衬底100可以包括第一掺杂半导体层和层叠于第一掺杂半导体层的第二掺杂半导体层，且第一掺杂半导体层和第二掺杂半导体层的掺杂类型可以不同。

在步骤S120中，如图2所示，可以通过光刻工艺在衬底100的一表面形成沿第一方向A延伸且间隔设置的多个第一沟槽111，以使得衬底100的表面被第一沟槽111分割为多个条形部120。可以理解的是，各个条形部120沿第一方向A延伸且被第一沟槽111间隔。

本公开中，光刻工艺可以包括涂胶、曝光、显影、刻蚀和去除光刻胶等步骤。举例而言，在步骤S120中，光刻工艺可以包括如下步骤：在衬底100的表面形成一光刻胶层；光刻胶曝光；显影，以使得残留的光刻胶暴露衬底100部分表面，且覆盖衬底100的部分表面；刻蚀，以在未被光刻胶覆盖的衬底100部分形成第一沟槽111；去除残留的光刻胶层。

在步骤S130中，可以通过沉积的方法形成第一绝缘材料层201，例如可以通过CVD(化学气相沉积)的方法形成第一绝缘材料层201。如此，如图3所示，相邻两个条形部120之间被第一绝缘材料层201所隔离。

在本公开的一种实施方式中，第一绝缘材料层201的材料可以为氧化硅，以保证后续形成的有源区121之间的相互隔离。在本公开的另一种实施方式中，第一绝缘材料层201可以填充满第一沟槽111，以便于在形成栅极沟槽300时控制栅极沟槽300在第一沟槽111和有源区121的深度。

当然的，还可以通过其他方法形成第一绝缘材料层201。例如还可以通过氧化的方法将第一沟槽111所暴露的衬底100表面部分氧化，以在第一沟槽111中形成由氧化物组成的第一绝缘材料层201。本公开对此不做详述。

在步骤S140中，可以通过光刻工艺形成第二沟槽112。其中，任一第二沟槽112可以连接相邻的两个第一沟槽111，以分割相邻两个第一沟槽111之间的条形部120。多个第二沟槽112将多个条形部120分割，使得衬底100的表面形成被第一沟槽111和第二沟槽112分割而成的阵列分布的多个有源区121。根据图4可知，有源区121为条形部120通过第二沟槽112分割而成的，因此有源区121具有沿第一方向A的长轴方向。

在本公开的一种实施方式中，在步骤S150之前，还可以向各个第二沟槽112的表面注入离子，且注入的离子的类型与衬底100的掺杂离子的类型相同。如此，衬底100用于形成第二沟槽112的部分的掺杂浓度将会增大，进而可以使得寄生晶体管的阈值电压增大，实现选择性的增大寄生晶体管的阈值电压和选择性地降低寄生晶体管在截止状态下的漏电流。

在步骤S150中，如图5和图6所示，形成至少覆盖各个第二沟槽112表面的第二绝缘材料层202。可选的，可以采用沉积的方法形成第二绝缘材料层202，例如可以利用CVD的方法在第二沟槽112的表面沉积一层第二绝缘材料，以形成第二绝缘材料层202。

可选的，为了提高第二绝缘材料层202的等效氧化层厚度，第二绝缘材料层202的材料可以具有较小的介电常数。举例而言，第二绝缘材料层202的材料的介电常数可以小于栅绝缘层401的材料的介电常数。进一步可选的，第二绝缘材料层202的材料可以为SiOC(碳氧化硅)或者α-C：F(氟化非晶碳)。

可选的，为了提高第二绝缘材料层202的等效氧化层厚度，第二绝缘材料层202可以具有较厚的厚度。举例而言，第二绝缘材料层202的厚度可以大于栅绝缘层401的厚度。

通过步骤S150，如图6所示，第二沟槽112的表面覆盖有第二绝缘材料层202；如此，第二绝缘材料层202远离衬底100的一侧形成第三沟槽301。可以理解的是，第三沟槽301通过第二沟槽112。

在步骤S160中，如图12所示，形成沿第二方向B延伸的多个栅极沟槽300。其中，如图12所示，栅极沟槽300穿过多个第二沟槽112，任一栅极沟槽300包括多个由第二绝缘材料层202形成的第三沟槽301和被第三沟槽301间隔开的多个第四沟槽302。如图12所示，第四沟槽302可以沿第二方向B延伸并穿过第一沟槽111和有源区121，且与沿同一直线设置的第三沟槽301连通。

可选的，在形成栅极沟槽300时，可以选择性地形成各个第四沟槽302，以使得位于同一直线的第四沟槽302和第三沟槽301相互连通而形成栅极沟槽300。举例而言，在本公开的一种实施方式中，在步骤S160中，可以采用能够选择性刻蚀第一绝缘材料层201和有源区121的刻蚀方法，如此可以刻蚀第一绝缘材料层201和有源区121以形成第四沟槽302，且该刻蚀过程不会对第二绝缘材料层202刻蚀或者刻蚀量非常小。再举例而言，在本公开的另一种实施方式中，在步骤S160中，在形成栅极沟槽300时，可以先在第三沟槽301表面形成一保护层，然后再刻蚀以形成第四沟槽302，如此可以避免在刻蚀过程中刻蚀第二绝缘材料层202。

可选的，如图7所示，为了避免栅极沟槽300在第三沟槽301处具有更大的深度而使得寄生晶体管在截止时具有更大的漏电流，也为了在形成栅极沟槽300时有效保护第二绝缘材料层202，本公开的半导体器件的制备方法还可以包括：

在步骤S150之后、步骤S160之前，即在形成第二绝缘材料层202之后且在形成栅极沟槽300之前，在第二绝缘材料层202表面形成第四绝缘材料层600，以实现完全填充第二沟槽112，第四绝缘材料层600的材料与第一绝缘材料层201的材料相同。如此，如图8所示，在步骤S160中通过刻蚀形成栅极沟槽300时，第四绝缘材料层600可以全部或者部分被刻蚀，可以缩短第二绝缘材料层202暴露在刻蚀环境中的时间，减小第二绝缘材料层202在形成栅极沟槽300时可能损失的厚度。不仅如此，当部分刻蚀第四绝缘材料层600时，即形成栅极沟槽300后第三沟槽301内还残留有第四绝缘材料层600时，还可以减小栅极沟槽300在第二沟槽112处的深度，进而减小栅极层500在第二沟槽112处的埋入深度，进一步减小寄生晶体管在截止状态下的漏电流。其中，残留的第四绝缘材料层600可以作为所制备的半导体器件的第四绝缘层601。

在步骤S170中，如图9所示，可以通过沉积的方法形成覆盖第四沟槽302位于有源区121的表面的栅绝缘层401，例如可以通过CVD的方法在第四沟槽302位于有源区121的表面形成一层栅绝缘层401。

可选的，如图9和图11所示，在通过沉积的方法形成栅绝缘层401时，还可以同步地在第三沟槽301的表面形成第三绝缘层402；换言之，在步骤S170中，可以在基板的表面沉积一层栅绝缘材料层，栅绝缘材料层位于第四沟槽302内且位于有源区121的部分作为本公开的栅绝缘层401，栅绝缘材料层位于第三沟槽301的部分，作为本公开的第三绝缘层402。如此，第三绝缘层402可以与栅绝缘层401具有相同的材料和相同的厚度。根据本方法所形成的半导体器件中，寄生晶体管的栅极绝缘层包括层叠设置的第二绝缘材料层202和第三绝缘层402，其栅极绝缘层的等效氧化层厚度更大，阈值电压更大，在截止状态下的漏电流更小。

更进一步地，如图9和11所示，还可以保留栅绝缘材料层位于第四沟槽302内且位于第一沟槽111内的部分，由于无需去除第三绝缘层402，因此可以无需对沉积形成的栅绝缘材料层进行图案化处理，可以节省半导体器件的制备工序和节省掩膜板。

可选的，栅绝缘层401的材料可以为氧化硅。

当然的，也可以通过其他方法形成栅绝缘层401。举例而言，可以通过氧化的方法，将第四沟槽302所暴露的有源区121的表面氧化为氧化物，例如氧化为氧化硅等。

在步骤S180，如图10和图11所示，可以形成位于栅极沟槽300内的栅极层500。即，栅极层500位于栅极沟槽300内，且位于栅绝缘层401和第二绝缘材料层202远离衬底100的一侧。

如此，如图11所示，所制备的半导体器件中，衬底100的表面设置有多个第一沟槽111和多个第二沟槽112，其中，第一沟槽111沿第一方向A延伸且间隔设置，任一第二沟槽112连接相邻的两个第一沟槽111，以使得衬底100的表面被隔离出阵列分布的有源区121；衬底100的表面还设置有多个沿第二方向B延伸的栅极沟槽300，任一栅极沟槽300穿过第一沟槽111、有源区121及第二沟槽112。栅极沟槽300内设置有栅极层500，且在栅极层500与衬底100之间设置有栅绝缘层401和绝缘层。其中，栅绝缘层401设于栅极沟槽300位于有源区121的部分的表面与栅极层500之间；绝缘层设于第二沟槽112的表面与栅极层500之间。其中，其中栅绝缘层401的等效氧化层厚度小于绝缘层的等效氧化层厚度。绝缘层可以包括设于第二沟槽112表面的第二绝缘材料层202。在一些实施方式中，绝缘层还可以包括设于第二绝缘材料层202远离衬底100一侧的残留的第四绝缘材料层600。在一些实施方式中，绝缘层还可以包括设于第二绝缘材料层202远离衬底100一侧的第三绝缘层402。

可选的，本公开的半导体器件的制备方法还可以包括形成覆盖栅极层500的层间电介质层，且使得层间电介质层位于栅极沟槽300内。如此，所形成的半导体器件还可以包括层间电介质层，层间电介质层位于栅极沟槽300内，且覆盖栅极层500靠近栅极沟槽300的槽口的表面。

需要说明的是，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等，均应视为本公开的一部分。

本公开还提供一种半导体器件，如图10和图11所示，该半导体器件包括衬底100、栅极层500、栅绝缘层401和绝缘层，其中，

衬底100表面设置有多个第一沟槽111和多个第二沟槽112，其中，第一沟槽111沿第一方向A延伸且间隔设置，任一第二沟槽112连接相邻的两个第一沟槽111，以使得衬底100的表面被隔离出阵列分布的有源区121；衬底100的表面还设置有多个沿第二方向B延伸的栅极沟槽300，任一栅极沟槽300穿过第一沟槽111、有源区121及第二沟槽112；栅极层500设于栅极沟槽300内；栅绝缘层401设于栅极沟槽300位于有源区121的部分的表面与栅极层500之间；绝缘层设于第二沟槽112的表面与栅极层500之间；其中栅绝缘层401的等效氧化层厚度小于绝缘层的等效氧化层厚度。

本公开提供的半导体器件中，栅极层500、栅绝缘层401以及有源区121之间可以形成控制晶体管，栅极层500、绝缘层和有源区121之间可以形成寄生晶体管。由于栅绝缘层401的等效氧化层厚度小于绝缘层的等效氧化层厚度，因此本公开的半导体器件的寄生晶体管的阈值电压大于控制晶体管的阈值电压，可以在使得控制晶体管的阈值电压在最佳窗口的前提下提高寄生晶体管的阈值电压，进一步降低寄生晶体管在截止状态下的漏电流。

在本公开的一种实施方式中，绝缘层可以包括设于第二沟槽112表面的第二绝缘材料层202，其中，栅绝缘层401的等效氧化层厚度小于第二绝缘材料层202的等效氧化层厚度。

在本公开的另一种实施方式中，如图11所示，绝缘层可以包括设于第二沟槽112表面的第二绝缘材料层202，以及设于第二绝缘材料层202远离衬底100一侧的第四绝缘层601；其中，栅绝缘层401的等效氧化层厚度小于第二绝缘材料层202的等效氧化层厚度。可选的，半导体器件还包括第一绝缘材料层201，第一绝缘材料层201填充于所述栅极沟槽300以外的第一沟槽111，且第一绝缘材料层201和第四绝缘层601的材料相同。

在本公开的另一种实施方式中，如图11所示，绝缘层可以包括设于第二沟槽112表面的第二绝缘材料层202，以及设于第二绝缘材料层202远离衬底100一侧的第三绝缘层402，其中，栅绝缘层401的等效氧化层厚度小于第二绝缘材料层202的等效氧化层厚度。可选的，第三绝缘层402和栅绝缘层401具有相同的材料和厚度。

可选的，绝缘层的介电常数小于栅绝缘层401的材料的介电常数。举例而言，第二绝缘材料层202的材料的介电常数可以小于栅绝缘层401的材料的介电常数。可选的，第二绝缘材料层202的材料可以为SiOC(碳氧化硅)或者α-C：F(氟化非晶碳)。

可选的，绝缘层的厚度大于栅绝缘层401的厚度。举例而言，第二绝缘材料层202的厚度可以大于栅绝缘层401的厚度，以确保绝缘层具有较大的等效氧化层厚度。

可选的，衬底100用于形成第二沟槽112的部分的掺杂浓度，大于衬底100用于形成位于有源区121的栅极沟槽300的部分的掺杂浓度。换言之，衬底100靠近绝缘层的部分的掺杂浓度，大于衬底100靠近栅绝缘层401的部分的掺杂浓度。如此，可以进一步提高寄生晶体管的阈值电压，降低寄生晶体管在截止状态下的漏电流，提高半导体器件的性能。

可选的，半导体器件还可以包括层间电介质层，层间电介质层位于栅极沟槽300内，且覆盖栅极层500靠近栅极沟槽300的槽口的表面。

本公开实施方式还提供一种存储装置，该存储装置包括上述半导体器件实施方式所描述的任意一种半导体器件。该存储装置可以为DRAM、SRAM或者其他类型的存储装置。由于该存储装置具有上述半导体器件实施方式所描述的任意一种半导体器件，因此具有相同的有益效果，本公开在此不再赘述。

应可理解的是，本公开不将其应用限制到本说明书提出的部件的详细结构和布置方式。本公开能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本公开的范围内。应可理解的是，本说明书公开和限定的本公开延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本公开的多个可替代方面。本说明书的实施方式说明了已知用于实现本公开的最佳方式，并且将使本领域技术人员能够利用本公开。

Claims (10)

1.一种半导体器件，其特征在于，包括：

衬底，表面设置有多个第一沟槽和多个第二沟槽，其中，所述第一沟槽沿第一方向延伸且间隔设置，任一所述第二沟槽连接相邻的两个所述第一沟槽，以使得所述衬底的表面被隔离出阵列分布的有源区；所述衬底的表面还设置有多个沿第二方向延伸的栅极沟槽，任一所述栅极沟槽穿过所述第一沟槽、所述有源区及所述第二沟槽；

栅极层，设于所述栅极沟槽内；

栅绝缘层，设于所述栅极沟槽位于所述有源区的部分的表面与所述栅极层之间；

绝缘层，设于所述第二沟槽的表面与所述栅极层之间；

其中所述栅绝缘层的等效氧化层厚度小于所述绝缘层的等效氧化层厚度。

2.根据权利要求1所述的半导体器件，其特征在于，所述绝缘层的介电常数小于所述栅绝缘层的材料的介电常数。

3.根据权利要求1所述的半导体器件，其特征在于，所述绝缘层的厚度大于所述栅绝缘层的厚度。

4.根据权利要求1所述的半导体器件，其特征在于，所述衬底用于形成所述第二沟槽的部分的掺杂浓度，大于所述衬底用于形成位于有源区的栅极沟槽的部分的掺杂浓度。

5.根据权利要求1所述的半导体器件，其特征在于，所述绝缘层包括设于所述第二沟槽的表面的第二绝缘材料层，其中，所述栅绝缘层的等效氧化层厚度小于所述第二绝缘材料层的等效氧化层厚度。

6.根据权利要求5所述的半导体器件，其特征在于，所述绝缘层还包括设于所述第二绝缘材料层远离所述衬底的一侧的第四绝缘层。

7.根据权利要求6所述的半导体器件，其特征在于，所述半导体器件还包括第一绝缘材料层，所述第一绝缘材料层填充于所述栅极沟槽以外的所述第一沟槽，且所述第一绝缘材料层和所述第四绝缘层的材料相同。

8.根据权利要求5所述的半导体器件，其特征在于，所述半导体器件还包括设于所述第二绝缘材料层远离所述衬底的一侧的第三绝缘层，所述第三绝缘层的材料和厚度与所述栅绝缘层相同。

9.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括层间电介质层，所述层间电介质层位于所述栅极沟槽内，且覆盖所述栅极层靠近所述栅极沟槽的槽口的表面。

10.一种存储装置，其特征在于，包括权利要求1～9任一项所述的半导体器件。

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