JP3417852B2

JP3417852B2 - 電力用素子

Info

Publication number: JP3417852B2
Application number: JP27453698A
Authority: JP
Inventors: 孝四戸; 直人茂木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-09-29
Filing date: 1998-09-29
Publication date: 2003-06-16
Anticipated expiration: 2018-09-29
Also published as: JP2000106435A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電力用素子に係
り、特に低オン電圧の電力半導体素子、固体中への電子
の電界放射効果を利用した電力用素子に関する。

【０００２】

【従来の技術】電力用素子のオン電圧は、電圧を阻止す
るベース層での電圧降下に加えて、絶縁ゲート型半導体
素子であればチャネル抵抗、バイポーラ型半導体素子で
あればＰＮ接合でのビルトインポテンシャル、ショット
キーバリアダイオードならばバリアハイトなどが足し合
わされて決まっている。比較的低耐圧の電力用素子で
は、電圧を阻止するベース層は薄くてもよく、ビルトイ
ンポテンシャルやバリアハイトがオン電圧の大きな部分
を占めている。しかし、これらの値は半導体素子そのも
のの物性や電極材料により決まっているので、オン電圧
を低減することは不可能であった。

【０００３】例えば、いわゆるトレンチゲート型ＩＧＢ
Ｔと呼ばれている半導体素子について述べると、以下の
通りとなる。図１１は、従来のトレンチゲート型ＩＧＢ
Ｔの素子構造を示す断面図である。この半導体素子のオ
ン電圧は、電圧を阻止するｎベース層１１３での電圧降
下に加えて、チャネル抵抗、ｐコレクタ層１１１とｎベ
ース層１１３との接合１１２でのビルトインポテンシャ
ル、その他オーミック抵抗などが足し合わされて決まっ
ている。比較的低耐圧の電力用素子では、電圧を阻止す
るｎベース層１１３は薄くて良く、またチャネル抵抗は
微細化によって改善されるものの、ビルトインポテンシ
ャルだけは低減できる手段がこれまで見出されていなか
った。そのため、ＰＮ接合を有するバイポーラ型素子は
低耐圧では使用することができないという問題があっ
た。なお、図１１において、１１４はｐベース層、１１
５はｎソース層、１１６はゲート絶縁膜、１１７はゲー
ト電極、１１８はソース電極、１１９はコレクタ電極で
ある。

【０００４】また、いわゆるショットキーバリアダイオ
ードと呼ばれている半導体素子について述べると、以下
の通りとなる。図１２は、従来のショットキー型ダイオ
ードの素子構造を示す断面図である。この半導体素子
は、ショットキー電極１２７が形成されるカソード領域
にメサ構造を有しており、オフ状態ではｐ型層１２４か
らメサ領域１２３に空乏層が広がって電子注入を抑制す
るという効果がある。このため、ショットキー電極１２
７にバリアハイトの低い金属を用いても、オフ状態での
リーク電流を低く抑えることができる。このような素子
構造のオン電圧は、電圧を阻止するｎベース層１２２で
の電圧降下に加えて、ショットキー電極１２７のバリア
ハイトが足し合わされて決まっている。比較的低耐圧の
電力用素子では、電圧を阻止するｎベース層１２２は薄
くて良く、バリアハイトがオン電圧の大きな部分を占め
ていた。そのため、従来はバリアハイトの低い金属をシ
ョットキー電極として用いる試みがなされていたが、そ
のような金属は化学的に活性なものが多く、電極形成が
困難であったり、長期的に変質してしまうという問題が
あり、実用化までは結びついていなかった。なお、図１
２において、１２１はｎ型層、１２５はｐ型ポリシリコ
ン層、１２６はショットキー接合、１２８はアノード電
極（オーミック電極）である。

【０００５】また、近年、電力用素子として冷陰極型エ
ミッタを内蔵した真空マイクロ素子が研究開発されてい
る。この真空マイクロ素子は、特に意図的な加熱を行わ
ない条件下でも、高電圧を印加するとエミッタ部（冷陰
極型エミッタ）から真空中へ電子が放出される現象を用
いている。かかる真空マイクロ素子は、高い逆耐圧特性
と、高速応答性と、耐放射線性とを備え、これらの特性
はほとんど温度に依存しないことから、高速デバイスや
パワーデバイスとして注目されている。

【０００６】真空マイクロ素子の動作原理は以下の通り
である。即ち、先端が微小な曲率半径を有するエミッタ
部が負にバイアスされた時、エミッタ先端部には曲率で
ほぼ決定される電界が印加され、エミッタ先端部の電子
に対するポテンシャル障壁幅が減少し、トンネル現象が
発生し、電子が真空中に放射されてアノードに到達す
る。これに対して、平坦な電極構造となっているアノー
ドにおいては、アノードが負にバイアスされても電界集
中が起こらず、この結果としてポテンシャル障壁幅が狭
くはならず、アノードからの電子の放射が起こらないこ
ととなる。

【０００７】真空マイクロ素子におけるエミッタは、金
属あるいは半導体等の電気導電性材料によって構成さ
れ、先端部が数nm以下の曲率を持つように加工される。
かかる先端部が小さな曲率半径を有するエミッタを形成
するためには、非常な困難を伴うが、以下の方法を用い
る。

【０００８】金属からなるエミッタの場合には、エミッ
タに電圧を印加すると強電界のもとで表面原子が移動し
てエミッタ先端部の曲率半径が減少するという自己先鋭
化現象を利用する。しかしながら、金属からなるエミッ
タの先端部を自己先鋭化現象を用いて形成することがで
きるということは、とりもなおさずエミッタ先端部は自
己変形する程度に強い電界下に置かれていることを意味
しており、プロセス的にも非常に不安定であることを意
味する。

【０００９】また、エッチングや酸化を用いた方法もあ
る。即ち、Ｓｉ単結晶を選択エッチングした後にこれを
酸化することにより、先端部が非常に狭い穿孔となった
角錐状の穴を形成し、この穴を鋳形としてエミッタ材料
となる金属あるいは半導体物質を堆積し、鋳形を除去し
て曲率半径の小さい先端部を有するエミッタ構造を形成
する。

【００１０】真空マイクロ素子では、多数のエミッタを
並列的に動作させて用いるが、各エミッタの特性を均一
に保持することには相当な困難を伴う。真空マイクロ素
子の真空中には、何らかの残留ガスや吸着物質が存在す
る。真空マイクロ素子の特性は残留ガス種やガス圧に強
く影響されるため、ガスの吸着状態の変化の影響を受け
雑音や素子特性の変動が現れる。10^-7Paと極めて高い真
空度を確保しても10％にも及ぶ素子特性の変動が観測さ
れる。素子内部に高い真空を保持するのは、真空マイク
ロ素子における大きな課題である。

【００１１】真空マイクロ素子では、動作中に素子が短
絡状態となる現象がしばしば発生し、安定動作の上で極
めて大きな問題となっている。エミッタを並列的に動作
させている場合、短絡状態となった真空マイクロ素子を
観察すると、エミッタ部分が溶融し、エミッタ物質が蒸
発している様子が見出される。これは、ある特定なエミ
ッタを通しての回路の抵抗が急激に低下し、電流が特定
のエミッタを通して集中して流れ、そのエミッタが異常
な高温となり、エミッタ物質が溶融気化する現象が起き
ることを示している。

【００１２】エミッタの溶融破壊現象は、制御電極が形
成された構造の素子においては、エミッタを円周状に取
り囲む制御電極とエミッタ部分とに見出されることか
ら、エミッタと制御電極間の放電現象に起因した要因が
あると考えられる。特定のエミッタに電流が集中し素子
が破壊される現象を防止することは、真空マイクロ素子
において極めて重要な問題である。これを回路的に防止
するために、各エミッタに個別に保護抵抗を挿入し電流
制限が加わるようにするか、あるいは各エミッタ毎に電
流制限回路を挿入する方策が採られている。

【００１３】しかしながら、かかる方策によっても十分
に安定動作を確保することができず、またかえって素子
構造や動作回路が複雑化してしまい、余分な電力損失や
製造コストの増加といった問題も生ずる。

【００１４】

【発明が解決しようとする課題】以上述べたように、従
来の電力用素子には、ビルトインポテンシャルやバリア
ハイトがオン電圧の大きな部分を占めているものがあ
り、このオン電圧の値は半導体素子そのものの物性や電
極材料により決まっているので、オン電圧を低減するこ
とは不可能であった。

【００１５】また、従来の真空マイクロ素子において
は、動作中に素子が短絡状態となる現象がしばしば発生
し、安定動作の上で極めて大きな問題となっている。こ
れを回路的に防止するために、各エミッタに個別に保護
抵抗を挿入し電流制限が加わるようにしたり、各エミッ
タ毎に電流制限回路を挿入する方策が採られているが、
かかる方策によっても十分に安定動作を確保することが
できず、かえって素子構造や動作回路は複雑化してしま
い、余分な電力損失や製造コストの増加といった問題も
生ずる。本発明は、低いオン電圧や安定した動作を有す
る特性の優れた電力用素子を提供することを目的とする
ものである。

【００１６】

【課題を解決するための手段】上記課題を解決するた
め、本発明の第１は、基板に設けられた第１導電型半導
体領域と、第２導電型半導体領域とを備え、前記第１導
電型半導体領域と第２導電型半導体領域との間に形成さ
れる接合の一部が先鋭化されており、この先鋭化された
部分の曲率半径が０．５μｍ以下であることを特徴とす
る電力用素子を提供する。

【００１７】かかる本発明において、以下の構成を備え
たものが好ましい。（１）前記接合の先鋭化された部分の曲率半径が０．１
μｍ以下であること。（２）前記先鋭化された部分は、段差形状の角部に対応
すること。

【００１８】（３）前記段差形状は、Ｖ字状若しくは矩
形状であること。また、本発明の第２は、｛１００｝の結晶面方位を有す
る半導体基板に設けられた第１導電型半導体領域と、第
２導電型半導体領域とを備え、前記第１導電型半導体領
域と第２導電型半導体領域との間に形成される接合の一
部が先鋭化されており、この先鋭化された部分は｛１１
１｝の結晶面方位の面により構成されていることを特徴
とする電力用素子を提供する。

【００１９】本発明の第１および第２によれば、第１導
電型半導体領域と第２導電型半導体領域とが接して形成
されるＰＮ接合の一部が先鋭化された形状となるように
形成されているので、ＰＮ接合の先鋭化された部分のビ
ルトインポテンシャルが他の部分に比べて低くなる。こ
のため、バイポーラ型電力用半導体素子等の場合におい
てオン電圧を増加させる大きな要因となっていたビルト
インポテンシャルを低下させることができ、オン電圧を
著しく低減することが可能となる。したがって、ＰＮ接
合のビルトインポテンシャルの大きさが障害となってい
たバイポーラ型電力用半導体素子等を比較的低耐圧の用
途にも適用することが可能となる。

【００２０】また、本発明の第３は、基板の半導体領域
と、この半導体領域と接して設けられ、前記半導体領域
とショットキー接合を形成する電極とを備え、前記ショ
ットキー接合の一部が先鋭化されており、この先鋭化さ
れた部分の曲率半径が０．５μｍ以下であることを特徴
とする電力用素子を提供する。

【００２１】かかる本発明において、以下の構成を備え
たものが好ましい。（１）前記接合の先鋭化された部分の曲率半径が０．１
μｍ以下であること。（２）前記先鋭化された部分は、段差形状の角部に対応
すること。

【００２２】（３）前記段差形状は、Ｖ字状若しくは矩
形状であること。また、本発明の第４は、｛１００｝の結晶面方位を有す
る半導体基板に設けられた半導体領域と、この半導体領
域と接して設けられ、前記半導体領域とショットキー接
合を形成する電極とを備え、前記ショットキー接合の一
部が先鋭化されており、この先鋭化された部分は｛１１
１｝の結晶面方位の面により構成されていることを特徴
とする電力用素子を提供する。

【００２３】本発明の第３および第４によれば、半導体
領域と電極とが接して形成されるショットキー接合の一
部が先鋭化された形状となるように形成されているの
で、ショットキー接合の先鋭化された部分のバリアハイ
トが他の部分に比べて低くなる。このため、ショットキ
ーバリアダイオードのオン電圧を増加させる大きな要因
となっていたバリアハイトを低下させることができ、オ
ン電圧を著しく低減することが可能である。

【００２４】また、本発明の第５は、固体と当該固体の
一方の面に形成されたエミッタと、前記固体の前記エミ
ッタと相対する面に形成されたアノードとからなり、前
記エミッタが前記アノードに対して負にバイアスされた
とき、前記エミッタより前記固体中に電子が電界放射効
果により注入されることを特徴とする電力用素子を提供
する。

【００２５】かかる本発明において、以下の構成を備え
たものが好ましい。（１）前記エミッタと前記アノード間の固体中に少なく
とも一つのゲートが埋め込まれていること。

【００２６】（２）前記固体及び前記ゲートはともに半
導体からなるとともに、前記ゲートは、電子が電界放射
効果により注入される前記固体の部分と実質的に同一の
組成の半導体層からなり、かつｐ型導電層であること。

【００２７】（３）電子が電界放射効果により注入され
る前記固体の部分は、ダイヤモンド、炭化珪素、窒化ボ
ロン、窒化アルミニウム、窒化ガリウム、又はこれらの
固溶体からなる絶縁物もしくは半導体であること。

【００２８】（４）電子が電界放射効果により注入され
る前記固体の部分は、ダイヤモンド又は閃亜鉛鉱型の結
晶からなる絶縁物もしくは半導体であること。（５）前記エミッタ又は前記アノードが形成される前記
固体の表面は、｛１００｝の結晶面方位を有すること。

【００２９】（６）前記エミッタの、電子が電界放射効
果により注入される前記固体の部分に接する表面には、
Ｔｉ及びＣｒの少なくとも一つを含有する金属薄膜が形
成されていること。

【００３０】（７）電子が電界放射効果により注入され
る前記固体は平板結晶であり、前記エミッタは、当該平
板結晶の一方の面に異方性エッチングを用いて先端が尖
った孔を形成し、当該孔中に導電性材料を埋め込むこと
により形成されるものであること。

【００３１】本発明の第５によれば、真空中への電子の
電界放射現象ではなく、固体中への電子の電界放射現象
を用いることによって、電界放射型の電力用素子を構成
する。真空マイクロ素子で見出される二つの顕著な問題
点、すなわち、放電破壊によるエミッタ部の破損と特性
の変動は、共に、電子の電界放射現象が起きる空間が真
空であることに起因した現象である。本発明のように、
電子が電界放射される空間を固体内とすれば、真空マイ
クロ素子における問題点は基本的に解決される。さら
に、真空マイクロ素子のように各エミッタごとに電流制
限回路を設けて放電破壊現象を防止することが不要とな
るため、動作回路は極めて簡単となり、素子破壊防止の
ために費やされる余分な電力を減らすことができ、高速
かつ低消費電力の電力用素子を提供することが可能とな
る。

【００３２】電子が固体中に電界放射される現象はこれ
まで電子装置としては用いられていない。物理的現象と
して存在するはずの固体中への電界放射現象が電子装置
として利用され得なかったのには、いくつかの理由が考
えられる。トンネル現象によって電子を引き出し放射さ
せるには10⁸ V/cm程度に高い電界が必要とされる。この
ような高電界は固体材料の本質的な絶縁破壊電圧に近い
領域である。このような絶縁破壊に近い高電界下では、
固体の欠陥が致命的問題となる。この問題は、固体材料
として絶縁破壊を起こしにくい丈夫な高融点材料で、か
つ、欠陥の少ない単結晶が成長できる材料で素子を製作
することにより解決することができる。即ち、欠陥を発
生しにくい素子構造の適用と、欠陥を発生させない素子
構造形成プロセスを用いることにより解決することが可
能である。

【００３３】また、かかる本発明の第５による電力用素
子において、エミッタに作用するゲートが実質的に固体
中に埋め込まれた構造となっており、かかる構造とする
ことにより、高電界下で固体表面を通して起きる沿面放
電は発生せず、ガス成分の脱吸着現象も発生しない。

【００３４】さらに、ゲートの材料とゲートが埋め込ま
れる固体の材料とが組成的に実質的に同一と認められな
い場合には、電界放射型の電力用素子の堆積の際に結晶
欠陥の発生が避けられない。ゲートの材料をゲートが埋
め込まれる固体の材料と実質的に同一の組成とした場合
には、ゲート部分に不純物を高濃度に添加することによ
って低抵抗ゲートを容易に形成することができる。

【００３５】電子がエミッタから電界放射によって注入
される固体材料は、トンネルに対するポテンシャル障壁
をできるだけ低くする点から、ｎ型もしくはノンドープ
とするのが良い。この点でゲートの導電型はｐ型とする
のが良い。

【００３６】また、電子が電界放射効果により注入され
る前記固体の部分として、ダイヤモンド、炭化珪素、窒
化ボロン、窒化アルミニウム、窒化ガリウム、又はこれ
らの固溶体からなる絶縁物もしくは半導体を用いると好
ましいが、これは次の理由によるものである。即ち、Ｉ
Ｖ族元素半導体やＩＩＩ−Ｖ族の化合物半導体のなかで
も禁制体幅の広い、ダイヤモンドや炭化珪素、窒化ボロ
ンや窒化アルミニウム、窒化ガリウムは高融点材料であ
り、また、絶縁破壊電界も高い。したがって、これらの
材料は放電破壊現象を起こすことなく素子動作を行う点
で優れている。

【００３７】また、電子が電界放射効果により注入され
る前記固体の部分として、ダイヤモンド又は閃亜鉛鉱型
の結晶からなる絶縁物もしくは半導体を用いる場合に
は、特に前記固体の表面が｛１００｝の結晶面方位を有
すると、異方性エッチングによりエッチング孔は｛１１
１｝面で囲まれた四角錐となり、エッチング孔の先端は
極めて尖った形状となる。このエッチング孔を適当な導
電材料で埋め込むことにより、固体中へ電子を電界放射
効果によって注入する良好なエミッタが構成される。

【００３８】また、前記エミッタの、電子が電界放射効
果により注入される前記固体の部分に接する表面に、Ｔ
ｉ及びＣｒの少なくとも一つを含有する金属薄膜が形成
されていることが好ましいが、これは以下の理由による
ものである。即ち、異方性エッチングによって形成した
エッチング孔に導電材料を埋め込み、良好なエミッタを
形成するためには、エッチングで形成された孔の先端ま
で導電材料を侵入させることが望ましい。曲率半径の小
さい先端部まで導電材料を侵入させる上での障害は、固
体である導電材料の表面張力である。ダイヤモンド等の
高融点材料の場合、Ｔｉ及びＣｒの少なくとも一つを含
有する金属薄膜は、曲率半径の小さいエッチング孔の先
端部まで侵入することが確認された。これはＴｉ及びＣ
ｒの少なくとも一つを含有する金属はダイヤモンド等の
高融点材料との濡れ性が良好であることを反映した結果
と考えられる。Ｔｉ及びＣｒの少なくとも一つを含有す
る金属薄膜を緩衝層として、電子が注入される固体と前
記エミッタ電極（カソード電極）との間に導入すること
により、低電圧で動作するエミッタ構造を実現すること
ができた。

【００３９】また、電子が電界放射効果により注入され
る前記固体は平板結晶であり、前記エミッタは、当該平
板結晶の一方の面に異方性エッチングを用いて先端が尖
った孔（四角錐状孔等）を形成し、当該孔中に導電性材
料を埋め込むことにより形成されるものであることが以
下の理由により望ましい。

【００４０】即ち、前述したように真空マイクロ素子に
おける一つの問題はエミッタ間の特性のばらつきである
が、かかる本発明による電力用半導体素子の場合には、
微小な曲率半径を有するエミッタ先端構造を製作するの
に必要な工程は一つの異方性エッチング工程である。ま
た、エミッタ構造は結晶各面の特性によって決定される
ものであるために、極めて再現性が高い。スピント型の
エミッタ構造の場合のように、微小な曲率半径を有する
構造を、工程を実施する度に変化する環境の下で、形成
するのは再現性に乏しく極めて困難である。各エミッタ
ごとのばらつきも極めて大きなものにならざるを得な
い。

【００４１】一方、真空マイクロ素子の製造方法におい
てシリコン等の結晶に異方性エッチングにより形成した
エッチング孔を鋳型として別種の材料からエミッタを形
成する場合も、結晶の異方性エッチングによってエミッ
タ構造を製作する点においては本発明の場合と同様であ
るが、鋳型の除去等、他段階のプロセスを経てエミッタ
構造が製作される点と、異方性エッチングによって製作
されたエッチング孔そのものがエミッタ構造の一部とは
なっていない点で異なる。多数の段階の工程を経た後で
は、形状の変形も著しくなり、また、エミッタ間のばら
つきも増大する。本発明では、一度のエッチング工程で
エミッタ構造を製作できるために極めて再現性良く、か
つ均一にエミッタを製造することが可能である。

【００４２】

【発明の実施の形態】以下、本発明の電力用素子に係る
実施形態を図面を参照しながら説明する。（第１の実施形態）図１は、本発明の第１の実施形態に
係わる電力用素子の素子構造を示す断面図である。図１
に示される本実施形態の半導体素子は、いわゆるトレン
チゲート型ＩＧＢＴであり、ｐ型コレクタ層１とｎ型ベ
ース層３とからなるＰＮ接合２の一部に先鋭化された部
分を有している。この先鋭化された部分の曲率半径は概
略０．０１〜０．１μｍである。ｎ型ベース層３上には
これと接するようにｐ型ベース層４が形成され、ｐ型ベ
ース層４の表面にはｎ⁺ 型ソース層５が形成されてい
る。また、ｎ⁺ 型ソース層５及びｐ型ベース層を貫通す
るように溝が設けられ、この溝にはゲート絶縁膜６を介
してゲート電極７が埋め込まれている。ｎ⁺ 型ソース層
５及びｐ型ベース層４にはソース電極８がコンタクト
し、ｐ型コレクタ層１にはコレクタ電極９がコンタクト
している。

【００４３】かかる構造によれば、ＰＮ接合２の先鋭化
された部分のビルトインポテンシャルが他の部分よりも
低くなり、その分だけ素子のオン電圧が低減される。そ
の結果、ＰＮ接合のビルトインポテンシャルの大きさが
障害となっていたＩＧＢＴを比較的低耐圧の用途にも適
用することが可能となる。

【００４４】次に、第１の実施形態に係わる電力用素子
の基板を作製するための第１の方法について説明する。
図２はこの第１の方法を示す工程断面図である。まず、
図２（ａ）に示すようにｎ型基板２１に異方性エッチン
グを施すことによりＶ字形の溝２２ａを形成し、次に熱
酸化を行って溝２２ａの先端部の先鋭化を行う（図２
（ｂ））。２２ｂはこの先鋭化により形成された先端部
である。

【００４５】次に、熱酸化によりｎ型基板２１の表面に
形成された熱酸化膜を除去した後、その上に高濃度ｐ型
層２３をエピタキシャル成長する（図２（ｃ））。高濃
度ｐ型層２３の表面には段差２３ａが形成される。必要
により高濃度ｐ型層２３の表面をラッピングなどによっ
て平坦化して図１の基板とする。ここで、ｎ型基板２１
はｎ型ベース層３、高濃度ｐ型層２３はｐ型コレクタ層
１となり、ｎ型基板２１と高濃度ｐ型層２３との間には
一部が先鋭化されたＰＮ接合が形成される。その後は、
この基板をひっくり返して通常のＩＧＢＴ作製プロセス
工程で第１の実施形態に係わる電力用半導体素子を作製
することができる。

【００４６】上記した異方性エッチングの工程は、基板
としてシリコン（Ｓｉ）基板や立方晶炭化珪素（３Ｃ−
ＳｉＣ）基板を用いた場合はエッチング液としてＫＯＨ
を用いることができる。

【００４７】次に、第１の実施形態に係わる電力用素子
の基板を作製するための第２の方法について説明する。
図３はこの第２の方法を示す工程断面図である。まず、
図３（ａ）に示すように高濃度ｐ型基板３１に異方性エ
ッチングを施すことによりＶ字形の溝３２を形成し、そ
の上にｎ型層３３をエピタキシャル成長する（図３
（ｂ））。高濃度ｐ型層３３の表面には段差３３ａが形
成される。必要によりｎ型層３３の表面をラッピングな
どによって平坦化して図１の基板とする。また、高濃度
ｐ型基板３１もそのエピタキシャル成長する面と反対側
の面を研磨することにより薄くしても良い。ここで、高
濃度ｐ型基板３１はｐ型コレクタ層１、ｎ型層３３はｎ
型ベース層３となり、高濃度ｐ型基板３１とｎ型層３３
との間には先鋭化した先端部を有するＰＮ接合が形成さ
れる。その後は、通常のＩＧＢＴ作製プロセス工程で第
１の実施形態に係わる電力用半導体素子を作製すること
ができる。この第２の方法においても上記した異方性エ
ッチングを用いることが可能である。

【００４８】（第２の実施形態）図４は、本発明の第２
の実施形態に係わる電力用素子の素子構造を示す断面図
である。この図において、図１と同一部分には同一の符
号を付して示し詳細な説明は省略する。

【００４９】本実施形態の半導体素子では、ｐ型コレク
タ層４１とｎ型ベース層４３との間にＰＮ接合４２が形
成され、このＰＮ接合４２の一部はリアクティブイオン
エッチング（ＲＩＥ）などによって先鋭化されている。
即ち、リアクティブイオンエッチング（ＲＩＥ）などに
よってｐ型コレクタ層４１に溝を形成し、この溝を含む
ｐ型コレクタ層４１全面にｎ型ベース層４３をエピタキ
シャル成長により形成することにより、溝の角が尖端部
となったＰＮ接合４２が形成される。この先鋭化された
部分の曲率半径は概略０．３μｍである。

【００５０】また、これとは反対にリアクティブイオン
エッチング（ＲＩＥ）などによってｎ型ベース層４３に
溝を形成し、この溝を含むｎ型ベース層４３全面にｐ型
コレクタ層４１をエピタキシャル成長により形成するこ
とによっても同様の基板が得られる。

【００５１】このように先鋭化された部分のビルトイン
ポテンシャルは低くなり、これによってオン電圧を低減
することが可能となる。この方法によれば、薬液による
異方性エッチングができない材料においてもＲＩＥによ
って溝を形成することができるので、適用可能な材料の
範囲が広くなるという利点を有している。

【００５２】上記したリアクティブイオンエッチングの
工程は、基板としてシリコン（Ｓｉ）基板を用いた場合
はエッチングガスとしてＨＢｒとＮＦ₃ を含む混合ガス
を用い、炭化珪素（ＳｉＣ）基板を用いた場合はエッチ
ングガスとしてＳＦ₆ とＯ₂を含む混合ガス、又はＮＦ₃
を含むガスを用いることができる。

【００５３】（第３の実施形態）図５は、本発明の第３
の実施形態に係わる電力用素子の素子構造を示す断面図
である。この図において、図１と同一部分には同一の符
号を付して示し詳細な説明は省略する。

【００５４】本実施形態の半導体素子では、ｐ型コレク
タ層５１とｎ型ベース層５３との間にＰＮ接合５２が形
成され、このＰＮ接合５２の一部は第２の実施形態の場
合よりもさらに先鋭化されている。即ち、リアクティブ
イオンエッチング（ＲＩＥ）のエッチング条件を選ぶこ
とによってｎ型ベース層５３に底面端部がえぐれた溝を
形成し、この溝を含むｎ型ベース層５３全面にｐ型コレ
クタ層５１をエピタキシャル成長により形成し、この基
板をひっくり返すことにより、溝のえぐれた部分が尖端
部となったＰＮ接合５２が形成される。この先鋭化され
た部分の曲率半径は概略０．０１〜０．１μｍである。
本実施形態の装置によれば、第２の実施形態よりもさら
にビルトインポテンシャルを低くすることができ、オン
電圧を更に低減することが可能となる。

【００５５】上記したリアクティブイオンエッチングの
工程としては、溝側壁の堆積膜生成が抑えられるように
Ｏ₂ ガス流量を抑えるなどの方法を用いることができ
る。かかる方法により、溝をボーイング形状（溝のほぼ
中間深さの部分の幅が溝の開口部及び底部の幅よりも広
くなった形状）として斜め入射イオンを増加させること
ができ、底面端部がえぐれた溝を形成することが可能で
ある。

【００５６】（第４の実施形態）図６は、本発明の第４
の実施形態に係わる電力用素子の素子構造を示す断面図
である。図６に示される本実施形態の半導体素子は、い
わゆるトレンチ型ショットキーバリアダイオードであ
り、ｎ型ベース層６２とショットキー電極６７とからな
るショットキー接合６６の一部に先鋭化された部分を有
している。この先鋭化された部分の曲率半径は概略０．
０１〜０．１μｍである。ｎ型ベース層６２のショット
キー電極６７と反対側の面には高濃度ｎ型層６１が形成
されており、この高濃度ｎ型層６１にはアノード電極
（オーミック電極）６８がコンタクトしている。

【００５７】また、ｎ型ベース層６２はメサ型に形成さ
れており、ｎ型ベース層６２のメサ領域６３に隣接して
溝が設けられている。この溝の表面には高濃度ｐ型層６
４が形成されており、当該溝を埋め込むように高濃度ｐ
型ポリシリコン層６５が形成されている。ショットキー
接合６６の先鋭化された部分の深さは、高濃度ｐ型ポリ
シリコン層６５の深さよりも浅くなっている。前記ショ
ットキー電極６７は、高濃度ｐ型層６４及び高濃度ｐ型
ポリシリコン層６５にもコンタクトしている。

【００５８】かかる構造によれば、先鋭化された部分の
バリアハイトが他の部分よりも低くなり、その分だけ素
子のオン電圧が低減される。その結果、安定した電極材
料を用いてバリアハイトを低下させることが可能とな
る。

【００５９】本実施形態に係わる電力用半導体素子の基
板において、ｎ型ベース層６２のメサ領域６３とショッ
トキー電極６７との間のショットキー接合６６に先鋭化
部分を形成するためには、第１の実施形態で述べた異方
性エッチング方法を用いることができ、異方性エッチン
グにより形成した孔にショットキー電極６７を埋め込ん
でショットキーバリアダイオードを作製することが可能
である。

【００６０】（第５の実施形態）図７は、本発明の第５
の実施形態に係わる電力用素子の素子構造を示す断面図
である。この図において、図１と同一部分には同一の符
号を付して示し詳細な説明は省略する。

【００６１】本実施形態の半導体素子では、ｎ型ベース
層６２のメサ領域７３とショットキー電極７７との間に
ショットキー接合７６が形成され、このショットキー接
合７６の一部はリアクティブイオンエッチング（ＲＩ
Ｅ）などによって先鋭化されている。即ち、リアクティ
ブイオンエッチング（ＲＩＥ）などによってｎ型ベース
層６２のメサ領域７３に溝を形成し、この溝を含むメサ
領域７３全面にショットキー電極７７を形成することに
より、溝の角が尖端部となったショットキー接合７６が
形成される。ショットキー接合７６の先鋭化された部分
の深さは、高濃度ｐ型ポリシリコン層６５の深さよりも
浅くなっている。上記先鋭化された部分の曲率半径は概
略０．３μｍである。

【００６２】上記したように溝の角が尖端部となったシ
ョットキー接合７６によれば、この尖端部のバリアハイ
トが低くなってオン電圧を低減することが可能となる。
このような構成によれば、薬液による異方性エッチング
ができない材料においてもＲＩＥによって溝を形成する
ことができるので、適用可能な材料の範囲が広くなると
いう利点を有している。

【００６３】本実施形態に係わる電力用半導体素子の基
板において、ｎ型ベース層６２のメサ領域７３とショッ
トキー電極７７との間のショットキー接合７６に先鋭化
部分を形成するためには、第２の実施形態で述べた異方
性エッチング方法を用いることができ、異方性エッチン
グにより形成した孔にショットキー電極７７を埋め込ん
でショットキーバリアダイオードを作製することが可能
である。

【００６４】（第６の実施形態）図８は、本発明の第６
の実施形態に係わる電力用素子の素子構造を示す断面図
である。この図において、図１と同一部分には同一の符
号を付して示し詳細な説明は省略する。

【００６５】本実施形態の半導体素子では、ｎ型ベース
層６２のメサ領域８３とショットキー電極８７との間に
ショットキー接合８６が形成され、このショットキー接
合８６の一部は第５の実施形態の場合よりもさらに先鋭
化されている。即ち、リアクティブイオンエッチング
（ＲＩＥ）のエッチング条件を選ぶことによってｎ型ベ
ース層６２のメサ領域８３に底面端部がえぐれた溝を形
成し、この溝を含むメサ領域８３全面にショットキー電
極８７を形成することにより、溝のえぐれた部分が尖端
部となったショットキー接合８６が形成される。ショッ
トキー接合８６の先鋭化された部分の深さは、高濃度ｐ
型ポリシリコン層６５の深さよりも浅くなっている。こ
の先鋭化された部分の曲率半径は概略０．０１〜０．１
μｍである。本実施形態の装置によれば、第５の実施形
態よりもさらに上記尖端部のバリアハイトが低くなって
オン電圧を更に低減することが可能となる。

【００６６】本実施形態に係わる電力用半導体素子の基
板において、ｎ型ベース層６２のメサ領域８３とショッ
トキー電極８７との間のショットキー接合８６に先鋭化
部分を形成するためには、第３の実施形態で述べた異方
性エッチング方法を用いることができ、異方性エッチン
グにより形成した孔にショットキー電極８７を埋め込ん
でショットキーバリアダイオードを作製することが可能
である。

【００６７】（第７の実施形態）図９は、本発明の第７
の実施形態に係わる電力用素子の素子構造を示す断面図
である。図９に示すように、（１００）を主面とするノ
ンドープダイヤモンド板状結晶９１の一方の面には、先
端が先鋭化された角錐状孔９２が形成され、この角錐状
孔９２にはＭｏ金属層９３が埋め込まれてエミッタが構
成されている。角錐状孔９２とＭｏ金属層９３との間に
は、厚みが１ｎｍのＴｉ薄膜９４が挿入されている。角
錐状孔９２の先端部の曲率半径は概略０．０１〜０．１
μｍである。ダイヤモンド板状結晶９１の、エミッタに
相対する面にはＴｉ層、Ｐｔ層、Ａｕ層が順に積層され
てなる電極９５がアノード電極として形成されている。
また、エミッタとして機能する角錐状孔９２の先端部を
取り囲むごとくｐ型ダイヤモンド層９６がダイヤモンド
板状結晶９１に埋め込まれ、ゲートとして機能する。

【００６８】かかる構造の電子装置では、エミッタが負
になるようバイアスが印加された時、エミッタなるＭｏ
金属層９３の角錐状孔９２の先端部から電子が電界放射
効果によってダイヤモンド板状結晶層９１に注入され、
アノード電極９５から電流が取り出される。これはいわ
ゆる真空マイクロ素子によって実現される機能と同一で
ある。しかるに本発明の素子の場合には、真空マイクロ
素子で観測されたエミッタの溶融破壊現象や、雑音や異
常な特性変動は観測されなかった。

【００６９】（第８の実施形態）図１０は、本発明の第
８の実施形態に係わる電力用素子の製造方法を示す工程
断面図である。まず、図１０（ａ）に示すように、厚さ
が１００μｍの結晶面が（１００）のダイヤモンド結晶
１０１の表面に真空蒸着法によって０．５μｍ厚のＳｉ
Ｏ₂ 膜１０２を形成し、ＳｉＯ₂ 膜１０２上にフォトリ
ソグラフィー法によってリング状の開口部を有するフォ
トレジストマスク１０３を形成する。

【００７０】次に、図１０（ｂ）に示すように、フォト
レジストマスク１０３を用いて、反応性イオンエッチン
グ法によってＳｉＯ₂ 膜１０２を選択エッチングする。
このエッチングにおいて、ＳＦ₆ 、ＣＨＦ₃ 等のガスを
用いる。その後、Ｏ₂ アッシャーによりフォトレジスト
マスク１０３を除去してＳｉＯ₂ マスク１０４を形成す
る。

【００７１】次に、図１０（ｃ）に示すように、ＳｉＯ
₂ マスク１０４を用いてダイヤモンド結晶１０１中にｐ
型不純物であるＢの拡散を行い、ｐ型ダイヤモンド層か
らなるリング状のゲート層１０５を形成する。ＳｉＯ₂
マスク１０４は希フッ酸によりエッチング除去し、この
後ダイヤモンド結晶１０１面上に、ＣＶＤ法によって２
μｍ厚のノンドープダイヤモンド層１０６を一様にホモ
エピタキシャル成長する。しかる後に０．５μｍ厚のＳ
ｉＯ₂ 膜１０７をＣＶＤ法によって再度形成し、フォト
リソグラフィ法によってゲート層１０５の中心部に開口
を有するフォトレジストマスク１０８を形成する。

【００７２】次に、図１０（ｄ）に示すように、フォト
レジストマスク１０８を用いてＳｉＯ₂ 膜１０７をエッ
チングし、ＳｉＯ₂ マスク１０９を形成する。さらに、
フォトレジストマスク１０８を除去した後、ＳｉＯ₂ マ
スク１０９を用い熱酸化によりノンドープダイヤモンド
層１０６に対して異方性エッチングを行い、ノンドープ
ダイヤモンド層１０６に四角錐状孔１１０を形成する。
この四角錐状孔１１０の先端部の曲率半径は概略０．０
１〜０．１μｍである。

【００７３】しかる後に、図１０（ｅ）に示すように、
ＳｉＯ₂ マスク１０９上から真空蒸着法によってＴｉ層
１１１を１ｎｍ堆積させた後、Ｍｏ層１１２を真空蒸着
してカソード電極を形成する。ダイヤモンド結晶１０１
のカソード電極１１２と反対側の面にはＴｉ層、Ｐｔ
層、Ａｕ層を順に真空蒸着してアノード電極１１０を形
成する。なお、Ｔｉ層１１１はノンドープダイヤモンド
層１０６全面に形成しても良いし、図１０（ｅ）のよう
に四角錐状孔１１０内に選択的に形成しても良い。後者
の場合にはウエハーの反りが低減されるという利点があ
る。

【００７４】かかる製造方法によって製作された電界放
射電子装置は、各エミッタ間の特性のばらつきが極めて
少なく、安定した特性を実現することが可能となった。
なお、本発明は上記実施形態に限定されることはない。
例えばＧＴＯサイリスタのＰエミッタ層とＮベース層と
の間の接合に先端部を用いるなど、逆耐圧の要求されな
いＰＮ接合ならば、種々のデバイスに適用してそれらの
オン電圧を低減することができる。

【００７５】また、第７及び第８の実施形態では基本的
な構造のみを示したが、この構造を繰り返した構造やゲ
ート形状を変形した構造などにも適用することができ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施できる。

【００７６】

【発明の効果】以上述べたように、本発明によれば、先
鋭化されたＰＮ接合やショットキー接合が形成されるこ
とにより、ビルトインポテンシャルやショットキーバリ
アハイトが低減して、オン電圧の小さな電力用素子を実
現することができる。

【００７７】また、本発明によれば、固体中への電子の
電界放出現象を用いることにより、放電破壊や特性変動
の問題を解決し、高速かつ低消費電力で安定した動作を
有する特性の優れた電力用素子を提供することが可能と
なる。この点で本発明の価値は極めて高い。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係わる電力用半導
体素子の素子構造を示す断面図。

【図２】本発明の第１の実施形態に係わる電力用半導
体素子を製造する第１の方法を示す工程断面図。

【図３】本発明の第１の実施形態に係わる電力用半導
体素子を製造する第２の方法を示す工程断面図。

【図４】本発明の第２の実施形態に係わる電力用半導
体素子の素子構造を示す断面図。

【図５】本発明の第３の実施形態に係わる電力用半導
体素子の素子構造を示す断面図。

【図６】本発明の第４の実施形態に係わる電力用半導
体素子の素子構造を示す断面図。

【図７】本発明の第５の実施形態に係わる電力用半導
体素子の素子構造を示す断面図。

【図８】本発明の第６の実施形態に係わる電力用半導
体素子の素子構造を示す断面図。

【図９】本発明の第７の実施形態に係わる電子の固体
中への電界放出現象を用いた電力用素子の素子構造を示
す断面図。

【図１０】本発明の第８の実施形態に係わる電子の固
体中への電界放出現象を用いた電力用素子を製造する方
法を示す工程断面図。

【図１１】従来のトレンチ型ＩＧＢＴの素子構造を示
す断面図。

【図１２】従来のトレンチ型ショットキーバリアダイ
オードの素子構造を示す断面図。

【符号の説明】

１、４１、５１…ｐ型コレクタ層２、４２、５２…ＰＮ接合３、４３、５３…ｎ型ベース層４…ｐ型ベース層５…ｎ⁺ 型ソース層６…ゲート絶縁膜７…ゲート電極８…ソース電極９…コレクタ電極６１…高濃度ｎ型層６２…ｎ型ベース層６３、７３、８３…メサ領域６４…高濃度ｐ型層６５…高濃度ｐ型ポリシリコン層６６、７６、８６…ショットキー接合６７、７７、８７…ショットキー電極６８…アノード電極（オーミック電極）９１…ノンドープダイヤモンド結晶９２…角錐状孔９３…Ｍｏ金属層９４…Ｔｉ薄膜９５…アノード電極９６…ゲート（ｐ型ダイヤモンド層）１０１…ダイヤモンド結晶１０２…ＳｉＯ₂ 膜１０３…レジストマスク１０４…ＳｉＯ₂ マスク１０５…ゲート層１０６…ノンドープダイヤモンド層１０７…ＳｉＯ₂ 膜１０８…フォトレジストマスク１０９…ＳｉＯ₂ １１０…アノード電極１１１…四角錐状孔１１２…カソード電極

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336 H01L 29/40 - 29/51

Claims

(57)【特許請求の範囲】

【請求項１】基板に設けられた第１導電型半導体領域
と、この第１導電型半導体領域と接して設けられ、前記
第１導電型半導体領域と接合を形成する第２導電型半導
体領域とを備え、前記第１導電型半導体領域と第２導電
型半導体領域との間に形成される接合の一部は、その断
面形状がＶ字状となるように先鋭化されており、この先
鋭化された部分の曲率半径が０．５μｍ以下であること
を特徴とする電力用素子。
【請求項２】前記接合の先鋭化された部分の曲率半径が
０．１μｍ以下であることを特徴とする請求項１記載の
電力用素子。
【請求項３】基板に設けられた第１導電型半導体領域
と、この第１導電型半導体領域と接して設けられ、前記
第１導電型半導体領域と接合を形成する第２導電型半導
体領域とを備え、前記第１導電型半導体領域には底面端
部がえぐれた溝が設けられ、この溝に前記第２導電型領
域が埋め込まれて前記第１導電型半導体領域と第２導電
型半導体領域との間に接合が形成され、前記溝のえぐれ
た部分に相当する前記接合の一部の曲率半径が０．５μ
ｍ以下であることを特徴とする電力用素子。
【請求項４】前記接合の一部の曲率半径が０．０１〜
０．１μｍであることを特徴とする請求項３記載の電力
用素子。
【請求項５】基板の半導体領域と、この半導体領域と接
して設けられ、前記半導体領域とショットキー接合を形
成する電極とを備え、前記ショットキー接合の一部が先
鋭化されており、この先鋭化された部分の曲率半径が
０．５μｍ以下であることを特徴とする電力用素子。
【請求項６】前記ショットキー接合の一部は、その断面
形状がＶ字状となるように先鋭化されていることを特徴
とする請求項５記載の電力用素子。
【請求項７】前記ショットキー接合の先鋭化された部分
の曲率半径が０．１μｍ以下であることを特徴とする請
求項５又は６記載の電力用素子。
【請求項８】基板の半導体領域と、この半導体領域と接
して設けられ、前記半導体領域とショットキー接合を形
成する電極とを備え、前記半導体領域には底面端部がえ
ぐれた溝が設けられ、この溝に前記電極が埋め込まれて
前記半導体領域と電極との間にショットキー接合が形成
され、前記溝のえぐれた部分に相当する前記ショットキ
ー接合の一部の曲率半径が０．５μｍ以下であることを
特徴とする電力用素子。
【請求項９】前記ショットキー接合の一部の曲率半径が
０．０１〜０．１μｍであることを特徴とする請求項８
記載の電力用素子。