JP2012244042A

JP2012244042A - 半導体装置

Info

Publication number: JP2012244042A
Application number: JP2011114621A
Authority: JP
Inventors: Shuichi Okubo; 秀一大久保; Toru Suzuki; 徹鈴木
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2011-05-23
Filing date: 2011-05-23
Publication date: 2012-12-10
Anticipated expiration: 2031-05-23
Also published as: JP5874893B2

Abstract

【課題】高い負荷短絡耐量を有する絶縁ゲート型の半導体装置を提供すること。
【解決手段】第１の導電型を有する第１の半導体層と、第２の導電型を有する第２の半導体層と、前記第１導電型を有する第３の半導体層と、前記第２導電型を有する第４の半導体層と、複数の第１のトレンチと、第１のゲート絶縁膜と、第１のゲート電極と、コレクタ電極と、エミッタ電極と、を備え、前記第３の半導体層は、相対的に浅く形成された第１の領域と、相対的に深く形成された第２の領域と、を有し、前記第１の領域は、前記複数の第１のトレンチに隣接するように形成され、前記第２の領域は、前記第１の領域を介して前記複数の第１のトレンチから離間するように形成されることを特徴とする。
【選択図】図１

Description

本発明は、トレンチゲート型の半導体装置に関する。

トレンチゲート型の半導体装置として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）は、モータインバータに使用されるスイッチング素子として知られている。従来のＩＧＢＴにおいて、チャネルが形成されるｐ型ベース領域は、素子領域（アクティブ領域）の全面に渡って均一に形成される（特許文献１）。また、ＩＧＢＴは、インバータ回路において様々な短絡モードが発生することを想定して、高い負荷短絡耐量が要求される。

特開２００１−２７４３９９号公報

特許文献１に示される従来のＩＧＢＴは、負荷短絡耐量の改善に関して十分な検討がなされていなかった。本発明は、高い負荷短絡耐量を有する絶縁ゲート型の半導体装置を提供することを目的とする。

本発明の一態様によれば、第１の導電型を有する第１の半導体層と、前記第１の半導体層上に形成された第２の導電型を有する第２の半導体層と、前記第２の半導体層上に形成された前記第１導電型を有する第３の半導体層と、前記第３の半導体層上に形成された前記第２導電型を有する第４の半導体層と、前記第３の半導体層と前記第４の半導体層とを貫通して前記第２の半導体層に到達するように形成された複数の第１のトレンチと、前記複数の第１のトレンチの内部に沿って形成された第１のゲート絶縁膜と、前記複数の第１のトレンチの内部に前記絶縁膜を介して形成された第１のゲート電極と、前記第１の半導体層に電気的に接続するように形成されたコレクタ電極と、前記第４の半導体層に電気的に接続するように形成されたエミッタ電極と、を備え、
前記第３の半導体層は、相対的に浅く形成された第１の領域と、相対的に深く形成された第２の領域と、を有し、前記第１の領域は、前記複数の第１のトレンチに隣接するように形成され、前記第２の領域は、前記第１の領域を介して前記複数の第１のトレンチから離間するように形成されることを特徴とする。

本発明によれば、高い負荷短絡耐量を有する絶縁ゲート型の半導体装置を提供することができる。

本発明の第１の実施例に係る半導体装置の構造断面図である。本発明の実施形態及び比較例に係る半導体装置の特性を示す波形図である。本発明の第１の実施例の変形例に係る半導体装置の構造断面図である。本発明の第２の実施例に係る半導体装置の構造断面図である。

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記の者に特定するものではない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる

（実施例１）
図１は、本発明の第１の実施例に係る半導体装置の構造断面図である。本実施例に係る半導体装置１００は、第１の半導体層１と第２の半導体層２と第３の半導体層３と第４の半導体層４と第１のトレンチ５と第１の絶縁膜６と第１のゲート電極７とコレクタ電極８とエミッタ電極９とを備えるＩＧＢＴ（Insulated Gate
Bipolar Transistor）である。また、第３の半導体層３は、第１の領域３１と第２の領域３２とを有する。

第１の半導体層１は、ｐ型の導電型を有するコレクタ層である。第１の半導体層１上には、ｎ型の導電型を有する第２の半導体層２が形成される。第１の半導体層１と第２の半導体層２とは平坦な界面を形成する。本実施例における第２の半導体層２は、ｎ＋型の導電型を有するバッファ層２１とｎ−型の導電型を有するｎベース層２２とを有する。

第２の半導体層２上には、ｐ型の導電型を有する第３の半導体層３が形成される。第３の半導体層３は、ｐベース層と換言しても良く、相対的に浅く形成された第１の領域３１と相対的に深く形成された第２の領域３２とを有する。第２の領域３２の不純物濃度は、第１の領域３１の不純物濃度と等しいか又はそれよりも高濃度になるように形成される。本実施例における第２の半導体層２と第１の領域３１とは平坦な界面を形成し、第２の半導体層２と第２の領域３２とは湾曲した界面を形成する。

第３の半導体層３上には、ｎ＋型の導電型を有する第４の半導体層４が形成される。第４の半導体層４は、エミッタ層と換言しても良く、第３の半導体層上に複数の島状に形成される。第４の半導体層４は、平面的に見て、ストライプ状、格子状、或いは環状になるように形成することができる。本実施例における第３の半導体層３と第４の半導体層４とは、平坦な界面を形成する。

複数の第１のトレンチ５は、第４の半導体層４の表面（図１における上面）から第３の半導体層３と第４の半導体層４とを貫通し、その底面が第２の半導体層２に到達するように形成される。複数の第１のトレンチ５は、平面的に見て、ストライプ状、格子状、或いは環状になるように所定（例えば５μｍ）の間隔で形成される。第１のトレンチ５の内部には、第１のトレンチ５の内壁に沿って延伸する第１のゲート絶縁膜６と、第１のゲート絶縁膜６を介して第１のトレンチ５の内部を埋め込む第１のゲート電極７と、が形成される。第１のゲート絶縁膜６は、酸化シリコンからなり、第１のゲート電極７は、導電型不純物を含むポリシリコンからなる。

第１の半導体層１の裏面（図１における下面）には、コレクタ電極８が形成される。コレクタ電極８は、第１の半導体層１に対して電気的に接続（オーミックコンタクトを形成）する。第４の半導体層４の表面（図１における上面）には、エミッタ電極９が形成される。エミッタ電極９は、第４の半導体層４に電気的に接続され、且つ、第１のゲート電極７と電気的に絶縁される。また、本実施例におけるエミッタ電極９は、第２の領域３２において第３の半導体層３に電気的に接続される。

本実施例における第１の領域３１は、第１のトレンチ５に隣接するように形成され、第２の領域３２は、第１の領域３１を介して第１のトレンチ５から離間するように形成される。第１の領域３１は、ゲートバイアス時にチャネルが形成される反転層に形成されれば良く、例えば複数の第１のトレンチ５が５μｍ間隔で形成されているとき、第１の領域３１は１μｍ以下の幅（図１における左右方向）で形成される。第１の領域３１の幅は、複数の隣り合う第１のトレンチ５同士の間隔の１／５以下であることが好ましい。また、第２の領域３２の底面は、本実施例において第１のトレンチ５の底面よりも浅くなるように形成されるが、第１のトレンチ５の底面よりも深くなるように形成されても良い。

ＩＧＢＴは、ｎベース層とｐベース層とエミッタ層とから構成される寄生バイポーラトランジスタを有する。半導体装置１００は、ｐベース層に相当する第３の半導体層３に第２の領域３２を設けることで、従来の半導体装置に比べ、上記寄生バイポーラトランジスタの電流利得が小さくなっている。そのため、半導体装置１００は、負荷短絡時においてラッチアップを生じにくく破壊を防ぐことができ、負荷短絡耐量が改善される。

（変形例）
図３は、本発明の第１の実施例の変形例に係る半導体装置の構造断面図である。本変形例に係る半導体装置２００は、第３の半導体層１３が第１の領域１３１と第２の領域１３２とを有する点で半導体装置１００と異なり、その他の点では半導体装置１００と実質的に同一の構成を有する。

本変形例において第２の領域１３２の幅は、隣り合う第１のトレンチ５同士の間隔と略等しくなるように形成される。そのため、第１の領域１３１は第２の領域１３２のうち最も浅い領域と定義されても良く、第２の半導体層２と第１の領域１３１とは少なくとも一部で湾曲した界面を形成する。本変形例に係る半導体装置２００は、半導体装置１００と同様の効果を有する。

（実施例２）
図４は、本発明の第２の実施例に係る半導体装置の構造断面図である。本実施例に係る半導体装置３００は、第４の半導体層１４が選択的に形成され、且つ、第２のトレンチ１５と第２の絶縁膜１６と第２のゲート電極１７とを備える点で半導体装置１００と異なり、その他の点では半導体装置１００と実質的に同一の構成を有する。

第４の半導体層１４は、隣り合う第１のトレンチ５同士の間において、少なくとも第１の領域３１上には形成され、第４の半導体層１４が形成されない領域では第３の半導体層３が露出する。

第２のトレンチ１５は、第３の半導体層３の表面（図１における上面）から第３の半導体層３を貫通し、その底面が第２の半導体層２に到達するように形成される。第２のトレンチ１５の内部には、第２のトレンチ１５の内壁に沿って延伸する第２のゲート絶縁膜１６と、第２のゲート絶縁膜１６を介して第２のトレンチ１５の内部を埋め込む第２のゲート電極１７と、が形成される。第２のゲート電極１７は、エミッタ電極９と電気的に絶縁される。第２のゲート絶縁膜１６及び第２のゲート電極１７は、第１のゲート絶縁膜６及び第１のゲート電極７と同一の材料で形成される。また、第２のトレンチ１５は第４の半導体層１４と隣接しないため、第２のゲート電極１７にゲートバイアスが印加されても電子電流は流れないことから、第２のゲート電極１７はダミーゲートと換言しても良い。

負荷短絡時において半導体装置３００は、半導体装置１００と同様に負荷短絡耐量が改善される。また、図２の実線Ｂに示すように、半導体装置１００（実線Ａ）に比べ、負荷短絡耐量とコレクタ−エミッタ間飽和電圧とのトレードオフがさらに改善される。

以上の実施例で説明された構成、形状、大きさおよび配置関係については、本発明が理解・実施できる程度に概略的に示したものにすぎない。従って本発明は、説明された実施例に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。例えば、本発明に係る半導体装置は、バッファ層２１を備えるパンチスルー型のＩＧＢＴに限定されず、バッファ層２１を備えないノンパンチスルー型のＩＧＢＴであっても良い。

１第１の半導体層
２第２の半導体層
２１バッファ層
２２ｎベース層
３、１３第３の半導体層
３１、１３１第１の領域
３２、１３２第２の領域
４、１４第４の半導体層
５第１のトレンチ
６第１の絶縁膜
７第１のゲート電極
８コレクタ電極
９エミッタ電極
１５第２のトレンチ
１６第２の絶縁膜
１７第２のゲート電極

Claims

第１の導電型を有する第１の半導体層と、
前記第１の半導体層上に形成された第２の導電型を有する第２の半導体層と、
前記第２の半導体層上に形成された前記第１導電型を有する第３の半導体層と、
前記第３の半導体層上に形成された前記第２導電型を有する第４の半導体層と、
前記第３の半導体層と前記第４の半導体層とを貫通して前記第２の半導体層に到達するように形成された複数の第１のトレンチと、
前記複数の第１のトレンチの内部に沿って形成された第１のゲート絶縁膜と、
前記複数の第１のトレンチの内部に前記絶縁膜を介して形成された第１のゲート電極と、
前記第１の半導体層に電気的に接続するように形成されたコレクタ電極と、
前記第４の半導体層に電気的に接続するように形成されたエミッタ電極と、を備え、
前記第３の半導体層は、相対的に浅く形成された第１の領域と、相対的に深く形成された第２の領域と、を有し、
前記第１の領域は、前記複数の第１のトレンチに隣接するように形成され、
前記第２の領域は、前記第１の領域を介して前記複数の第１のトレンチから離間するように形成されることを特徴とする半導体装置。
前記第１の領域の不純物濃度は、前記第２の領域の不純物濃度と等しいか又はそれよりも高濃度であることを特徴とする請求項１に記載の半導体装置。
前記第１の領域の幅は、隣り合う第１のトレンチ５同士の間隔の１／５以下であることを特徴とする請求項１又は２に記載の半導体装置。
前記第２の領域を貫通して前記第２の半導体層に到達し、且つ、前記第４の半導体層から離間するように形成された複数の第２のトレンチを備えることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。