JP2019110298A - 完全に空乏化可能なｎチャネル領域およびｐチャネル領域を有するＩＧＢＴ - Google Patents

完全に空乏化可能なｎチャネル領域およびｐチャネル領域を有するＩＧＢＴ Download PDF

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Abstract

【課題】 完全に空乏化可能なｎチャネル領域およびｐチャネル領域を有するＩＧＢＴを提供する。【解決手段】 パワー半導体デバイスは、第１の負荷端子構造および第２の負荷端子構造に結合された半導体本体を有し、半導体本体は、デバイスの導通状態の間に負荷電流を導通するように構成されており、ドリフト領域を有する。パワー半導体デバイスは複数のセルを含み、各セルは、第１のセル部分内の第１のメサであって、第１のメサは第１のポート領域および第１のチャネル領域を含み、第１のメサは横方向における１００ｎｍ未満の総延長を呈する、第１のメサと、第２のポート領域および第２のチャネル領域を含む第２のセル部分内の第２のメサと、を有する。トレンチ構造は、反転または蓄積によって負荷電流を制御するように構成された制御電極構造を含む。第２の導電型の案内ゾーンは第２のチャネル領域の下方にあり、第１および第２のチャネル領域から変位している。【選択図】図３Ａ

Description

本明細書は、パワー半導体デバイスの実施形態、およびパワー半導体デバイスを加工する方法の実施形態に関する。詳細には、本明細書は、完全に空乏化可能なｎチャネル領域およびｐチャネル領域を有するＩＧＢＴの実施形態、ならびに対応する加工方法の実施形態に関する。
電気エネルギーの変換および電気モータもしくは電気機械の駆動などの、自動車、民生および産業用途における最新のデバイスの多くの機能は半導体デバイスに依存する。例えば、数例を挙げると、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、ＩＧＢＴ）、金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＭＯＳＦＥＴ）、およびダイオードは、以下のものに限定されるわけではないが、電源および電力変換器内のスイッチを含む様々な用途に用いられている。
一般的に、半導体デバイス内で生じる損失を低く維持することが目標とされる。前記損失は本質的に導通損失および／またはスイッチング損失によって生じる。
例えば、パワー半導体デバイスは、複数のＭＯＳ制御ヘッドを含み、各制御ヘッドは、少なくとも１つの制御電極ならびにそれに隣接して配置されたソース領域およびチャネル領域を有し得る。
パワー半導体デバイスを、順方向の負荷電流を導通することができる、導通状態に設定するために、制御電極は、チャネル領域内の負荷電流経路を誘導するための第１の範囲内の電圧を有する制御信号を提供され得る。
パワー半導体デバイスを、半導体デバイスの負荷端子に印加される順方向電圧を阻止することができ、順方向の負荷電流が抑止される、阻止状態に設定するために、制御電極は、チャネル領域内の負荷電流経路を遮断するための第１の範囲と異なる第２の範囲内の電圧を有する制御信号を提供され得る。このとき、順方向電圧は、パワー半導体デバイスのチャネル領域とドリフト領域との間の移行によって形成される接合部における空乏領域を誘導し得る。ここで、空乏領域は「空間電荷領域」とも呼ばれ、主に半導体デバイスのドリフト領域内へ拡大し得る。これに関連して、チャネル領域は、しばしば、「本体領域」とも呼ばれる。本体領域内において、半導体デバイスを導通状態に設定するための制御信号によって、前記負荷電流経路、例えば、反転チャネルが誘導され得る。チャネル領域内の負荷電流経路がなければ、チャネル領域はドリフト領域とともに阻止接合部を形成し得る。
パワー半導体デバイスの損失を低く維持するために、パワー半導体デバイスの半導体本体内の電荷キャリア密度は適切な仕方で制御される必要があり得る。
さらに、高いスイッチング速度は低い損失をもたらし得るが、適用物によっては、ターンオンまたはターンオフ動作の間における電圧の変化率（「ｄＵ／ｄｔ」または、別に、「ｄＶ／ｄｔ」とも呼ばれる）などの、パワー半導体デバイス内における経時的な負荷電流および／または電圧の変化率が所定の最大値を超えないことを必要とする場合がある。
それゆえ、低導通損失および低スイッチング損失をもたらし、且つ、その時に、ターンオンまたはターンオフ動作の間における電圧の変化率が所定の最大値を超えないことを確実にするための容易な可制御性をもたらすパワー半導体デバイスを提供することが望ましくなり得る。
独国特許出願第１０２０１６１１２０１７．０号明細書
一実施形態によれば、パワー半導体デバイスは、第１の負荷端子構造および第２の負荷端子構造に結合された半導体本体を有し、半導体本体は、パワー半導体デバイスの導通状態の間に負荷電流を導通し、パワー半導体デバイスの阻止状態の間に負荷電流を阻止するように構成された第１の導電型のドリフト領域を含み、パワー半導体デバイスは複数のセルを含む。各セルは、第１のセル部分内に含まれる第１のメサであって、この第１のメサは、第１の負荷端子構造に電気接続された第１の導電型の第１のポート領域、およびドリフト領域に結合された第１のチャネル領域を含み、第１のメサは、第１のメサ内の負荷電流部位の鉛直方向に垂直な横方向における１００ｎｍ未満の総延長を呈する、第１のメサと、第２のセル部分内に含まれる第２のメサであって、この第２のメサは、第１の負荷端子構造に電気接続された第２の導電型の第２のポート領域、およびドリフト領域に結合された第２のチャネル領域を含む、第２のメサと、負荷電流を制御するための制御電極構造を含むトレンチ構造と、を含み、第１のセル部分は、導通状態において第１のチャネル領域から第２の導電型の移動電荷キャリアを完全に空乏化するように構成されており、第１のセル部分は、導通状態において第１のチャネル領域内に第１の導電型の移動電荷キャリアのための電流経路を誘導し、阻止状態において第１の導電型の移動電荷キャリアのための電流経路を誘導しないように構成されており、各セルは、第２のチャネル領域の下方に配置されており、鉛直方向に沿って第１のチャネル領域および第２のチャネル領域の両方から空間的に変位した第２の導電型の案内ゾーンであって、この案内ゾーンは第２のメサと横方向に重なり、第１のメサに向かって、横方向においてそれと横方向に重なることなく、横方向に延びる、案内ゾーン、を含む。
別の実施形態によれば、パワー半導体デバイスは、第１の負荷端子構造および第２の負荷端子構造に結合された半導体本体を有し、半導体本体は、負荷電流を導通するように構成されており、第１の導電型のドリフト領域を含み、パワー半導体デバイスは複数のセルを含む。各セルは、第１のセル部分内に含まれる第１のメサであって、この第１のメサは、第１の負荷端子構造に電気接続された第１の導電型の第１のポート領域、およびドリフト領域に結合された第１のチャネル領域を含む、第１のメサと、第２のセル部分内に含まれる第２のメサであって、この第２のメサは、第１の負荷端子構造に電気接続された第２の導電型の第２のポート領域、およびドリフト領域に結合された第２のチャネル領域を含む、第２のメサと、少なくとも第１のチャネル領域内の第１の導電型の移動電荷キャリアのための導電チャネルを用いて負荷電流を制御するための制御電極構造を含むトレンチ構造と、第２のチャネル領域の下方に配置された第２の導電型の案内ゾーンであって、この案内ゾーンは第２のメサと横方向に重なり、第１のメサに向かって、横方向においてそれと横方向に重なることなく、横方向に延びる、案内ゾーンと、案内ゾーンとトレンチ構造との間に配置された第１の導電型のバリアゾーンであって、バリアゾーンは、ドリフト領域のドーパント濃度の少なくとも２倍の大きさのドーパント濃度を有する、バリアゾーンと、を含む。
なおさらなる実施形態によれば、パワー半導体デバイスを加工する方法が提示される。パワー半導体デバイスは、第１の負荷端子構造および第２の負荷端子構造に結合された半導体本体を有し、半導体本体は、負荷電流を導通するように構成されており、第１の導電型のドリフト領域を含み、パワー半導体デバイスは複数のセルを含む。各セルは、第１のセル部分内に含まれる第１のメサであって、この第１のメサは、第１の負荷端子構造に電気接続された第１の導電型の第１のポート領域、およびドリフト領域に結合された第１のチャネル領域を含む、第１のメサと、第２のセル部分内に含まれる第２のメサであって、この第２のメサは、第１の負荷端子構造に電気接続された第２の導電型の第２のポート領域、およびドリフト領域に結合された第２のチャネル領域を含む、第２のメサと、少なくとも第１のチャネル領域内の第１の導電型の移動電荷キャリアのための導電チャネルを用いて負荷電流を制御するための制御電極構造を含むトレンチ構造と、を含む。本方法は、
ａ）第１のメサ内の負荷電流部位の鉛直方向と垂直な横方向における１００ｎｍ未満の総延長を有する第１のメサを設けることと、鉛直方向に沿って第１のチャネル領域および第２のチャネル領域の両方から空間的に変位しつつ、第２のチャネル領域の下方に配置された第２の導電型の案内ゾーンを設けることであって、案内ゾーンは第２のメサと横方向に重なり、第１のメサに向かって、横方向においてそれと横方向に重なることなく、横方向に延びる、設けることと、
ｂ）第２のチャネル領域の下方に配置された第２の導電型の案内ゾーンを設けることであって、案内ゾーンは第２のメサと横方向に重なり、第１のメサに向かって、横方向においてそれと横方向に重なることなく、横方向に延びる、設けることと、案内ゾーンとトレンチ構造との間に配置された第１の導電型のバリアゾーンを設けることであって、バリアゾーンは、ドリフト領域のドーパント濃度の少なくとも２倍の大きさのドーパント濃度を有する、設けることと、
のうちの少なくとも一方を含む。
当業者は、以下の詳細な説明を読み、添付の図面を見れば、追加の特徴および利点を認識するであろう。
図中の部分は必ずしも原寸に比例しておらず、その代わりに、本発明の原理を示すことに重点が置かれている。さらに、図において、同様の参照符号は、対応する部分を指定する。
いくつかの実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に示す。 １つ以上の実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 １つ以上の実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 １つ以上の実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 １つ以上の実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 １つ以上の実施形態に係るパワー半導体デバイスの半導体本体内における電荷キャリア濃度の分布を概略的に示す。 １つ以上の実施形態に係るパワー半導体デバイスの鉛直断面図の区分を概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの水平投影図の区分を各々概略的に示す。 １つ以上の実施形態に係るパワー半導体デバイスの鉛直断面図の区分を概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。 いくつかの実施形態に係るパワー半導体デバイスの鉛直断面図の区分を各々概略的に示す。
以下の詳細な説明では、本明細書の一部をなし、本発明が実施され得る特定の実施形態が例として示される添付の図面を参照する。
以下の詳細な説明では、本明細書の一部をなし、本発明が実施され得る特定の実施形態が例として示される添付の図面を参照する。
その際、「上部（ｔｏｐ）」、「下部（ｂｏｔｔｏｍ）」、「下方（ｂｅｌｏｗ）」、「前方（ｆｒｏｎｔ）」、「後方（ｂｅｈｉｎｄ）」、「裏（ｂａｃｋ）」、「先頭の（ｌｅａｄｉｎｇ）」、「末尾の（ｔｒａｉｌｉｎｇ）」、「上方（ａｂｏｖｅ）」など等の、方向用語は、説明されている図の向きを基準として用いられ得る。実施形態の部分は多数の異なる向きに位置付けることができるため、方向用語は説明の目的のために用いられ、決して限定的なものではない。本発明の範囲から逸脱することなく、他の実施形態が利用されてもよく、構造的変更または論理的変更が行われてもよいことを理解されたい。したがって、以下の詳細な説明は限定的な意味で解釈されるべきでなく、本発明の範囲は添付の請求項によって定義される。
次に、様々な実施形態を詳細に参照する。図に、それらの１つ以上の例が示されている。各例は説明として提供され、本発明の限定として意図されてはいない。例えば、一実施形態の一部として図示または説明されている特徴は、なおさらなる実施形態を生み出すために、他の実施形態上で用いるか、またはそれらと併せて用いることができる。本発明はこのような変更および変形を含むことが意図されている。例は特定の言葉を用いて説明されるが、その言葉は添付の請求項の範囲を限定するものと解釈すべきでない。図面は原寸に比例しておらず、単に図解を目的とするものにすぎない。明確にするために、同じ要素または製作ステップは、別途説明のない限り、異なる図面において同じ参照記号によって指定されている。
用語「水平（ｈｏｒｉｚｏｎｔａｌ）」は、本明細書において使用される時、後述される半導体本体などの、半導体基板または半導体領域の水平面と実質的に平行な向きを記述し得る。これは、例えば、半導体ウェハまたはダイの表面であることができる。例えば、後述される第１の横方向Ｘおよび第２の横方向Ｙは両方とも水平方向であることができ、第１の横方向Ｘおよび第２の横方向Ｙは互いに垂直であり得る。
用語「鉛直（ｖｅｒｔｉｃａｌ）」は、本明細書において使用される時、水平面と垂直に、すなわち、半導体ウェハの表面の法線方向と平行に実質的に配置される向きを記述し得る。例えば、後述される延長方向Ｚは、第１の横方向Ｘおよび第２の横方向Ｙの両方と垂直である鉛直方向であり得る。それゆえ、延長方向Ｚは、本明細書において、鉛直方向Ｚとも呼ばれることになる。
しかし、以下において説明されるパワー半導体デバイスの実施形態は横方向構成または鉛直構成を呈し得ることを理解されたい。
本明細書では、ｎ型にドープされたものは「第１の導電型」と呼ばれ、その一方で、ｐ型にドープされたものは「第２の導電型」と呼ばれる。代替的に、反対のドーピング関係を用いることができ、それにより、第１の導電型をｐ型にドープされたものとすることができ、第２の導電型をｎ型にドープされたものとすることができる。
さらに、本明細書内では、用語「ドーパント濃度」は、平均（ａｖｅｒａｇｅ）ドーパント濃度、または、個別に、特定の半導体領域／ゾーン／区分／層のシート電荷キャリア濃度もしくは平均（ｍｅａｎ）ドーパント濃度を指し得る。それゆえ、例えば、特定の半導体領域は、別の半導体領域のドーパント濃度と比べて、より高いかまたはより低い、あるドーパント濃度を呈すると述べる説明は、半導体領域のそれぞれの平均ドーパント濃度は互いに異なることを指示し得る。
本明細書の文脈では、用語「オーミック接触している」、「電気接触している」、「オーミック接続している」、および「電気接続している」は、半導体デバイスの２つの領域、区分、区域、部分もしくは部位間、または１つ以上のデバイスの異なる端子間、または端子もしくは金属配線もしくは電極と半導体デバイスの部分もしくは部位との間に、低オーミック電気接続部もしくは低オーミック電流経路が存在することを記述することを意図する。さらに、本明細書の文脈では、用語「接触している」は、それぞれの半導体デバイスの２つの要素間に直接の物理接続部が存在することを記述することを意図する。例えば、互いに接触している２つの要素間の移行部はさらなる中間要素または同様のものを含まなくてもよい。
用語「パワー半導体デバイス」は、本明細書において使用される時、高電圧ブロッキング能力および／または大電流通電能力を有する単一チップ上の半導体デバイスを記述することを意図する。換言すれば、このようなパワー半導体デバイスは、典型的には、例えば、最大数十もしくは数百アンペアのアンペア範囲内の大負荷電流、ならびに／あるいは典型的には５Ｖ超、または１５Ｖ超もしくはより典型的には４００Ｖ超、且つ、例えば、最大数千ボルトの高電圧用に構成されている。
例えば、用語「パワー半導体デバイス」は、本明細書において使用される時、例えば、データの記憶、データの計算、および／または他の種類の半導体ベースのデータ処理のために用いられる論理半導体デバイスを対象にするものではない。
それゆえ、本明細書に記載されている特定の実施形態は、限定するわけではないが、例えば、第１の電力信号を第１の電力信号と異なる第２の電力信号に変換するために、電力変換器または電源内で用いられ得るパワー半導体デバイス（以下において、単に「半導体デバイス」または「デバイス」とも呼ばれる）に関する。例えば、この目的を達成するために、パワー半導体デバイスは、モノリシックに統合されたトランジスタセル、モノリシックに統合されたダイオードセル、および／またはモノリシックに統合されたＩＧＢＴセル、および／またはモノリシックに統合されたＭＯＳゲート型ダイオード（ＭＯＳ Ｇａｔｅｄ Ｄｉｏｄｅ、ＭＧＤ）セル、および／またはモノリシックに統合されたＭＯＳＦＥＴセル、および／またはこれらの派生物などの、１つ以上のパワー半導体セルを含み得る。このようなダイオードセルおよび／またはこのようなトランジスタセルは半導体チップ内に統合されてもよく、多数のこのようなチップがＩＧＢＴモジュールなどのパワー半導体モジュール内に統合されてもよい。
本明細書に記載される全ての実施形態によれば、パワー半導体デバイスはＩＧＢＴ構成を有し得る。
図１Ａは、１つ以上の実施形態に係るパワー半導体デバイス１の水平投影図の区分を概略的に例示的に示す。また、図１Ｂは、１つ以上の他の実施形態に係るパワー半導体デバイス１の水平投影図の区分を概略的に例示的に示す。図１Ａおよび図１Ｂの両方において、水平投影図は、第１の横方向Ｘおよび第２の横方向Ｙによって規定される平面と平行であり得る。半導体デバイス１の構成要素は、第１の横方向Ｘおよび第２の横方向Ｙの各々と垂直であり得る延長方向Ｚに沿って各々延び得る。
半導体デバイス１は、以下において単に「セル」１４と呼ばれる、１つ以上の活性セル１４、例えば、ＭＯＳ（金属酸化物半導体）セルを含む活性セルフィールド１６を含み得る。セル１４の数は、例えば、１００個よりも多いか、またはさらに、１０００個以上よりも多い。例えば、半導体デバイス１は、１ｍｍ＊１ｍｍ、またはそれより大きなセルフィールド区域を有する活性セルフィールド１６を含むことができ、例えば、このようなセルフィールド区域内に、例えば、１〜５μｍのセルピッチで、約２００〜１０００個のセル１４が含まれて存在し得る。活性セルフィールド１６は、総負荷電流を導通するように構成することができ、総負荷電流は、１Ａ超、１０Ａ超、またはさらに１００Ａ超であり得る。以下において、前記総負荷電流は単に「負荷電流」とも呼ばれる。
活性セルフィールド１６は半導体デバイス１の縁部終端ゾーン１８によって包囲されていてもよい。例えば、縁部終端ゾーン１８は活性セルを全く含まない。縁部終端ゾーン１８は、例えば、ウェハからチップをダイシングすることによって生じたものであり得る、縁部１９によって終端されていてもよい。
さらに、活性セルフィールド１６、あるいは、それぞれ、活性セルフィールド１６および縁部終端ゾーン１８は、少なくとも２０Ｖ、少なくとも１００Ｖ、少なくとも４００Ｖ、または少なくとも１０００Ｖの電圧を阻止するように構成されていてもよい。
図１Ａに概略的に示されるように、セル１４はストライプ状構成を呈し得る。したがって、セル１４の各々、およびそれらが含み得る構成要素のうちの少なくともいくつかは、第１の横方向Ｘおよび（図示のとおりの）第２の横方向Ｙのうちの一方に沿って活性セルフィールド１６の実質的に全体に沿って延びてもよく、例えば、活性セルフィールド１６と縁部終端ゾーン１８との間の移行領域に接する。
図１Ｂに概略的に示される別の実施形態では、セル１４は、第１の横方向Ｘおよび第２の横方向Ｙの各々に沿った総横方向延長が、活性セルフィールド１６の第１の横方向Ｘおよび第２の横方向Ｙに沿った総横方向延長のごく一部にのみ及ぶ、針状構成（「柱状構成」とも呼ばれる）を呈し得る。例えば、それぞれの針状セルの総横方向延長は、第１の横方向Ｘおよび第２の横方向Ｙのうちの一方に沿った活性セルフィールド１６の総延長の１％未満に及ぶ。針状セルおよびストライプ状セルのさらなる任意選択的な態様が以下においてさらに説明されることになる。
別の実施形態では、活性セルフィールド１６は、両方の種類のセル１４、例えば、ストライプ状構成を有する１つ以上のセル１４および針状構成を有する１つ以上のセル１４、あるいは、例えば、第２の横方向Ｙにおいて異なる寸法を有するストライプ状構成を有する１つ以上のセル１４を含み得る。
活性セルフィールド１６および縁部終端ゾーン１８の両方はデバイス１の共同半導体本体１０内に少なくとも部分的に形成されていてもよい。半導体本体１０は、以下においてより詳細に説明されるように、例えば、セル１４を用いて制御され得る総負荷電流を搬送するように構成され得る。
一実施形態では、半導体デバイス１はバイポーラパワー半導体デバイス１である。それゆえ、半導体本体１０内の総負荷電流は、第１の導電型の第１の電荷キャリアによって形成される第１の負荷電流、および第１の導電型と相補的な第２の導電型の第２の電荷キャリアによって形成される第２の負荷電流によって構成され得る。例えば、第１の電荷キャリアは電子であり、第２の電荷キャリアは正孔である。
次に、１つ以上の実施形態に係る半導体デバイス１の鉛直断面の区分を概略的に例示的に示す図２Ａに関して、半導体デバイス１は、第１の負荷端子構造１１および第２の負荷端子構造１２をさらに含み得る。例えば、第１の負荷端子構造１１は第２の負荷端子構造１２から分離して配置されている。半導体本体１０は第１の負荷端子構造１１および第２の負荷端子構造１２の各々に結合されていてもよく、第１の負荷端子構造１１を介して総負荷電流１５（「負荷電流」とも呼ばれる）を受け取り、第２の負荷端子構造１２を介して総負荷電流１５を出力するよう、および／またはその逆に構成されていてもよい。
半導体デバイス１は、例えば、第１の負荷端子構造１１が半導体デバイス１の正面側に配置されており、第２の負荷端子構造１２が半導体デバイス１の裏側に配置されている、鉛直方向構成を呈し得る。別の実施形態では、半導体デバイス１は、例えば、第１の負荷端子構造１１および第２の負荷端子構造１２がどちらも半導体デバイス１の同じ側に配置されている、横方向構成を呈し得る。
例えば、第１の負荷端子構造１１は第１の金属配線、例えば、正面側金属配線を含み、第２の負荷端子構造１２は第２の金属配線、例えば、裏側金属配線を含み得る。さらに、第１の負荷端子構造１１および第２の負荷端子構造のうちの一方または両方は拡散バリア（図示せず）を含み得る。
本明細書において、総負荷電流１５の方向は、慣例的な仕方で、すなわち、正孔などの正の電荷キャリアの流れの方向として、および／または電子などの負の電荷キャリアの流れと反対の方向として表される。総負荷電流１５の順方向は、例えば、第２の負荷端子構造１２から第１の負荷端子構造１１へ向くことができる。
以上において説明されたように、総負荷電流１５は、第１の導電型の電荷キャリアの移動、例えば、電子移動もしくは電子電流、および第２の導電型の電荷キャリアの移動、例えば、正孔移動もしくは正孔電流を含み得る。それゆえ、第２の導電型の電荷キャリアの移動の方向は総負荷電流１５の技術的（慣例的）方向と平行であることができ、それに対して、第１の導電型の電荷キャリアの移動の方向は負荷電流１５の方向と反平行であることができる。第１の導電型および第２の導電型の電荷移動の合計が、半導体本体１０によって導通される総負荷電流１５を形成し得る。
第１の負荷端子構造１１から第２の負荷端子構造１２に向かって、またはその逆に移動する第１の導電型の第１の電荷キャリア、例えば、電子は、半導体本体１０を通過する途中で、相補型の、例えば、第２の導電型の第２の電荷キャリア、例えば、正孔と再結合し得る。例えば、第１の負荷端子構造１１の近傍においては、順方向の総負荷電流１５は、大部分、またはさらに完全に、第２の負荷端子構造１２に向かって移動する第１の導電型の電荷キャリア（例えば、電子）の移動からなり得、第２の負荷端子構造１２の近傍においては（第３のポート領域１０４を参照）、順方向の総負荷電流１５は、ほとんど、またはさらに完全に、第１の負荷端子構造１１に向かって移動する第２の導電型の電荷キャリア（例えば、正孔）の移動からなり得る。電子および正孔は半導体本体１０の内部で再結合し得る。しかし、半導体本体１０のドリフト領域１００内においては、再結合は、１つ以上の実施形態によれば、実質的に全く生じないか、またはごくわずかに生じるのみであり得る。一実施形態によれば、第１および第２の電荷キャリア型の両極性寿命、すなわち、キャリアの密度がそれらの初期値の１／ｅ≒３７％の値に低減されるまでの時間は、例えば、１μｓ超、１０μｓ超、３０μｓ超、または７０μｓ超である。
さらに、第１の導電型の電荷キャリアの移動は、第１のドリフト移動、例えば、電子ドリフト移動、および第１の拡散移動、例えば、電子拡散移動を含むか、またはそれらからからなり得る。単純化して、第１の導電型の電荷キャリアの総計の移動が第１の負荷電流１５１を生じさせることになる。
同じく、第２の導電型の電荷キャリアの移動も、第２のドリフト移動、例えば、正孔ドリフト移動、および第２の拡散移動、例えば、正孔拡散移動を含むか、またはそれらからからなり得る。類似の定義において、第２の導電型の電荷キャリアの総計の移動が第２の負荷電流１５２を生じさせることになる。
それゆえ、半導体デバイス１の導通状態では、総負荷電流１５が半導体本体１０によって導通されることが可能であり、第１の負荷接触構造１１を第２の負荷接触構造１２から分離する半導体本体１０を通る各断面において、総負荷電流１５は、電子電流であり得る、前記断面を通って流れる第１の負荷電流１５１、および正孔電流であり得る、前記断面を通って流れる第２の負荷電流１５２で構成され得る。各断面において、第１の負荷電流１５１および第２の負荷電流１５２の量の合計は総負荷電流１５の量と等しくなり得る。ここで、前記断面は総負荷電流１５の方向と垂直であり得る。例えば、導通状態の間は、総負荷電流１５は第１の負荷電流１５１によって支配され得る。すなわち、第１の負荷電流１５１は第２の負荷電流１５２よりも実質的に大きくなり得、例えば、総負荷電流の７５％超、８０％超、またはさらに、９０％超に及ぶ。阻止状態から導通状態への移行の間、または導通状態から阻止状態への移行の間、すなわち、スイッチングの間は、第２の負荷電流１５２が総負荷電流１５のより大きな部分を占める。すなわち、第２の負荷電流１５２が第１の負荷電流１５１よりも大きくなりさえし得る。
総負荷電流１５を制御するために、半導体デバイス１は制御電極構造１３をさらに含み得る。例えば、半導体デバイス１は、制御電極構造１３を用いて阻止状態および導通状態のうちの一方に設定されるように構成され得る。
一実施形態では、半導体デバイス１を、順方向の総負荷電流１５が導通され得る導通状態に設定するために、制御電極構造１３は、第１の範囲内の電圧を有する制御信号を提供されてもよい。半導体デバイス１を、順方向電圧を阻止することができ、順方向の負荷電流１５の流れが回避される阻止状態に設定するために、制御電極構造１３は、第１の範囲と異なる第２の範囲内の電圧を有する制御信号を提供されてもよい。
一実施形態では、制御信号は、制御電極構造１３と第１の負荷端子構造１１との間に電圧を印加することによって、および／または制御電極構造１３と第２の負荷端子構造１２との間に電圧を印加することによって提供され得る。
例えば、制御電極構造１３は、図２Ａ〜図３Ｂに概略的に示されるように、セル１４内に少なくとも部分的に実装され得る。さらに、セル１４は半導体本体１０内に少なくとも部分的に実装され得る。セル１４は半導体本体１０の一部を形成し得る。
一実施形態では、セル１４は、少なくとも１つの第１のセル部分１４１および少なくとも１つの第２のセル部分１４２を含み得る。第２のセル部分１４２は第１のセル部分１４１と異なり、それから分離して配置されていてもよい。
第１のセル部分１４１および第２のセル部分１４２の各々は、一方の側では第１の負荷端子構造１１に電気接続されていてもよく、他方の側では半導体本体１０の半導体ドリフト領域１００（本明細書において単に「ドリフト領域」とも呼ばれる）に電気結合されていてもよい。
ドリフト領域１００は第１の導電型の領域である。例えば、ドリフト領域１００は、１０１２ｃｍ−３〜１０１８ｃｍ−３、例えば、１０１３ｃｍ−３〜１０１５ｃｍ−３の範囲内、例えば、２＊１０１３ｃｍ−３〜２＊１０１４ｃｍ−３の範囲内の第１の導電型のドーパントの濃度を呈する。ドリフト領域１００は第２の導電型のドーパントをさらに含み得る。例えば、半導体デバイス１が補償構造（超接合構造とも呼ばれる）を呈する場合には、比較的高いドーパント濃度が適用可能であり得る。この場合には、第１および第２の導電型のドーパントの局所的に高い濃度が生じ得る。しかし、例えば、例として、第１の負荷端子構造１１または第２の負荷端子構造１２と実質的に平行な水平面内においてドリフト領域１００内の第１および第２のドーピング濃度を積分すると、その結果得られる積分されたドーパント濃度は、第１および／または第２の導電型の個々のドーパント濃度のうちのより大きいものの、少なくとも、例えば、３分の１、または５分の１、または１０分の１と、大幅に低くなることができる。このような局所的に高いドーパント濃度は、例えば、ターンオフの間に、電荷キャリアを半導体本体１０から排出するための支援となり得、それゆえ、ターンオフ損失の低減および／またはターンオフの高速化をもたらし得る。
一実施形態では、第１のセル部分１４１は、第１の負荷電流１５１を制御するように構成されており、第２のセル部分１４２は、第２の負荷電流１５２を制御するように構成されている。例えば、第１のセル部分１４１は、第２の負荷電流１５２が第１のセル部分１４１を横断するのを防止するように構成されている。さらに、第２のセル部分１４２は、例えば、半導体デバイス１が導通状態になっている場合には、第２の負荷電流１５２が第２のセル部分１４２を横断するのを防止するように構成することができる。
それゆえ、第１のセル部分１４１は、第１の導電型の電荷キャリアを制御するように構成されたユニポーラセルであり得、第２のセル部分１４２は、第２の導電型の電荷キャリアを制御するように構成されたユニポーラセルであり得る。
一実施形態では、半導体デバイス１は、第１の負荷端子構造１１と、半導体本体１０の一部、例えば、前記ドリフト領域１００との間の境界面を形成し得る第１のセル部分１４１および第２のセル部分１４２によって、半導体本体１０によって導通される総負荷電流１５を第１の負荷電流１５１および第２の負荷電流１５２に分割するように構成されていてもよい。それゆえ、半導体本体１０のドリフト領域１００と第１の負荷端子構造１１との間の総負荷電流１５の経路内において、例えば、半導体デバイス１が導通状態になっている場合には、第１の負荷電流１５１が第１のセル部分１４１を横断することができ、例えば、半導体デバイス１が導通状態から阻止状態へ切り替えられる場合には、以下においてより詳細に説明されるように、第２の負荷電流１５２が第２のセル部分１４２を横断することができる。
図３Ａおよび図３Ｂに関して、セル１４の例示的な態様を説明する。
図３Ａおよび図３Ｂは、１つ以上の実施形態に係る半導体デバイス１の鉛直断面の区分を概略的に例示的に示す。図３Ａ〜Ｂの実施形態に係る半導体デバイス１の全体的構成は、図１Ａ、図１Ｂおよび図２Ａ、図２Ｂの実施形態に係る半導体デバイス１の全体的構成と同一であるか、または同様であり得る。それゆえ、図１Ａ〜図２Ｂに関して上述されたことは、別途説明のない限り、図３Ａおよび図３Ｂの実施形態に等しく適用され得る。
一実施形態では、制御電極構造１３に提供される制御信号は第１の制御信号および第２の制御信号を含む。第１の制御信号は、第１のセル部分１４１を制御するために提供され得、第２の制御信号は、第２のセル部分１４２を制御するために提供され得る。一実施形態では、第１の制御信号は第２の制御信号と同一である。別の実施形態では、第１の制御信号は第２の制御信号と異なる。制御信号は、例えば、第１の制御信号および第２の制御信号を生成するように構成されたドライバ（図示せず）によって、半導体デバイス１の外部から提供され得る。別の実施形態では、第１の制御信号および第２の制御信号のうちの一方または両方は半導体デバイス１の内部信号または内部電位によって生成または提供され得る。
制御電極構造１３はトレンチ構造１７内に含まれ得る。さらに、制御電極構造１３は、１つ以上の第１の制御電極１３１および／または１つ以上の第２の制御電極１３２を含み得る。例えば、１つ以上の第１の制御電極１３１および／または１つ以上の第２の制御電極１３２の各々は、図３Ａ〜Ｂに示されるように、トレンチ電極である。
第１のセル部分１４１は、第１の制御信号を受信するように構成することができる第１の制御電極１３１のうちの１つ以上を含み得る。第１の制御電極１３１は絶縁構造１３３によって半導体本体１０から絶縁され得る。絶縁構造１３３がトレンチ構造１７を形成してもよい。
第２のセル部分１４２は、第２の制御信号を受信するように構成することができる第２の制御電極１３２のうちの１つ以上を含み得る。第２の制御電極１３２もまた、絶縁構造１３３によって半導体本体１０から絶縁され得る。
１つ以上の第１の制御電極１３１の材料および寸法は１つ以上の第２の制御電極１３２の材料および寸法と同一であるか、またはそれらと異なり得る。
さらに、すでにこの時点において、図３Ａ、図３Ｂ、図５Ａ、図８Ａ〜Ｄ、図１１、図１３および図１７における例示的な概略図とは対照的に、制御電極１３１および１３２はまた、１つ以上の実施形態によれば、互いに接触するように配置されていてもよく、これにより、第１のセル部分１４１および第２のセル部分１４２の各々を制御するために用いられるモノリシックな制御電極を形成することを理解されたい。換言すれば、一実施形態では、制御電極１３１および１３２は、１つの共同制御電極のそれぞれの区分であることができる（図６、図７、図９、図１０、図１２、図１３（破線参照）、図１５および図１６参照）。
それゆえ、絶縁構造１３３は制御電極構造１３を収容し得る。さらに、第１の制御電極１３１および第２の制御電極１３２のうちの１つ、２つ以上、または各々は、第１の負荷端子構造１１および第２の負荷端子構造１２の両方から電気的に絶縁されていてもよい。
一実施形態では、第１のセル部分１４１は、半導体本体１０の一部として少なくとも部分的に実装された第１のメサ１０１を含む。また、第２のセル部分１４２も、半導体本体１０の一部として少なくとも部分的に実装された第２のメサ１０２を含み得る。例えば、第１のメサ１０１および第２のメサ１０２の両方は第１の負荷端子構造１１に電気接続されている。第２のメサ１０２は第１のメサ１０１と異なり、それから分離して配置され得る。
第１のメサ１０１および第２のメサ１０２は絶縁構造１３３によって空間的に閉じ込められ得る。メサ１０１および１０２ならびにそれらの構成要素の空間寸法の例示的な仕様は図５に関して説明されることになる。同時に、絶縁構造１３３は第１の制御電極１３１および第２の制御電極１３２を収容し得る。
第１のメサ１０１は、第１の負荷端子構造１１に電気接続された第１のポート領域１０１１を含み得る。第１のポート領域１０１１は第１の半導体ポート領域であってもよい。例えば、第１のポート領域１０１１は第１の導電型のものであり、例えば、１０１９ｃｍ−３〜１０２２ｃｍ−３、例えば、１０２０ｃｍ−３〜５＊１０２１ｃｍ−３の範囲内のドーパント濃度における第１の導電型のドーパントを含む。例えば、第１のポート領域１０１１はｎ＋領域である。それゆえ、第１のポート領域１０１１のドーパント濃度はドリフト領域１００のドーパント濃度よりも少なくとも２桁（１００倍に対応する）大きいものであり得る。一実施形態では、第１のポート領域１０１１は、追加的にシリサイド化されたドープ半導体領域である。例えば、ケイ化物が第１のポート領域１０１１内に提供される。さらに、このようなシリサイド化された第１のポート領域１０１１は、第１の制御電極１３１との鉛直方向Ｚに沿った共通延長範囲を呈し得る。例えば、このようなシリサイド化された第１のポート領域１０１１は「金属ソース」と呼ぶこともできるであろう。第１のメサ１０１のシリサイド化された第１のポート領域１０１１から第１のチャネル領域１０１２（以下においてより詳細に説明される）への移行部には、ドーピングスパイク、例えば、ｎ＋ドーピングスパイクが存在し得る。
第２のメサ１０２は、第１の負荷端子構造１１に電気接続された第２のポート領域１０２１を含み得る。第２のポート領域１０２１は第２の半導体ポート領域であってもよい。例えば、第２のポート領域１０２１は第２の導電型のものであり、例えば、１０１８ｃｍ−３〜１０２２ｃｍ−３、例えば、１０１９ｃｍ−３〜１０２１ｃｍ−３の範囲内のドーパント濃度における第２の導電型のドーパントを含む。例えば、第２のポート領域１０２１はｐ＋領域である。それゆえ、第２のポート領域１０２１のドーパント濃度はドリフト領域１００のドーパント濃度よりも少なくとも２桁大きいものであり得る。一実施形態では、第２のポート領域１０２１は、追加的にシリサイド化されたドープ半導体領域である。例えば、ケイ化物が第２のポート領域１０２１内に提供される。さらに、このようなシリサイド化された第２のポート領域１０２１は、第２の制御電極１３２との鉛直方向Ｚに沿った共通延長範囲を呈し得る。第２のメサ１０２のシリサイド化された第２のポート領域１０２１から第２のチャネル領域１０２２（以下においてより詳細に説明される）への移行部には、ドーピングスパイク、例えば、ｐ＋ドーピングスパイクが存在し得る。
第１のメサ１０１は、第１のポート領域１０１１と接触した第１のチャネル領域１０１２をさらに含み得る。第１のチャネル領域１０１２は第１の半導体チャネル領域であってもよい。例えば、第２の導電型の第１のチャネル領域１０１２は、および、例えば、最大１０１９ｃｍ−３、例えば、１０１１ｃｍ−３〜１０１８ｃｍ−３の範囲内、例えば、１０１４ｃｍ−３〜１０１８ｃｍ−３の範囲内のドーパント濃度における第２の導電型のドーパントを含む。例えば、第１のチャネル領域１０１２はｐ領域またはｐ−領域である。別の実施形態では、第１のチャネル領域１０１２は、例えば、最大１０１９ｃｍ−３、例えば、１０１１ｃｍ−３〜１０１８ｃｍ−３の範囲内、例えば、１０１３ｃｍ−３〜１０１７ｃｍ−３の範囲内のドーパント濃度における第１の導電型のドーパントを含む。
例えば、第１のチャネル領域１０１２は半導体ドリフト領域１００に結合され得る。
一実施形態では、少なくとも第１のチャネル領域１０１２は第１のポート領域１０１１を半導体ドリフト領域１００から分離し得る。さらに、第１のチャネル領域１０１２は、電気的に浮遊した領域であり得る。例えば、第１のチャネル領域１０１２は第１の負荷端子構造１１と接触せず、第１のポート領域１０１１によってそれから分離されている。別の実施形態では、第１のチャネル領域１０１２は第１の負荷端子構造１１に電気接続されている。
第２のメサ１０２は、第２のポート領域１０２１と接触した第２のチャネル領域１０２２をさらに含み得る。第２のチャネル領域１０２２は第２の半導体チャネル領域であってもよい。例えば、第２のチャネル領域１０２２は第２の導電型のものであり、例えば、最大１０１９ｃｍ−３、例えば、１０１１ｃｍ−３〜１０１８ｃｍ−３の範囲内、例えば、１０１４ｃｍ−３〜１０１８ｃｍ−３の範囲内のドーパント濃度における第２の導電型のドーパントを含む。例えば、第２のチャネル領域１０２２はｐ領域である。別の実施形態では、第２のチャネル領域１０２２は、例えば、最大１０１９ｃｍ−３、例えば、１０１１ｃｍ−３〜１０１８ｃｍ−３の範囲内、例えば、１０１３ｃｍ−３〜１０１７ｃｍ−３の範囲内のドーパント濃度における第１の導電型のドーパントを含む。
例えば、第２のチャネル領域１０２２は半導体ドリフト領域１００に結合され得る。
さらに、少なくとも第２のチャネル領域１０２２は第２のポート領域１０２１を半導体ドリフト領域１００から分離し得る。さらに、第２のチャネル領域１０２２は、電気的に浮遊した領域であり得、第２のチャネル領域１０２２は（例えば、以下においてさらに説明されるバリアゾーン１０５によって）ドリフト領域１００に結合され得るか、またはドリフト領域１００と接触しさえし得る。例えば、第２のチャネル領域１０２２は第１の負荷端子構造１１と接触せず、第２のポート領域１０２１によってそれから分離されている。別の例では、第２のチャネル領域１０２２は第２のポート領域１０２１と同じ導電型のものであり得、第２のチャネル領域１０２２は、第２の制御電極１３２の材料の適切な仕事関数、または適切な電位を第２の制御電極１３２に印加することによって、一時的にのみ絶縁または浮遊状態にされる。
第１のメサ１０１は第１の半導体メサであることができ、第２のメサ１０２は第２の半導体メサであることができる。第２の横方向Ｙに沿って、第１のメサ１０１は第２のメサ１０２（または以下においてさらに説明される第３のメサ１０３）に変わってもよく、その逆であってもよい。すなわち、第２の横方向Ｙに沿って、メサはその構成を変化させ得ることを理解されたい。活性セルフィールドと縁部終端ゾーン１８との間の移行部において、メサ（その種類（１０１、１０２または１０３にかかわらない））に電気接触するための手段は省略されてもよい。
一実施形態では、第１のポート領域１０１１および第２のポート領域１０２１のうちの一方または両方は金属を含み得る。
例えば、第１のポート領域１０１１は、例えば、最大７５％、例えば、１０％〜７５％の範囲内、例えば、２０％〜５０％の範囲内の、第１のメサ１０１の総体積の特定の部分に及ぶ。第１のチャネル領域１０１２は、例えば、１０％〜９０％、例えば、２５％〜９０％の範囲内、例えば、２５％〜７５％の範囲内の、第１のメサ１０１の総体積の別の部分に及び得る。
第２のポート領域１０２１は、例えば、最大７５％、例えば、１０％〜７５％の範囲内、例えば、２０％〜５０％の範囲内の、第２のメサ１０２の総体積の特定の部分に及び得る。第２のチャネル領域１０２２は、例えば、１０％〜９０％、例えば、２５％〜９０％の範囲内、例えば、２５％〜７５％の範囲内の、第２のメサ１０２の総体積の別の部分に及び得る。
一実施形態では、第１のメサ１０１を含む第１のセル部分１４１は、半導体デバイス１の導通状態において第１のチャネル領域１０１２から第２の導電型の移動電荷キャリアを完全に空乏化するように構成されている。
さらに、第２のメサ１０２を含む第２のセル部分１４２は、半導体デバイス１の導通状態において第２のチャネル領域１０２２から第２の導電型の移動電荷キャリアを完全に空乏化するように構成され得る。
導通状態では、図３Ｂに例示的に示されるように、半導体デバイス１は、総負荷電流１５の経路を少なくとも２つの別個の経路に分割するように構成され得る。経路のうちの第１のものは第１の負荷電流１５１によって取られ、第２の導電型の移動電荷キャリアを完全に空乏化された第１のチャネル領域１０１２を含む第１のメサ１０１を横断し、経路のうちの第２のものは第２の負荷電流１５２によって取られ、第２の導電型の移動電荷キャリアを完全に空乏化され得る第２のチャネル領域１０２２を含む第２のメサ１０２も、同じく第２の導電型の移動電荷キャリアを完全に空乏化され得る第１のチャネル領域１０１２を含む第１のメサ１０１も横断しない。むしろ、第２のセル部分１４２は、第２のメサ１０２を通る第２の負荷電流１５２の流れを阻止するように構成されていてもよく、これにより、半導体デバイス１の導通状態の間は、第２の導電型の移動電荷キャリアが半導体本体１０を出るのを回避する。換言すれば、導通状態の間、一実施形態に係る第１のメサ１０１および第２のメサ１０２の各々の内部の第２の負荷電流１５２の大きさは実質的に０に及び得る。別の実施形態によれば、最大３０％または最大２０％または最大１０％の負荷電流の特定の部分は、第１のメサ１０１および第２のメサ１０２のうちの少なくとも一方を横断し得る第２の負荷電流１５２によって導通され得る。
以下において、用語「完全に空乏化されたチャネル領域」は、第２の導電型の移動電荷キャリアを、完全に、または少なくとも大部分空乏化されたチャネル領域を記述することを意図しており、第１の導電型の移動電荷キャリアは、完全に空乏化されたチャネル領域内に依然としてかなりの程度存在し得る。同じ定義が用語「完全に空乏化可能なチャネル領域」に適用される。
例えば、定常導通動作状態では、完全に空乏化された第１のチャネル領域１０１２は、第２の導電型の移動電荷キャリアを全くもしくはほとんど全く含まないか、または少なくとも、漏れ電流レベルを上回る第２の導電型の移動電荷キャリア密度を含まないか、または少なくとも、第１のチャネル領域１０１２内の第１の導電型の平均移動電荷キャリア密度の１０％を下回る第２の導電型の平均移動電荷キャリア密度を含む。
さらに、一実施形態では、例えば、定常阻止動作状態では、完全に空乏化された第２のチャネル領域１０２２は、第１の導電型の移動電荷キャリアを全くもしくはほとんど全く含まないか、または少なくとも、漏れ電流レベルを上回る第１の導電型の移動電荷キャリア密度を含まないか、または少なくとも、第２のチャネル領域１０２２内の第２の導電型の平均移動電荷キャリア密度の１０％を下回る第１の導電型の平均移動電荷キャリア密度を含む。
それゆえ、一実施形態によれば、チャネル領域１０１２および１０２２は、半導体デバイス１の導通状態において、完全に空乏化された領域である。
例えば、チャネル領域１０１２および１０２２は完全に空乏化される。これは、例えば、チャネル領域１０１２および／または１０２２のものと異なり得る制御電極１３１、１３２の仕事関数を生じさせる制御電極１３１および１３２のための材料を選定することによって達成することができる。追加的に、または代替的に、これは、制御電極１３１および１３２を、例えば、第１の負荷端子構造１１の電位に対して、適切な電位に設定することによって達成することができる。それゆえ、一実施形態では、チャネル領域１０１２、１０２２の完全な空乏化は、一方の側の制御電極１３１、１３２のうちの一方または両方の仕事関数と、他方の側のチャネル領域１０１２、１０２２のうちの一方または両方の仕事関数との差に基づき、ならびに制御電極１３１、１３２のうちの一方または両方を規定の電位に設定することに基づき達成することができる。
本明細書に記載される一実施形態によれば、完全に空乏化されたチャネル領域１０１２および１０２２を達成するために、第１の横方向Ｘにおける横方向寸法を制限することができる。これについては、後により詳細に説明されることになる。
例えば、例として、一方の側の制御電極１３１および１３２の各々と他方の側の第１の負荷端子構造１１との間に前記第１の範囲内の電圧を印加することによって（例えば、制御電極１３１および１３２の各々の電位は第１の負荷端子構造１１の電位よりも大きくなることができる）、半導体デバイス１が導通状態に設定された場合には、チャネル領域１０１２および１０２２は第２の導電型の移動電荷キャリアを完全に空乏化され得る。第１のチャネル領域１０１２内には、このとき、正の電圧が印加されない状態と比べて、大幅により少数の第２の導電型の移動電荷キャリア、例えば、正孔が存在し得る。さらに、第２のチャネル領域１０２２内においても、このとき、大幅により少数の第２の導電型の移動電荷キャリア、例えば、正孔が存在し得る。例えば、表現「大幅により少数の移動電荷キャリア」は、本明細書において、それぞれの導電型の移動電荷キャリアの量が他方の導電型の移動電荷キャリアの１０％未満であることを記述することを意図する。
一実施形態によれば、半導体デバイス１は、第１の制御電極１３１と第１の負荷端子構造１１との間に印加される電圧が、前記第１の範囲内、例えば、−１Ｖ〜＋３Ｖの範囲内にある場合には、第１のチャネル領域１０１２から第２の導電型の電荷キャリアを完全に空乏化するように構成されている。別の実施形態によれば、半導体デバイス１は、第１の範囲内、例えば、−３ＭＶ／ｃｍ〜＋１０ＭＶ／ｃｍの範囲内、または−２ＭＶ／ｃｍ〜＋６ＭＶ／ｃｍの範囲内、または−１ＭＶ／ｃｍ〜＋４ＭＶ／ｃｍの範囲内の電界を生じさせる電圧が第１の制御電極１３１と第１の負荷端子構造１１との間に印加される場合に、第１のチャネル領域１０１２を完全に空乏化するように構成されている。ここで、電界は、第１のメサ１０１と第１の制御電極１３１との間に配置された絶縁構造１３３内に存在する。同じことが第２のチャネル領域１０２２に類似的に適用され得る。
例えば、半導体デバイス１の阻止状態では、第２の負荷電流１５２のための電流経路のみが、チャネル領域１０１２および１０２２のうちの少なくとも一方の内部、例えば、チャネル領域１０２２内にのみ存在し、それゆえ、最終的な漏れ電流が通過することを可能にする。阻止状態では、半導体デバイス１は、ドリフト領域１００内に空間電荷領域を構築するように構成することができ、わずかな漏れ電流を除いて前記第１の負荷端子１１と第２の負荷端子１２との間に負荷電流が流れない、本明細書において順方向電圧と呼ばれる、第１の負荷端子構造１１に対する第２の負荷端子構造１２におけるより大きな正の電圧を可能にする。
半導体デバイス１を導通状態から阻止状態に切り替えるために、第１のチャネル領域１０１２内の負荷電流経路を遮断するべく、第１の範囲と異なる第２の範囲内の電圧が第１の制御電極１３１と第１の負荷端子構造１１との間に印加され得る。例えば、遮断されるべき第１のチャネル領域１０１２内の負荷電流経路が電子電流経路である場合には、第２の範囲は、例えば、１Ｖ〜特定の負の電圧値、例えば、−３Ｖの範囲に及び得る。それに応じて、遮断されるべき第１のチャネル領域１０１２内の負荷電流経路が正孔電流経路である場合には、第２の範囲は、例えば、−１Ｖ〜特定の正の電圧値、例えば、＋３Ｖの範囲に及び得る。一実施形態によれば、半導体デバイス１は、第１の制御電極１３１と第１の負荷端子構造１１との間に印加される電圧が、第２の範囲内、例えば、＋３ＭＶ／ｃｍ〜−１０ＭＶ／ｃｍの範囲内、または２ＭＶ／ｃｍ〜−６ＭＶ／ｃｍの範囲内、または１ＭＶ／ｃｍ〜−４ＭＶ／ｃｍの範囲内の電界を生じさせる場合に、導通状態から阻止状態にされるように構成されている。ここで、電界は、第１のメサ１０１と第１の制御電極１３１との間に配置された絶縁構造１３３内に存在する。同じ電圧、または第２の範囲内の別の電圧、またはさらに別の電圧が、第２の制御電極１３２と第１の負荷端子構造１１との間にも印加され得る。このとき、第２の導電型の移動電荷キャリアの蓄積チャネルが第２のチャネル領域１０２２内に誘導され得る。さらに、一実施形態では、同じ電圧、または第２の範囲内の別の電圧、またはさらに別の電圧が第２の制御電極１３２と第１の負荷端子構造１１との間にも印加され得る時に、第２のチャネル領域１０２２は、第２の導電型のドーパントのゆえに、第１の負荷端子構造１１へ向かう導電接続部を形成する。本実施形態では、第２の導電型の移動電荷キャリアの前記蓄積チャネルは電流輸送のために必要とされない。例えば、蓄積チャネルは、半導体本体１０から第１の負荷端子構造１１への第２の導電型の第２の電荷キャリアの移動を促進し得る。これは、半導体デバイス１のスイッチオフの間における半導体本体１０内の総電荷キャリア濃度の高速な低下に寄与し得る。
半導体デバイス１を阻止状態から導通状態に切り替えるために、上述されたように、第１の範囲内の電圧が第１の制御電極１３１と第１の負荷端子構造１１との間に印加され得る。このとき、第１の導電型の移動電荷キャリアのための電流経路が導電チャネルの形成によって第１のチャネル領域１０１２内に誘導され得る。一例では、半導体デバイス１は、一般的に知られた仕方で第２の導電型の第１のチャネル領域１０１２内に誘導される少数キャリア（例えば、電子）のためのチャネルによって導電チャネルが提供される、いわゆる反転デバイスとして構成される。代替的に、半導体デバイス１は、第１の導電型の第１のチャネル領域１０１２内の多数キャリア（例えば、電子）の蓄積チャネルによって導電チャネルが提供される、いわゆる蓄積デバイスとして構成される。後者の構成の場合には、ゲート構造は、第１のチャネル領域１０１２と反対の導電型のドーパント（例えば、ｐ型）を有することができ、これにより、仕事関数の差のために空乏領域が形成され、０または負のゲートバイアスにおいて導通チャネルは形成されない。十分なゲート電圧が印加されると、デバイスは蓄積モードに移り、これにより、第１の導電型の移動電荷キャリア（例えば、電子）のための導電チャネルを形成する。導電チャネルは鉛直方向Ｚに沿って第１のチャネル領域１０１２全体にわたって延び得る。一変形例では、導電チャネルは、同様に第１の横方向Ｘおよび／または第２の横方向Ｙに沿って第１のチャネル領域１０１２全体にわたって延び得る。同時に、前記電圧が前記第１の範囲内にあるがために、第１のチャネル領域１０１２は第２の導電型の移動電荷キャリアを完全に空乏化され得、これにより、半導体本体１０と第１の負荷端子構造１１との間の第１のチャネル領域１０１２を通る第２の導電性の移動電荷キャリアの流れは強く低減または抑止される。同じ電圧、または第１の範囲内の別の電圧、またはさらに別の電圧が、第２の制御電極１３２と第１の負荷端子構造１１との間にさらに印加され得る。このとき、第２のチャネル領域１０２２は第２の導電型の移動電荷キャリアを完全に空乏化され得、これにより、半導体本体１０と第１の負荷端子構造１１との間の第２のチャネル領域１０２２を通る第２の導電性の移動電荷キャリアの流れは低減または抑止される。
半導体本体１０は、第２の負荷端子構造１２に電気接続されており、ドリフト領域１００に結合された第３のポート領域１０４をさらに含み得る。第３のポート領域１０４は第３の半導体ポート領域であってもよい。例えば、第３のポート領域１０４は、半導体デバイス１の逆導電性を実現するために、第２の負荷端子構造１２に電気接続された第２の導電型の第１のエミッタ、および／または第２の負荷端子構造１２に電気接続された第１の導電型のドーパントを有する第２のエミッタ、例えば、いわゆるｎ短絡（第１の導電型がｎである場合）を含む。
さらに、第３のポート領域１０４は、ドリフト領域１００と同じ導電型、例えば、第１の導電型のものであり得るが、ドリフト領域１００のドーパント濃度と比べてより高いドーパント濃度を呈し得る、フィールドストップ領域としても知られる、緩衝領域を含み得る。しかし、第３のポート領域１０４のこれらの例示的な構成は、特に、ＩＧＢＴ構成との関連で、当業者に一般的に知られているため、第１のエミッタ、第２のエミッタおよび緩衝領域は図３Ａ〜Ｂに示されず、本明細書においてさらに詳細に説明もされない。
以上において説明されたように、半導体本体１０は、前記負荷端子構造１１および１２の間において順方向に総負荷電流１５を導通するように構成され得る。この目的を達成するために、第１の制御電極１３１は、第１の制御信号を受信したことに応じて、第１のチャネル領域１０１２内に第１の負荷電流１５１の一部を導通するための導電チャネルを誘導するように構成され得る。例えば、第１の制御信号を受信したことに応じて、半導体デバイス１は、第２の導電型の移動電荷キャリアに関して第１のチャネル領域１０１２を完全に空乏化するように構成され得る。これに対応して、第２の制御信号を受信したことに応じて、半導体デバイス１は、第２の導電型の移動電荷キャリアに関して第２のチャネル領域１０２２を完全に空乏化するようにさらに構成され得る。
一実施形態によれば、第１の負荷端子構造１１はエミッタ端子（「ソース端子」とも呼ばれる）であり、第２の負荷端子構造１２はコレクタ端子（「ドレイン端子」とも呼ばれる）であり、制御電極構造１３はゲート端子構造（図示せず）に電気接続されている。例えば、それゆえ、第１のメサ１０１の第１のポート領域１０１１はソース領域、例えば、半導体ソース領域であり得る。
例えば、半導体デバイス１を、負荷端子構造１１、１２の間の総負荷電流１５が順方向に導通され得る導通状態に設定するために、第１の制御電極１３１は、第１のチャネル領域１０１２内に導電チャネルを誘導するべく、第１の範囲内の電圧を有する第１の制御信号を提供され得る。例えば、電圧は第１の制御電極１３１と第１の負荷端子構造１１との間に印加される。一実施形態では、印加された電圧が第１の範囲内にある場合には、第１の制御電極１３１の電位は第１の負荷端子構造１１の電位よりも高い。
半導体デバイス１を、第２の負荷端子構造１２と第１の負荷端子構造１１との間に順方向に印加される電圧を阻止することができ、順方向の負荷電流１５の流れが抑止される阻止状態に設定するために、第１の制御電極１３１は、例えば、第１のチャネル領域１０１２とドリフト領域１００との間の移行部における、空乏領域を誘導するべく、第１の範囲と異なる第２の範囲内の電圧を有する制御信号を提供され得る。例えば、電圧は第１の負荷端子構造１１と第１の制御電極１３１との間に印加される。一実施形態では、印加された電圧が第２の範囲内にある場合には、第１の制御電極１３１の電位は第１の負荷端子構造１１の電位以下である。
半導体デバイス１の動作および構成は以下のように要約することができる。半導体デバイス１は、前記第１の範囲内の電圧を有する制御信号を提供することによって導通状態に設定されるように構成することができる。このような制御信号を受信したことに応じて、第１のセル部分１４１は、第１のチャネル領域１０１２内に反転チャネルを誘導するように構成され得、これにより、第１の導電型の第１の電荷キャリアの第１の負荷電流１５１は第１のメサ１０１を横断し得る。同時に、第１のセル部分は、第２の導電型の電荷キャリアに関して第１のチャネル領域１０１２を完全に空乏化し、かくして、第１のメサ１０１内における第２の負荷電流１５２の流れを大幅に低減または抑止するように構成され得る。さらに、このような制御信号を受信したことに応じて、第２のセル部分１４２は、第２の導電型の電荷キャリアに関して第２のチャネル領域１０２２を完全に空乏化し、かくして、第２のメサ１０２内における第１の負荷電流１５１および第２の負荷電流１５２の各々の流れを抑止するように構成され得る。それゆえ、導通状態の間においては、第２の負荷電流１５２が前記セル部分１４１および１４２内において実質的に０に及ぶため、セル部分１４１および１４２内の総負荷電流は、第１の負荷電流１５１のみによって少なくとも支配されるか、またはさらに、構成され得る。半導体デバイス１を導通状態から阻止状態に切り替えるために、制御信号は、第１の範囲と異なる前記第２の範囲内の電圧を提供され得る。このような制御信号を受信したことに応じて、半導体デバイス１は、半導体本体１０外への移動電荷キャリアの移動を生じさせるように構成され得る。この目的を達成するために、第１のセル部分１４１は、前記反転チャネルを降伏させることによって第１のメサ１０１内の第１の負荷電流１５１を遮断するように構成され得る。第１のメサ１０１内の第１の負荷電流１５１の遮断と同時に、またはその直前に、第２のセル部分１４２は、第２のメサ内における第２の負荷電流１５２の流れを可能にするために、第２のチャネル領域１０２２内に導電チャネルを誘導するように構成され得る。実際に、このような第２の負荷電流１５２は、電荷キャリア除去（または排出）電流であると見なすことができる。なぜなら、その電流により、半導体本体１０は、第２の導電型の電荷キャリアの濃度を低下させるか、またはさらに、第２の導電型の第２の電荷キャリアに関して空乏化されるためである。それゆえ、スイッチオフの間において、セル部分１４１および１４２内の総負荷電流１５、すなわち、第１の負荷端子構造１１に近接した総負荷電流１５は、第２のセル部分１４２内の第２の負荷電流１５２によって支配されるか、またはさらに、実質的に構成され得る。
図４は、１つ以上の実施形態に係る、導通状態になっている時の半導体デバイス１の半導体本体１０内における電荷キャリア濃度の分布を概略的に示す。破線は、鉛直方向Ｚに沿った第１の導電型の電荷キャリア、例えば、電子の濃度（ＣＣ）の分布を例示的に示し、点線は、鉛直方向Ｚに沿った第２の導電型の電荷キャリア、例えば、正孔の濃度（ＣＣ）の分布を例示的に示す。図示のように、第１の負荷端子構造１１の近傍では、例えば、セル部分１４１および１４２内では、例えば、前の段落において概説されたとおりの理由により、ならびにセル部分１４１および１４２内のドーピング領域が曲線に寄与し得るため、第１の導電型の電荷キャリアの濃度が第２の導電型の電荷キャリアの濃度と比べてより高くなることができる。
鉛直方向Ｚにおける半導体本体１０の延長に沿って、例えば、ドリフト領域１００内においては、例えば、ドリフト領域１００の内部の電子−正孔プラズマ内で確立され得る電荷的中性の物理的要求のゆえに、第１の導電型の電荷キャリアの濃度は第２の導電型の電荷キャリアの濃度と実質的に等しくなることができる。
第２の負荷端子構造１２の近傍では、例えば、第１の導電型の電荷キャリアが半導体本体１０から第２の負荷端子構造１２へ連続的に移動し得、第２の導電型の電荷キャリアが、第２の負荷端子構造１２に電気接続された第３のポート領域１０４内に含まれ得る前記第１のエミッタからドリフト領域１００内へ連続的に送り込まれるため、第２の導電型の電荷キャリアの濃度が第１の導電型の電荷キャリアの濃度と比べて大幅に高くなり得る。ここで、第１のエミッタは第２の導電型のドーパントを含み得る。図４に示されない別の実施形態によれば、第２の負荷端子構造１２の近傍では、また、第１の導電型の電荷キャリアの密度は、例えば、上述されたとおりの半導体デバイス１の逆導電性を実現するために、第１の導電型のドーピング領域に近接した区域内において、はるかにより大きくなり得る。緩衝領域またはフィールドストップ領域の区域内では、第１および第２の導電型の電荷キャリアの密度の差が生じ得る。
例えば、半導体デバイス１は、半導体本体１０内において、例えば、ドリフト領域１００内において、１０１６ｃｍ−３超、またはさらに、１０１７ｃｍ−３超、またはさらに、２＊１０１７ｃｍ−３超の総電荷キャリア濃度を誘導するように構成され得る。このように高い電荷キャリア濃度は、導通状態の間における比較的低いオン状態電圧、すなわち、公称負荷電流において、または少なくとも１００Ａ／ｃｍ２の半導体デバイスの水平断面を通って流れる負荷電流密度、且つ約２０℃において、１Ｖ未満、０．９Ｖ未満、またはさらに、０．８Ｖ未満の第１の負荷端子構造１１と第２の負荷端子構造１２との間の電圧を達成することを可能にし得る。前記オン状態電圧は第２の負荷端子構造１２の近傍におけるｐｎ接合によって実質的に生じ得る。それゆえ、例えば、電圧の主たる変化は第２の負荷端子構造１２の近傍において生じ、第１の負荷端子構造１１の近傍において生じる電圧変化は無視できるため、オン状態電圧の降下は、第１の負荷端子構造１１と第２の負荷端子構造１２との間の距離に沿って非対称的に分布し得る。例えば、半導体本体が主としてシリコン（Ｓｉ）に基づく場合には、０．７Ｖよりも大幅に低いオン状態電圧を達成することはほとんどできない。
図５Ａに関して、第１のセル部分１４１および第２のセル部分１４２のいくつかの例示的な空間寸法を説明する。特定の値を与える前に、各セル１４（第１のセル部分１４１および第２のセル部分１４２を含む）は、図１Ａに関して説明されたように、ストライプ状構成または針状構成のいずれかを呈し得ることは理解されるであろう。
第１の場合（「ストライプ状」）には、図５Ｂに概略的に示されるように（原寸に比例していない！）、第１のメサ１０１および第２のメサ１０２の各々は、他方の横方向（例えば、Ｘ）における総横方向延長の少なくとも倍数に及ぶ一方の横方向（例えば、Ｙ）に沿った総横方向延長を有するフィンの形状を呈し得る。例えば、フィン状のメサ１０１および１０２は、実質的に、一方の横方向において活性セルフィールド１６全体に沿って延び得る。
第２の場合（「針状」）には、図５Ｃに概略的に示されるように（原寸に比例していない！）、第１のメサ１０１および第２のメサ１０２の各々は針金の形状を呈し得る。例えば、メサ１０１および１０２は、水平面に平行な円形または長方形断面を各々有してもよく、絶縁構造１３３によって各々完全に包囲されていてもよい。
それゆえ、図５Ａに概略的に示される実施形態によれば、セル部分１４１および１４２は、例えば、針状構成またはストライプ状構成を呈し得る。別の実施形態では、第１のセル部分１４１は、ストライプ状構成を呈してもよく、第２のセル部分１４２は針状構成を呈してもよく、あるいはその逆であってもよい。
一実施形態では、第１のポート領域１０１１および第２のポート領域１０２１は各々、レベルＺ０（０ｎｍにあってもよい）における第１の負荷端子構造１１とのそれらのそれぞれの接触部から、鉛直方向Ｚに沿って、３０ｎｍ〜５００ｎｍの範囲内、５０ｎｍ〜４００ｎｍの範囲内、または５０ｎｍ〜３００ｎｍの範囲内に各々あり得る、レベルＺ１２まで、または、それぞれ、レベルＺ２２まで延びる。レベルＺ１２およびＺ２２は互いに実質的に同一であってもよい。したがって、鉛直方向Ｚに沿って、第１のポート領域１０１１は、３０ｎｍ〜５００ｎｍの範囲内、５０ｎｍ〜４００ｎｍの範囲内、または５０ｎｍ〜３００ｎｍの範囲内を有する総延長ＤＺ１３を有し得、第２のポート領域１０２１は、ＤＺ１３と実質的に同一の鉛直方向における総延長ＤＺ２３を有し得る。
さらに、第１のチャネル領域１０１２および第２のチャネル領域１０２２は各々、レベルＺ１２における第１のポート領域１０１１との接触部から、または、それぞれ、レベルＺ２２における第２のポート領域１０２１における接触部から、鉛直方向Ｚに沿って、５０ｎｍ〜７００ｎｍの範囲内、６０ｎｍ〜５５０ｎｍの範囲内、または１００ｎｍ〜４００ｎｍの範囲内に各々あり得る、レベルＺ１３まで、または、それぞれ、レベルＺ２３まで延び得る。レベルＺ１３およびＺ２３は互いに同一であってもよい。したがって、鉛直方向Ｚに沿って、第１のチャネル領域１０１２は、５０ｎｍ〜７００ｎｍの範囲内、８０ｎｍ〜５５０ｎｍの範囲内、または１５０ｎｍ〜４００ｎｍの範囲内を有する総延長ＤＺ１４を有し得、第２のチャネル領域１０２２は、ＤＺ１４と実質的に同一の鉛直方向における総延長ＤＺ２４を有し得る。
第１の制御電極１３１および第２の制御電極１３２は、鉛直方向Ｚに沿って、距離ＤＺ１１、または、それぞれ、ＤＺ１１と等しいものであり得る、ＤＺ２１だけ第１の負荷端子構造１１から離間され得る。それゆえ、前記距離ＤＺ１１およびＤＺ２１は、制御電極１３１および１３２を鉛直方向Ｚに沿って第１の負荷端子構造１１から隔離する絶縁構造１３３の区分の厚さと同一であり得る。ＤＺ１１およびＤＺ２１の各々は、１０ｎｍ〜４９０ｎｍの範囲内、２０ｎｍ〜１８０ｎｍの範囲内、または３０ｎｍ〜２５０ｎｍの範囲内にあることができる。換言すれば、第１の制御電極１３１は、大きさに関してＤＺ１１に対応するレベルＺ１１に位置する近位端部を呈し得、第２の制御電極１３２は、大きさに関してＤＺ２１に対応するレベルＺ１１に位置する近位端部を呈し得る。
一実施形態では、第１の制御電極１３１は、第１のチャネル領域１０１２の総延長ＤＺ１４よりも大きい鉛直方向Ｚに沿った総延長ＤＺ１５を呈し得、図５Ａに概略的に示されるように、第１の制御電極１３１が、第１のチャネル領域１０１２の総延長ＤＺ１４の１００％よりも大きい第１のチャネル領域１０１２との鉛直方向Ｚに沿った共通延長範囲を呈するように配置され得る。それゆえ、第１の制御電極１３１の前記総延長ＤＺ１５は、少なくとも、ＤＺ１４の１．１倍、ＤＺ１４の１．３倍、またはさらに、ＤＺ１４の１．５倍に及び得る。鉛直方向Ｚに対して、同時に第１のポート領域１０１１との共通延長範囲になり得る、１０ｎｍ〜４９０ｎｍの範囲内、２０ｎｍ〜３８０ｎｍの範囲内、または５０ｎｍ〜２５０ｎｍの範囲内の重なりＤＺ１２が存在し得る。鉛直方向Ｚにおいて、第１の制御電極１３１は、同時にドリフト領域１００との共通延長範囲になり得る、１０ｎｍ〜４９０ｎｍの範囲内、２０ｎｍ〜３８０ｎｍの範囲内、または３０ｎｍ〜２５０ｎｍの範囲内の重なりＤＺ１６を呈し得る。さらに、第１の制御電極１３１は、レベルＺ１５における絶縁構造１３３の遠位端部から、６０ｎｍ〜１２００ｎｍの範囲内、１００ｎｍ〜９００ｎｍの範囲内、または２００ｎｍ〜６５０ｎｍの範囲内にあり得る、距離ＤＺ１７だけ離間されたレベルＺ１４における遠位端部を呈し得る。
鉛直方向Ｚに沿った第１の制御電極１３１の延長および配置に関して上述されたことは、第２の制御電極１３２、および第２のチャネル領域１０２２に対するその相対位置に等しく適用され得る。それゆえ、ＤＺ２５の値はＤＺ１５と同じ範囲内にあり得、ＤＺ２１の値はＤＺ１１と同じ範囲内にあり得、ＤＺ２２の値はＤＺ１２と同じ範囲内にあり得、ＤＺ２６の値はＤＺ１６と同じ範囲内にあり得る。さらに、第２の制御電極１３２は、レベルＺ２５における絶縁構造１３３の遠位端部から距離ＤＺ２７だけ離間されたレベルＺ２４における遠位端部を呈し得、ＤＺ２７の値はＤＺ１７と同じ範囲内にあり得る。
第１の制御電極１３１の上部および下部鉛直端部（Ｚ１１、Ｚ１４）ならびに第２の制御電極１３２の上部および下部鉛直端部（Ｚ２１、Ｚ２４）は、上述されたように、第１のチャネル領域１０１２および第２のチャネル領域１０２２の近傍において、またはそれらに隣接して指定されるのみであってもよい。第１のチャネル領域１０１２または第２のチャネル領域１０２２から離れて第１の横方向Ｘにさらに進むと、制御電極１３１、１３２の上部および／または下部鉛直端部は異なってもよい。上端部（図６における参照符号Ｚ１１’を参照）は、例えば、位置Ｚ０の上方または位置Ｚ０の下方に位置しさえし得る。下端部Ｚ１４およびＺ２４は、例えば、位置Ｚ１５の下方または位置Ｚ１５の上方に位置しさえし得る。選定された空間寸法に関係なく、第１の制御電極１３１および第２の制御電極１３２は、一実施形態によれば、第１の負荷端子構造１１およびドリフト領域１００から依然として電気的に絶縁されていることは明らかである。
第１の横方向Ｘに沿って、第１の制御電極１３１は、第１のチャネル領域１０２１から、１ｎｍ〜１００ｎｍの範囲内、２ｎｍ〜５０ｎｍの範囲内、または３ｎｍ〜２０ｎｍの範囲内にあり得る距離ＤＸ１２だけ離間され得る。前記距離ＤＸ１２は、第１の横方向Ｘに沿って第１の制御電極１３１を第１のメサ１０１から隔離する絶縁構造１３３の厚さと同一であり得る。したがって、第１の横方向Ｘに沿って、第２の制御電極１３２は、第２のチャネル領域１０２２から、１ｎｍ〜１００ｎｍの範囲内、２ｎｍ〜５０ｎｍの範囲内、または３ｎｍ〜２０ｎｍの範囲内にあり得る距離ＤＸ２２だけ離間され得る。前記距離ＤＸ２２は、第１の横方向Ｘに沿って第２の制御電極１３２を第２のメサ１０２から隔離する絶縁構造１３３の厚さと同一であり得る。
第１の横方向Ｘに沿った第１の制御電極１３１の厚さＤＸ１１は、１０ｎｍ〜１０，０００ｎｍの範囲内、５０ｎｍ〜７，０００ｎｍの範囲内、または１００ｎｍ〜５，０００ｎｍの範囲内にあり得る。第１の横方向Ｘに沿った第２の制御電極１３２の厚さＤＸ２１は、厚さＤＸ１１と同じ範囲内、または厚さＤＸ１１に関して上述された前記範囲の別のものの内部にあり得る。以上において述べたように、図５Ａにおける例示的な概略図と対照的に、制御電極１３１および１３２は、１つ以上の実施形態によれば、互いに接触していることができ（すなわち、図５Ａにおいて、Ｘ１６はＸ２１と等しくなるであろう）、これにより、第１のセル部分１４１および第２のセル部分１４２の各々を制御するために用いられ得る共同制御電極を形成する。
図５Ａに係る実施形態では、セル１４は、以上において説明されたように、針状構成またはストライプ状構成を呈し得る。例えば、第１の場合（「針状」）には、セル１４は、例えば、放射対称性の構造を各々呈し得、図５Ａの鉛直断面図の区分は、実際に、第１のメサ１０１、または、それぞれ、第２のメサ１０２をコーティングする、例えば円筒形状を呈する単一の第１の制御電極１３１、および例えば同じく円筒形状を呈する単一の第２の制御電極１３２のみを示す。この場合には、第１の横方向Ｘおよび第２の横方向Ｙの各々は半径方向を表す。さらに、針状セルは、ＹＸ平面と平行に、例えば、丸みのある角部を有する、長方形断面、または楕円形断面を呈することもできるであろう。第２の場合（「ストライプ状」）には、第１のセル部分１４１は、一方の側面においてのみ第１のメサ１０１に隣接するモノリシックな第１の制御電極１３１を含み得、それに応じて、第２のセル部分１４２もまた、一方の側面においてのみ第２のメサ１０２に隣接するモノリシックな第２の制御電極１３２を含み得る。別の実施形態では、図５Ａに示されるように、第１の制御電極１３１は、複数部分構成、例えば、２部分構成の第１の電極１３１であることができ、第２の制御電極１３２もまた、複数部分構成、例えば、２部分構成の第２の電極１３２であることができる。例えば、図５Ａの実施形態によれば、セル１４がストライプ状構成を呈する場合には、第１の制御電極１３１は、第１のメサ１０１に対して第１の横方向Ｘに沿って鏡面対称的に配置された２部分構成の第１の制御電極１３１であり得、第２の制御電極１３２は、第２のメサ１０２に対して第１の横方向Ｘに沿って鏡面対称的に配置された２部分構成の第２の制御電極１３２であり得る。それゆえ、寸法ＤＸ１１、ＤＸ２１およびＤＸ１２、ＤＸ２２に関して上述されたことは、図５Ａにおいて指示される寸法ＤＸ１４、ＤＸ２４およびＤＸ１５、ＤＸ２５に等しく適用され得る。
以上において説明されたように、メサ１０１および１０２ならびにそれらの構成要素の空間寸法は絶縁構造１３３によって各々閉じ込められ得る。鉛直方向Ｚと平行であり得る、第１の負荷電流１５１、または、それぞれ、第２の負荷電流１５２の経路に平行な、第１のメサ１０１および第２のメサ１０２の各々の総延長Ｚ１５は、例えば、第１の横方向Ｘおよび第２の横方向Ｙのうちの少なくとも一方における、負荷電流経路と垂直なそれぞれの総延長ＤＸ１３、ＤＸ２３の少なくとも倍数に及び得る。
例えば、第１のメサ１０１内の第１の負荷電流１５１の進路と垂直な方向における、例えば、鉛直方向Ｚと垂直な方向、例えば、第１の横方向Ｘにおける、第１のメサ１０１の第１のチャネル領域１０１２の幅ＤＸ１３は、ＤＸ１３の少なくとも３倍に及ぶ、第１のメサ１０１内の第１の負荷電流１５１の方向における、例えば、鉛直方向Ｚと平行な方向に沿った距離にわたって、１００ｎｍ未満、６０ｎｍ未満、またはさらに、４０ｎｍ未満であり得る。例えば、第１のチャネル領域１０１２は、鉛直方向Ｚにおける少なくとも３００ｎｍに沿って１００ｎｍ未満のＤＸ１３の幅、鉛直方向Ｚにおける少なくとも１８０ｎｍに沿って６０ｎｍ未満のＤＸ１３の幅、または鉛直方向Ｚにおける少なくとも１２０ｎｍに沿って４０ｎｍ未満のＤＸ１３の幅を呈し得る。図５Ａは、実質的に平行な側壁を有する第１のメサ１０１を示す。これと対照的に、第１のメサ１０１はまた、部分的または完全に先細り状の側壁を有してもよく、例えば、鉛直位置Ｚ１３において、横幅ＤＸ１３が、鉛直位置Ｚ１２におけるＤＸ１３よりも最大５０％大きい。鉛直方向Ｚに沿った第１のチャネル領域１０１２の延長ＤＺ１４は、ＤＸ１３のより大きな値またはより小さな値に関連し得る。
類似的に、第２のメサ１０２内の第２の負荷電流１５２の進路と垂直な方向における、例えば、鉛直方向Ｚと垂直な方向、例えば、第１の横方向Ｘにおける、第２のメサ１０２の第２のチャネル領域１０２２の幅ＤＸ２３は、ＤＸ２３の少なくとも３倍に及ぶ、第２のメサ１０２内の第２の負荷電流１５２の方向における、例えば、鉛直方向Ｚと平行な方向に沿った距離にわたって、１００ｎｍ未満、６０ｎｍ未満、またはさらに、４０ｎｍ未満であり得る。例えば、第２のチャネル領域１０２２は、鉛直方向Ｚにおける少なくとも３００ｎｍに沿って１００ｎｍ未満のＤＸ２３の幅、鉛直方向Ｚにおける少なくとも１８０ｎｍに沿って６０ｎｍ未満のＤＸ２３の幅、または鉛直方向Ｚにおける少なくとも１２０ｎｍに沿って４０ｎｍ未満のＤＸ２３の幅を呈し得る。図５Ａは、実質的に平行な側壁を有する第２のメサ１０２を示す。これと対照的に、第２のメサ１０２はまた、部分的または完全に先細り状の側壁を有してもよく、例えば、鉛直位置Ｚ２３において、横幅ＤＸ２３が、鉛直位置Ｚ２２におけるＤＸ２３よりも最大５０％大きい。鉛直方向Ｚに沿った第２のチャネル領域１０２２の延長ＤＺ２４は、ＤＸ２３のより大きな値またはより小さな値に関連し得る。
図５Ａにおける概略図と対照的に、絶縁構造１３３は、第１のメサ１０１と第２のメサ１０２との間の距離ＤＸ３０全体に沿って、鉛直方向Ｚにおいて第１の制御電極１３１と少なくとも同じ長さに延びる必要は必ずしもなく、例えば、第１のメサ１０１と第２のメサ１０２との間の距離ＤＸ３０の少なくとも８０％に沿って、鉛直方向Ｚにおいてより短く延び、例えば、鉛直方向Ｚにおける第１のポート領域１０１１の総延長、または、それぞれ、第２のポート領域１０２１の総延長（図５ＡにおけるＤＺ１３、ＤＺ２３）と同じ範囲内にあり得ることは理解されるであろう。
以下において「セル内ピッチ」ＤＸ４０とも呼ばれる、第１の横方向Ｘおよび第２の横方向Ｙのうちの一方に沿った第１のセル部分１４１と第２のセル部分１４２との間の距離は、１００ｎｍ〜１５，０００ｎｍの範囲内、３００ｎｍ〜１０，０００ｎｍの範囲内、または５００ｎｍ〜８，０００ｎｍの範囲内にあり得る。
一実施形態では、第１のメサ１０１は、以下に提示される次式（１）に従って寸法設定される。
Figure 2019110298
したがって、一実施形態では、ＤＸ１３、すなわち、第１のチャネル領域１０１２の幅は、鉛直方向Ｚにおける第１のメサ１０１の総延長の少なくとも８０％、少なくとも９０％、または少なくとも９５％、またはさらに少なくとも９９％に沿った最大幅Ｗｍａｘの２倍以下である。最大幅Ｗｍａｘは、以上において提示された式（１）に従って決定される。ここで、
ε ＝ 第１のチャネル領域１０１２の材料の誘電率、
ｋ ＝ ボルツマン定数、
Ｔ ＝ 温度、
ｌｎ 自然対数を表す、
ＮＡ ＝ 第１のチャネル領域１０１２の材料のドーパント濃度、
ｎｉ ＝ 真性キャリア濃度（例えば、２７℃におけるＳｉの場合、１．４５＊１０１０）、および
ｑ ＝ 電気素量。
一実施形態では、第２のメサ１０２はそれに応じて寸法設定される。すなわち、ＤＸ２３は、鉛直方向Ｚにおける第１のメサ１０１の総延長の少なくとも８０％、少なくとも９０％、または少なくとも９５％、またはさらに、少なくとも９９％に沿った最大幅Ｗｍａｘの２倍以下である。最大幅Ｗｍａｘは、第２のチャネル領域１０２２のために適用可能な値を用いて決定される。
別の実施形態では、第２のメサ１０２は、第１のメサ１０１の幅ＤＸ１３よりも大幅に大きい、例えば、少なくとも２倍の大きさの、またはさらに、ＤＸ１３よりも少なくとも１０倍大きい幅ＤＸ２３を呈することができる。
例えば、ＤＸ１３（および、任意選択的に）ＤＸ２３は１５ｎｍ〜１００ｎｍの範囲内にあり、その一方で、第１のチャネル領域１０１２のドーパント濃度および第２のチャネル領域１０２２のドーパント濃度の各々は８＊１０１８ｃｍ−３よりも大きい。
一実施形態では、それゆえ、第１のポート領域１０１１、第１のチャネル領域１０１２、第２のポート領域１０２１、および第２のチャネル領域１０２２の各々は、１００ｎｍ未満の、第１の横方向Ｘ、第２の横方向Ｙおよび鉛直方向Ｚのうちの少なくとも１つにおける空間寸法を有するナノメートルスケール構造を構成し得る。一実施形態では、それぞれの領域が１００ｎｍ未満の延長を呈する前記少なくとも１つの方向は、それぞれの領域内に導通される適用可能な負荷電流の方向と垂直である。
次に、図６および図７Ａにおいて概略的に例示的に示されるパワー半導体デバイス１の実施形態が参照される。
パワー半導体デバイス１は、以上において説明されたように、第１の負荷端子構造１１および第２の負荷端子構造１２に結合された半導体本体１０を有する。半導体本体１０は、以上において説明されたように、負荷電流（以前の図面における参照符号１５を参照）を導通するように構成されており、第１の導電型のドリフト領域１００を含む。パワー半導体デバイス１は複数のセル１４を含む。セル１４は等しく構成されていてもよく、図６には１つのセル１４の区分が示されている。したがって、以上において説明されたように、各セル１４は、第１のセル部分１４１内に含まれる第１のメサ１０１を含み、第１のメサ１０１は、第１の負荷端子構造１１に電気接続された第１の導電型の第１のポート領域１０１１、およびドリフト領域１００に結合された第１のチャネル領域１０１２を含み、任意選択的に、第１のメサ１０１は、第１のメサ１０１内の負荷電流部位の鉛直方向Ｚに垂直な第１の横方向Ｘにおける１００ｎｍ未満の総延長（参照符号ＤＸ１３を参照）を呈する。例えば、第１の負荷端子構造１１と第１のポート領域１０１１との間の電気接続部を確立するために、第１の接触プラグ１１１が用いられ得る。例えば、第１の接触プラグ１１１が設けられるべき領域内では、絶縁構造１３３は、図示のように、ライナ１１３で少なくとも部分的に覆われ得る。一実施形態によれば、第１の接触プラグ１１１は、第１のメサ１０１の幅ＤＸ１３の少なくとも２倍である幅を有する。任意選択的に、第１の接触プラグ１１１は、２つ以上の場所において第１のメサ１０１および／または第２のメサと接触し得る。
以上において説明されたように、各セル１４は、第２のセル部分１４２内に含まれる第２のメサ１０２をさらに含み、第２のメサ１０２は、第１の負荷端子構造１１に電気接続された第２の導電型の第２のポート領域１０２１、およびドリフト領域１００に結合された第２のチャネル領域１０２２を含む。例えば、第１の負荷端子構造１１と第２のポート領域１０２１との間の電気接続部を確立するために、第２の接触プラグ１１２が用いられ得る。例えば、第２の接触プラグ１１２が設けられるべき領域内では、絶縁構造１３３は、図示のように、ライナ１１３で部分的に覆われ得る。
各セル１４は、以上において説明されたように、少なくとも第１のチャネル領域１０１２内の導電チャネルを用いて負荷電流を制御するための制御電極構造１３（例えば、結合／第１の制御電極１３１として実装される）を含むトレンチ構造１７をさらに含む。
一実施形態によれば、図６および図７Ａの両方に示されるように、各セル１４は、第２のチャネル領域１０２２の下方に配置された第２の導電型の案内ゾーン１０２３をさらに含み、案内ゾーン１０２３は第２のメサ１０２と横方向に重なり、第１のメサ１０１に向かって、それと横方向に重なることなく、横方向に延びる。
例えば、案内ゾーン１０２３は、例えば、第１の横方向Ｘおよび第２の横方向Ｙの両方に沿って、第２のメサ１０２と完全に重なり得る。
一実施形態では、案内ゾーン１０２３が、例えば、縁部終端ゾーン１８の一部分内および／または活性セルフィールド１６の一部分内において、第１のメサ１０１と少なくとも部分的に横方向に重なることも可能であり得る。一実施形態では、少なくとも活性セルフィールド１６の８０％に対して、案内ゾーン１０２３と第１のメサ１０１との間の横方向の重なりは存在しない。活性セルフィールド１６の残りの２０％内においては、案内ゾーン１０２３と第１のメサ１０１との間の横方向の重なりが存在してもよい（または存在しなくてもよい）。例えば、活性セルフィールドの前記部分の間の比は８０％対２０％に及ばなくてもよく、例えば、９０％対１０％のもの、または９５％対５％のもの（すなわち、活性セルフィールドの９５％内においては、案内ゾーン１０２３と第１のメサ１０１との間の横方向の重なりが存在しない）であることができる。
さらに、一実施形態では、少なくとも活性セルフィールド１６の８０％に対して、案内ゾーン１０２３と第２のメサ１０２との間の完全な横方向の重なりが存在する。活性セルフィールド１６の残りの２０％内においては、案内ゾーン１０２３と第２のメサ１０２との間の横方向の重なりが存在してもよい（または存在しなくてもよい）。例えば、活性セルフィールドの前記部分の間の比は８０％対２０％に及ばなくてもよく、例えば、９０％対１０％のもの、または９５％対５％のもの（すなわち、活性セルフィールドの９５％内においては、案内ゾーン１０２３と第２のメサ１０２との間の横方向の重なりが存在しない）であることができる。
さらに、一実施形態では、少なくとも活性セルフィールド１６の８０％に対して、案内ゾーン１０２３と、第１の横方向延長Ｘにおける第１の制御電極１３１の総延長の少なくとも３０％との間の横方向の重なりが存在する。活性セルフィールド１６の残りの２０％内においては、案内ゾーン１０２３と第１の制御電極１３１との間の横方向の重なりが存在してもよい（または存在しなくてもよい）。例えば、活性セルフィールドの前記部分の間の比は８０％対２０％に及ばなくてもよく、例えば、９０％対１０％のもの、または９５％対５％のもの（すなわち、活性セルフィールドの９５％内においては、案内ゾーン１０２３と第１のメサ１０１との間の横方向の重なりが存在しない）であることができる。
一実施形態では、図６に示されるように、案内ゾーン１０２３は、鉛直方向Ｚに沿って第１のおよび第２のチャネル領域１０１２、１０２２の両方から空間的に変位しつつ、第２のチャネル領域１０２２の下方に配置されている。それに加えて、またはその代替として、一実施形態では、図７Ａに示されるように、各セル１４は、案内ゾーン１０２３とトレンチ構造１７との間に配置された第１の導電型のバリアゾーン１０５をさらに含み得、バリアゾーン１０５は、ドリフト領域１００のドーパント濃度の少なくとも２倍の大きさのドーパント濃度を有する。
案内ゾーン１０２３は、少なくとも１０１５ｃｍ−３、少なくとも１０１６ｃｍ−３、または少なくとも２＊１０１７ｃｍ−３のドーパント濃度を呈することができる。一実施形態では、案内ゾーン１０２３のドーパント濃度は、デバイス１の導通状態の間にドリフト領域１００内に存在する電荷キャリアの総濃度、例えば、少なくとも２＊１０１７ｃｍ−３と少なくとも同じ大きさである。案内ゾーン１０２３のドーパント濃度は、例えば、少なくとも鉛直方向Ｚおよび第１の横方向Ｘのうちの一方に沿って、変化し得る。例えば、ドーパント濃度の最大値は、（鉛直方向Ｚに対する）内側部分内、例えば、上部内側部分内に存在し得る。さらに、ドーパント濃度は、第１のメサ１０１に向かう方向に沿って減少し得る。ドーパント濃度は、鉛直方向Ｚに対して非対称であってもよく、例えば、第１の負荷端子構造１１に向かう方向と比べて、第２の負荷端子構造１２に向かう方向においてより深いテーリング特性を有し得る。すなわち、第１の負荷端子構造１１に向かう距離に沿った案内ゾーン１０２３のドーパント濃度の減少と比べて、案内ゾーン１０２３のドーパント濃度の減少は、第２の負荷端子構造１２に向かってより長い距離にわたって存在し得る。
例えば、案内ゾーン１０２３は、第１の負荷端子構造１１にも、第２の負荷端子構造１２にも電気接続されていない。例えば、案内ゾーン１０２３は少なくともドリフト領域１００の区分によって第２の負荷端子構造１２から分離されている。
さらに、案内ゾーン１０２３は、第１の導電型の半導体部分によって、例えば、ドリフト領域１００の区分およびバリアゾーン１０５の区分のうちの少なくとも一方によって、第２のチャネル領域１０２２から分離され得る。
一実施形態では、第２のチャネル領域１０２２と案内ゾーン１０２３との間の鉛直方向Ｚに沿った最小距離は、少なくとも５０ｎｍ、少なくとも１００ｎｍ、または少なくとも２５０ｎｍに及ぶ。
一実施形態では、第２のチャネル領域１０２２と案内ゾーン１０２３との間の鉛直方向Ｚに沿った最大距離は、３０００ｎｍ以下、１５００ｎｍ以下、または５００ｎｍ以下に及ぶ。
それゆえ、案内ゾーン１０２３は、上述された最小距離および最大距離以内の距離だけ第２のチャネル領域１０２２から分離され得る。
さらに、案内ゾーン１０２３と第１のメサ１０１との間の第１の横方向Ｘに沿った最小距離ＤＸｍｉｎは少なくとも１００ｎｍに及ぶ。しかし、この距離は、一実施形態によれば、１０００ｎｍ以下または５００ｎｍ以下である。
しかし、以上において指示されたように、活性セルフィールド１６内では、案内ゾーン１０２３は、典型的には、第１の導電型の半導体部分によって第２のチャネル領域１０２２から分離されているのに対して、縁部終端ゾーン１８内では、案内ゾーンのうちの１つと第１の負荷端子構造１１との間に第２の導電型の少なくとも１つの経路（図示せず）を設けることが適切であり得る。
バリアゾーン１０５は第１のメサ１０１および第２のメサ１０２の両方と横方向に（部分的にまたは完全に）重なり得る。それゆえ、第１のメサ１０１のチャネル領域１０１２および第２のメサ１０２のチャネル領域１０２２は以下のものによって半導体本体１０内で互いに接続され得る。
ａ）例えば、バリアゾーン１０５によって、および／またはドリフト領域１００の区分によって形成された、第１の導電型の第１の経路、ならびに
ｂ）バリアゾーン１０５（もしくは、それぞれ、ドリフト領域１００の区分）によって、および案内ゾーン１０２３（第２の経路のｎｐｎ構成のｐ部分を形成する）によって形成されたｎｐｎ構成を有する第２の経路。
図６および図７Ａの両方において示されるように、ならびに以上においてさらに説明されたように、制御電極構造１３はトレンチ構造１７内に第１の制御電極１３１を含み得る。第１の制御電極１３１は、それが第１のチャネル領域１０１２内の導電チャネルおよび第２のチャネル領域１０２２内の蓄積チャネルの両方を制御し得るような仕方で構成することができる。第１の制御電極１３１がこのような仕方で構成されている場合には、それは、それゆえ、共同制御電極１３１と呼ぶこともできる。
一実施形態では、案内ゾーン１０２３は、第１の横方向Ｘに沿って、この第１の横方向Ｘにおける第１の制御電極１３１の総横方向延長の少なくとも６０％または少なくとも８０％にわたって第１の（共同）制御電極１３１と横方向に重なる。それゆえ、大幅な横方向の重なりが第１の（共同）制御電極１３１と案内ゾーン１０２３との間に形成される。例えば、これにより、案内ゾーン１０２３は、第１の（共同）制御電極１３１をドリフト領域１００内の電位に対して遮蔽するように構成することができ、これにより、好ましくない容量結合を低減する。これはスイッチング動作の可制御性の改善をもたらし得る。一実施形態によれば、第１の（共同）制御電極１３１は、案内ゾーン１０２３との横方向の重なりを有しない、遮蔽されていない小部分を同時に、または代替的に有することができ、例えば、第１の（共同）制御電極１３１のこのような遮蔽されていない領域は、第１の横方向Ｘにおける第１の制御電極１３１の第１の制御延長の総横方向延長の４０％または２０％よりも小さい。さらなる実施形態によれば、第１の制御電極１３１の遮蔽されていない小部分は第１の横方向において１０００ｎｍよりも短いか、または５００ｎｍよりも短い。例えば、第１の制御電極１３１の遮蔽されていない小部分は、第１のメサ１０１に最も近い第１の制御電極１３１の小部分である。
第１の（結合）制御電極１３１を収容するトレンチ構造１７は、第１のメサ１０１と接する第１のトレンチ側壁１７１、第２のメサ１０２と接する第２のトレンチ側壁１７２、および第１のトレンチ側壁１７１と第２のトレンチ側壁１７２との間のトレンチ底部１７５を含むことができる。第１の（共同）制御電極１３１は、大体、第１の側壁１７１から、大体第２のトレンチ側壁１７２まで延びることができ、第１の（共同）制御電極１３１は第１のメサ１０１とも第２のメサ１０２とも接触せず、絶縁構造１３３によってそれらから電気的に絶縁されている。
例えば、トレンチ底部１７５は、ドリフト領域１００、または、存在する場合には、ドリフト領域のドーパント濃度と比べて大幅に増大したドーパント濃度を呈し得るバリアゾーン１０５と接する。
例えば、バリアゾーン１０５を設けることは、第１の制御電極１３１が第１のトレンチ側壁１７１から第２のトレンチ側壁１７２まで実質的に延びる場合、すなわち、第１の制御電極１３１が第１のメサ１０１および第２のメサ１０２の両方のための共同制御電極である場合に、適切であり得る。このときには、半導体本体１０と第１の（共同）制御電極１３１との間の好ましくない容量結合をバリアゾーン１０５によって回避し、さらに、バリアサブゾーン１０５２（以下のより詳細な説明を参照）によってより効果的に回避することができる。別の実施形態において、制御電極構造１３が第１のメサ１０１および第２のメサ１０２のための別個の制御電極１３１および１３２を含む場合、且つ、例えば、２つの制御電極１３１および１３２が（図３Ａ〜Ｂ、図５Ａ、図９および図１７に例示的に示されるように）絶縁構造１３３によって互いに分離されている場合には、バリアゾーン１０５を省略することもできる。
一実施形態では、図７Ｂに示されるように、第１のトレンチ側壁１７１と第１の制御電極１３１との間の絶縁構造１３３の第１の横方向Ｘに沿った第１の厚さは、トレンチ底部１７５と第１の制御電極１３１との間の絶縁構造１３３の鉛直方向Ｚに沿った第２の厚さの半分未満に及ぶ。それゆえ、絶縁構造１３３は、第１のトレンチ側壁１７１における領域と比べて、トレンチ底部１７５においてより大きな厚さを呈することができる。例えば、トレンチ構造１７の移行部分領域１７４内において、トレンチ底部１７５および第１のトレンチ側壁１７１は互いに合併し、絶縁構造１３３の厚さは第１の厚さから第２の厚さへ、例えば、徐々に、増大する。
例えば、第２の厚さはさらに第１の厚さの２倍よりも大きく、例えば、少なくとも３倍大きいか、またはさらに第１の厚さの４倍よりも大きい。
一実施形態によれば、移行部分領域１７４の外側における第１の横方向Ｘに沿った第１の制御電極１３１の進路全体に沿った絶縁構造１３３の厚さは少なくとも第２の厚さに及ぶ。例えば、トレンチ底部１７５における比較的厚い絶縁体（例えば、酸化物）は、半導体本体１０と第１の制御電極１３１との間の好ましくない容量結合を低減することを可能にする。さらに、第２の厚さを制限することが適切である場合があり、例えば、可制御性の観点から、第２の厚さを第１の厚さよりも１００倍以下、例えば、第１の厚さの５０倍未満、または２０倍未満、または１０倍未満に設計することが適切となり得る。
（例えば、図７Ｂに示されるとおりの）このような移行部分領域１７４は、図６に概略的に示される実施形態において実装することもでき、移行部分領域１７４は、トレンチ底部１７５と第２のトレンチ側壁の１つ１７２との間の移行部において実装することもできることを理解されたい。
例えば、移行部分領域１７４内における絶縁構造１３３の厚さの漸減は、移行部分領域１７４またはその近傍における電界強度の潜在的な局所的増大の好ましくない影響を回避することができるため、パワー半導体デバイス１のより堅牢な動作挙動をもたらし得る。
上述された移行部分領域１７４に加えて、またはその代替として、第１のメサ１０１は、第１の横方向Ｘにおけるその総延長（参照符号ＤＸ１３を参照）の少なくとも２倍の大きさの幅を有するメサ開口部を呈し得る。例えば、第１のメサ１０１のメサ開口部の幅は、トレンチ構造１７の２つの隣接したトレンチ底部１７５の間の第１の横方向Ｘにおける距離によって規定される。この任意選択的な態様はまた、図５Ａにおいて、すなわち、トレンチ側壁１７１／１７２をトレンチ底部１７５に連結する、点線の曲がった進路によって、概略的に示される。それゆえ、鉛直方向Ｚに沿って第１の制御電極１３１と完全に重なる第１のメサ１０１の区分内においては、第１のメサ１０１が、１００ｎｍ以下の第１の横方向Ｘに沿ったその幅を呈し得るのに対して、メサ開口部においては、このような最大幅は、例えば、少なくとも２倍増大し得る。
例えば、メサ開口部は、絶縁構造１３３の対応する湾曲した進路によって形成され、例えば、メサ開口部を規定する半径は、上述された絶縁構造１３３の第１の厚さの少なくとも３倍、少なくとも５倍、または少なくとも１０倍に及ぶ。
一実施形態によれば、また、第２のメサ１０２も、第１の横方向Ｘにおけるその総延長（参照符号ＤＸ２３を参照）の少なくとも２倍の大きさの幅を有する対応するメサ開口部を呈し得る。別の実施形態によれば、また、第２のメサ１０２も、絶縁構造１３３の対応する湾曲した進路によって形成された開口部を呈することができ、例えば、メサ開口部を規定する半径は、上述された絶縁構造１３３の第１の厚さの少なくとも３倍、少なくとも５倍、または少なくとも１０倍に及ぶ。
以上においてすでに指示されたように、バリアゾーン１０５は案内ゾーン１０２３と第２のチャネル領域１０２２との間に設けられ得る。例えば、バリアゾーン１０５は、トレンチ底部１７５と接触した前記バリアサブゾーン１０５２を含み、バリアサブゾーン１０５２は、ドリフト領域１００のドーパント濃度と少なくとも同じ大きさのドーパント濃度を有する。バリアサブゾーン１０５２のドーパント濃度はドリフト領域１００のドーパント濃度の２倍超であることができ、例えば、バリアサブゾーン１０５２のドーパント濃度はドリフト領域１００のドーパント濃度の５０倍超、５００倍超、２０００倍超であり得る。例えば、バリアサブゾーン１０５２のドーパント濃度は少なくとも１０１７ｃｍ−３に及ぶ。さらに、バリアサブゾーン１０５２は、バリアゾーン１０５の残りの部分、すなわち、サブゾーン１０５２でないバリアゾーン１０５の部分よりも大きなドーパント濃度を有し得る。さらに、バリアサブゾーン１０５２は移行部分領域１７４内においてトレンチ底部１７５と接触し得る。それゆえ、トレンチ構造１７の移行部分領域１７４においては、大幅に増大したドーパント濃度を有する第１の導電型の半導体領域が配置され得る。
例えば、バリアサブゾーン１０５２は、第２の導電型の電荷キャリアがトレンチ底部１７５に接近するのを防止するように構成されている。例えば、これは、第１の制御電極１３１と半導体本体１０との間の好ましくない容量結合を低減することを可能にする。
一実施形態では、バリアサブゾーン１０５２は１００ｎｍ未満の厚さを呈する。バリアゾーン１０５が第１のメサ１０１および第２のメサ１０２の両方と完全に横方向に重なり得るのに対して、一実施形態では、バリアサブゾーン１０５２は、移行部分領域１７４において、すなわち、トレンチ底部１７５が第１のトレンチ側壁１７１と合併する領域内、および／またはトレンチ底部１７５が第２のトレンチ側壁１７２と合併する領域内において終端する。
バリアゾーン１０５は案内ゾーン１０２３とトレンチ底部１７５との間に配置され得るだけでなく、また、例えば、図７Ａおよび図７Ｂに概略的に示されるように、第１のメサ１０１と完全に横方向に重なるよう、横方向にさらに延び得る。しかし、一実施形態では、バリアゾーン１０５は案内ゾーン１０２３と比べて鉛直方向Ｚに沿ってさらに延びない。
例えば、バリアサブゾーン１０５２はトレンチ底部１７５を覆う。別の実施形態では、バリアサブゾーン１０５２は第１のメサ１０１と少なくとも部分的に横方向に重なりさえし得る。または、図面のうちのほとんどのものにおいて示されるように、少なくともバリアゾーン１０５は第１のメサ１０１と少なくとも部分的に横方向に重なる。例えば、第１のメサ１０１の下方の領域内において第１の導電型のドーパントの増大したドーパント濃度を提供することによって、第２の導電型の電荷キャリアが第１のメサ１０１の真下の領域に接近するのを回避することができる。
例えば、バリアゾーン１０５と案内ゾーン１０２３との間の鉛直方向Ｚに沿った移行部は上部ｐｎ接合１０５１を形成し、案内ゾーン１０２３とドリフト領域１００との間の鉛直方向Ｚに沿った移行部は下部ｐｎ接合１００１を形成する。例えば、トレンチ底部１７５と上部ｐｎ接合１０５１との間の鉛直方向Ｚに沿った距離は少なくとも５０ｎｍ且つ５００ｎｍ以下に及ぶ。トレンチ構造１７の構成に依存して、このような距離は大幅により大きくなることもできる（例えば、図９参照）。それゆえ、一実施形態では、案内ゾーン１０２３はトレンチ構造１７と接触せず、第１の導電型の半導体領域によって、例えば、バリアゾーン１０５によってそれから分離されている。さらに、２つのｐｎ接合１０５１および１００１の間の距離、すなわち、鉛直方向Ｚに沿った案内ゾーン１０２３の最大厚さは、３００ｎｍ〜５０００ｎｍの範囲内にあることができる。しかし、さらに以下の説明から明らかになるように、このような最大厚さは第１の横方向Ｘに沿って変化し得る。厚さが変化するか否かにかかわらず、鉛直方向Ｚに沿った案内ゾーン１０２３の最大厚さは、いずれにせよ、鉛直方向Ｚに沿った半導体本体１０の総延長の１０分の１未満に及ぶことができる。
例えば、鉛直方向Ｚに沿った案内ゾーン１０２３の最大厚さは、いずれにせよ、鉛直方向Ｚに沿った第１のメサ１０１の総延長の．５〜１０倍の範囲内にあることができる。
以上において説明されたように、案内ゾーン１０２３は、第１の導電型の半導体部分によって、例えば、ドリフト領域１００の区分およびバリアゾーン１０５の区分のうちの少なくとも一方によって、第２のチャネル領域１０２２から分離され得る。第２のチャネル領域１０２２は、第１の導電型の前記半導体部分とｐｎ接合を形成し得、上述されたとおりの、鉛直方向Ｚに沿った案内ゾーン１０２３と第２のチャネル領域１０２２との間の例示的な最小距離および最大距離は、ｐｎ接合１０５１と、（ドリフト領域１００の区分およびバリアゾーン１０５の区分のうちの少なくとも一方によって）第２のチャネル領域１０２２と第１の導電型の少なくとも前記半導体部分との間に形成されたｐｎ接合との間の最小距離および最大距離であり得る。
例えば、図１５に概略的に例示的に示される実施形態に関して、案内ゾーン１０２３の厚さは、第１のメサ１０１に向かって横方向に延びる間に、少なくとも２分の１に減少することができる。さらに、案内ゾーン１０２３が第１のメサ１０１に向かって横方向に延び、厚さが減少する間に、トレンチ構造１７５の底部と案内ゾーン１０２３との間の距離は実質的に一定のままであり得る。例えば、案内ゾーン１０２３が第１のメサ１０１に向かって延びる間に、トレンチ底部１７５と上部ｐｎ接合１０５１との間の距離は変化しない。しかし、案内ゾーン１０２３が第１のメサ１０１に向かって延びる間に、２つのｐｎ接合１０５１および１００１の間の距離は減少し得る。
例えば、厚さのこのような減少は、上述されたとおりの、第１のメサ１０１の真下における、第１のメサ１０１に向かう横方向における案内ゾーン１０２３の横方向端部、または案内ゾーン１０２３の開口ＤＸｍｉｎのより良好な制御を可能にし得る、案内ゾーン１０２３の突起状の区分を形成する。
案内ゾーン１０２３のこのような例示的な形態は、図１７に示されるように、制御電極構造１３が２つの別個の第１および第２の制御電極１３１および１３２を含む場合にも可能である。
以上においてすでに指示されたように、案内ゾーン１０２３はパワー半導体デバイス１のスイッチング動作の可制御性の改善をもたらし得る。
例えば、第２のチャネル領域１０２２と案内ゾーン１０２３との間の接続部は、パワー半導体デバイス１の第１の動作状態（例えば、導通状態）の間は第１の導電率を呈し、パワー半導体デバイス１の第２の動作状態（例えば、阻止状態）の間は第２の導電率を呈する。第２の導電率は第１の導電率よりも少なくとも１０倍大きいものであることができる。それゆえ、例えば、少なくともパワー半導体デバイス１の導通状態から阻止状態への移行の間に、第２のチャネル領域１０２２を通る電流の流れは、パワー半導体デバイスの導通状態の間に第２のチャネル領域１０２２を通る電流の流れよりも少なくとも１０倍大きいものであることができる。例えば、これにより、第２の導電型の電荷キャリアの排出（例えば、第２の負荷電流１５２）は、ターンオフ動作の直前、および／またはその間、ならびに／あるいはパワー半導体デバイス１の阻止状態の間に増大され得る。
例えば、第１の動作状態から第２の動作状態への移行の間に、案内ゾーン１０２３の電位は、第１の負荷端子構造１１の電位から、多くとも３Ｖ、多くとも１．５Ｖ、またはさらに、．５Ｖ未満逸脱する。一実施形態では、この電圧差は上部ｐｎ接合１０５１と第２のチャネル領域１０２２との間の経路に沿って生じる。
さらに、一例では、パワー半導体デバイス１の阻止状態の間、および／または導通状態から阻止状態への移行の間に、案内ゾーン１０２３は、第１のメサ１０１と第２のメサ１０２との間の経路に沿って、第２の導電型の電荷キャリア、および第２のチャネル領域１０２２の電位と少なくとも５０ｍＶ且つ３Ｖ未満異なる電位のうちの少なくとも一方を案内するように構成されている。この電圧範囲はまた、適用物に依存して、異なって選定されてもよく、例えば、それは、５０ｍＶ〜３Ｖ以内、または１００ｍＶ〜１．５Ｖ以内、または１５０ｍＶ〜５００ｍＶ以内にある。この場合も先と同様に、一実施形態では、この電圧差は、以上において説明されたように、第１の導電型の半導体部分、例えば、ドリフト領域１００の区分およびバリアゾーン１０５の区分のうちの少なくとも一方によって完全に形成され得る、上部ｐｎ接合１０５１と第２のチャネル領域１０２２との間の経路に沿って生じる。
上述された全ての実施形態に関して、第１のチャネル領域１０１２および第２のチャネル領域１０２２は両方とも第２の導電型のものであることができることは理解されるであろう。それゆえ、第１のチャネル領域１０１２および第２のチャネル領域１０２２は両方とも、下方に配置された第１の導電型の半導体領域と、例えば、ドリフト領域１００またはバリアゾーン１０５のいずれかと、それぞれのｐｎ接合を形成し得る。
以上において指示されたように、制御電極構造１３は各セル部分１４１および１４２のための別個の制御電極を含み得る。例えば、図８Ａ〜Ｄの各々に示されるように、第１の制御電極１３１は第１のメサ１０１に関連付けられており、第２の制御電極１３２は第２のメサ１０２に関連付けられている。制御電極１３１および１３２は互いに分離して配置されているだけでなく、関連付けられたメサ１０１／１０２に対する相対位置、寸法、および材料のうちの少なくとも１つが互いに異なることもできる。第１の制御電極１３１は、少なくとも第１のメサ１０１を制御するように構成されており、第２の制御電極１３２は、少なくとも第２のメサ１０２を制御するように構成されている。
例えば、図８Ａに概略的に示される実施形態によれば、制御電極１３１および１３２は互いに分離して配置されているが、関連付けられたメサ１０１／１０２に対する相対位置については互いに異ならない。例えば、これはセル内における第１のセル部分１４１および第２のセル部分１４２の対称配置をもたらし得る。制御電極１３１および１３２は絶縁構造１３３によって互いに分離され得る。案内ゾーン１０２３は、例えば、第２のメサ１０２に関連付けられた第２の制御電極１３２と完全に重なり、例えば、第１の横方向Ｘにおいて第１のメサ１０１に関連付けられた第１の制御電極１３１と部分的にのみ重なり得る。存在する場合には、バリアサブゾーン１０５２は第１の横方向Ｘにおいて制御電極１３１、１３２の両方と横方向に重なり得る。
以上において同様にさらに指示されたように、制御電極１３１、１３２は両方とも、同一の制御信号を供給されてもよく、例えば、第１の制御電極１３１は第２の制御電極１３２に電気接続され得る。別の実施形態では、制御電極１３１および１３２は互いに電気的に絶縁されており、それゆえ、個々の制御信号を供給されてもよく、例えば、ドライバ（図示せず）は、第１の制御信号を第１の制御電極１３１に提供し、第２の制御信号を第２の制御電極１３２に提供するように構成されている。後者の変形例は、より柔軟な制御方式を可能にし得るが、対応するドライバ構成も必要とする。
さらなる実施形態では、第１の制御電極１３１および第２の制御電極１３２は規定のオーム抵抗によって互いに接続されていてもよい。このときには、単一の制御信号が両方の電極に提供されてもよく、このような単一の制御信号は、スイッチングの間においては、第１の制御電極１３１と第２の制御電極１３２との間に動的な電圧差を生じさせ、静的なオン状態（本明細書において導通状態とも呼ばれる）および静的なオフ状態（本明細書において阻止状態とも呼ばれる）の間においては、両方の電極において同じ電圧を生じさせ得る。
一実施形態によれば、第２のメサ１０２は第１のメサ１０１と比べて第１の横方向Ｘに沿ってより大きな総延長範囲（すなわち、より大きな幅）を呈する。この任意選択的な態様はまた、図８Ａおよび図８Ｃに示されており、第２のメサ１０２の幅は、例えば第１のメサ１０１の幅の２倍よりも大きいものであり得る。別の実施形態によれば、および図８Ｄに概略的に示されるように、第２のメサ１０２は第１のメサ１０１と比べて第１の横方向Ｘに沿ってより小さな総延長範囲（すなわち、より小さな幅）を呈し得る。任意選択的に、第１のメサ１０１はまた、図８Ｄにおいて点線によって示されるコンタクトドーピング部分１０１９を呈し得る。
図８Ｂ〜Ｄに示されるように、別個の制御電極１３１および１３２を設けることは、非対称設計に従ってセル１４を設計することを可能にし得る。例えば、第１の制御電極１３１および第２の制御電極１３２のうちの一方は他方の制御電極と比べて鉛直方向Ｚに沿ってさらに延び得る。例えば、これにより、第１のメサ１０１は、第２のメサ１０２と比べて鉛直方向Ｚに沿って異なる総延長、例えば、より短いもの（図８Ａ参照）を呈し得る。
例えば、他方の制御電極と比べてより深く配置された制御電極は第１の横方向Ｘに沿ってより大きな総延長を有し得る。例えば、存在する場合には、バリアサブゾーン１０５２は、他方よりも深く配置された制御電極とのみ横方向に重なる。（例えば、異なる空間構成を有する）第１の制御電極１３１および第２の制御電極１３２のためのトレンチ１７の製作は、１つ以上のドライエッチングプロセス（例えば、ＲＩＥ − 反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ））を含むことができ、鉛直方向Ｚにおけるエッチング速度は、トレンチ１７の幅を規定するマスクの開口部に依存し得る。それゆえ、異なる広さの開口部は、異なる深さにエッチングされたトレンチをもたらすことができ、より大きなマスク開口部は、図８Ｂ〜Ｃに示されるとおりのより深いトレンチを生じさせる。
図１１Ａ〜Ｂに概略的に例示的に示される実施形態によれば、トレンチ構造１７は、制御電極構造１３から（例えば、第１の制御電極１３１および第２の制御電極１３２の両方から）電気的に絶縁されており、接触プラグ１１５によって第１の負荷端子構造１１に電気接続されているソース電極１１５０をさらに含み得る。図１１Ａに示されるように、さらなるプラグ１１５はソース電極１１５０の一部を形成してもよい。例えば、ソース電極１１５０はトレンチ電極として実装される。例えば、それは第１の制御電極１３１と第２の制御電極１３２との間に配置されていてもよい。一実施形態では、ソース電極１１５０は案内ゾーン１０２３と横方向に重なり、絶縁構造１３３は、このような重なりが存在する領域内において、少なくとも５０ｎｍの最小厚さｄＺＺを呈し得る。
例えば、ソース電極１１５とトレンチ底部１７５との間の距離は第１の制御電極１３１とトレンチ底部１７５との間の距離よりも大きい。一実施形態では、ソース電極１１５は、第１の横方向Ｘにおいてソース電極１１５の延長全体に沿って案内ゾーン１０２３と横方向に重なる。存在する場合には、ソース電極１１５は、第１の横方向Ｘにおいてバリアゾーン１０５と、または、存在する場合には、第１の横方向Ｘにおいてバリアサブゾーン１０５２と、ソース電極１１５の延長全体に沿ってさらに横方向に重なり得る。
一実施形態では、図１１Ｂに示されるように、トレンチ電極構造は、第１の制御電極１３１、制御電極１３２（両方とも、上述されたとおりの機能性を有する）、および第１の負荷端子構造１１に電気接続され得るソース電極１１５０（接触プラグ１１５を参照）を得るよう、横方向にパターニングされ得る。例えば、絶縁構造１３３は、第１の制御電極１３１（もしくは第２の制御電極１３２）および第１のメサ１０１（もしくは第２のメサ１０２）のうちの一方との間の第１の横方向における絶縁構造１３３の厚さの少なくとも２倍、または厚さの３倍、または厚さの４倍、例えば、上述された第１の厚さの少なくとも２倍の、ソース電極１１５０とトレンチ底部１７５との間の最小厚さｄＺＺを呈し得る。
なおさらなる実施形態では、電極１１５０は第１の負荷端子構造１１に電気接続されておらず、別の電位に電気接続されているか、または、別に、電極１１５０は電気的に浮遊している。
一実施形態によれば、各セル１４は、２つ以上の第１のメサ１０１および／または２つ以上の第２のメサ１０２を含み得る。例えば、図１２を参照すると、各セル１４内に含まれる第２のメサ１０２の数は第１のメサ１０１の数より多くてもよい。例えば、各セル１４は第１のメサ１０１を１つのみ含み、第２のメサ１０２を２つ以上含む。例えば、このような場合には、案内ゾーン１０２３は、図１１に示されるように、第１の横方向Ｘに沿って第２のメサ１０２の各々と横方向に重なる。さらに、存在する場合には、バリアゾーン１０５は、例えば、各トレンチ底部１７５の下方に、２つ以上のバリアサブゾーン１０５２を含み得る。例えば、バリアサブゾーン１０５２と第１および第２のメサ１０１、１０２との間に横方向の重なりは形成されない。
例えば、第１のメサ１０１の数と第２のメサ１０２の数との比は所望のスイッチング挙動に依存して選定することができる。例えば、より高速なターンオフ動作が所望される場合には、第２のメサ１０２の数を増大させることができる。
第２のメサ１０２を制御するために、別個の第２の制御電極１３２がトレンチ構造１７内に設けられてもよい。しかし、以上において説明されたように、第２の制御電極１３２は第１の制御電極１３１から電気的に絶縁されている必要は必ずしもないことに留意されたい。
図１２における例は、第１の制御電極１３１によって一方の側から、第２の制御電極１３２によって他方の側から制御される追加の第２のメサ１０２を示す。追加の第２のメサ１０２は、（制御電極１３１および１３２が異なって構成されており、および／または異なる制御信号を提供される場合には）（各側に１つずつある）２つの第２の制御電極１３２によってもっぱら制御される第２のメサ１０２と別の制御特性を呈し得る。しかし、破線によって指示されるように、追加の第２のメサ１０２の左側の（共同）制御電極１３１は、第１のメサ１０１を制御するための第１の制御電極１３１、および第２のメサ１０２と同じ仕方で追加の第２のメサ１０２を制御するための第２の制御電極１３２に分離することができるであろう。前記制御電極の分離は、図１３〜図１４に関してより詳細に説明されるように、少なくとも、ダミーメサを設けることによって達成され得る。
しかし、以上において説明されたように、制御電極１３１、１３２の最終的な空間的分離とかかわりなく、パワー半導体デバイスの動作は、それにもかかわらず、制御電極構造１３に提供される単一の制御信号を用いて制御され得る。例えば、第２の制御電極１３２は第１の制御電極１３１に電気接続されているか、または、別に、規定のオーム抵抗を用いてそれに結合され得る。
一実施形態によれば、各セル１４は、図１３に示されるように、例えば、第１のセル部分１４１と第２のセル部分１４２との間の、第３のセル部分１４３を含み得る。例えば、第３のセル部分１４３は第３のメサ１０３を含む。第３のメサ１０３はトレンチ構造１７の第３のトレンチ側壁１７３によって横方向に閉じ込められ得る。第３のメサ１０３は、例えば、第１のメサ１０１または第２のメサ１０２と同じ空間寸法を呈し得る。例えば、第３のメサ１０３は、ダミーメサ、すなわち、負荷電流またはその一部分を導通しないように構成されたメサである。この目的を達成するために、第３のメサ１０３は、例えば、第１の負荷端子構造１１に電気接続されていない。図示のように、第３のメサ１０３と第１の負荷端子構造１１との間の電気接続部を確立するであろう接触プラグは設けられていない。追加的に、または代替的に、第３のメサ１０３と第１の負荷端子構造１１との間の移行部は、負荷電流部分のための導電経路を提供しないように構成されていてもよく、例えば、むしろ、第３のメサ１０３と第１の負荷端子構造１１との間の移行部は、電気的隔離を提供するように構成されていてもよい。
例えば、第３のメサ１０３は第１または第２の導電型の半導体材料で完全に充填されている。存在する場合には、バリアゾーン１０５は、図１３に示されるように、第３のメサ１０３内へ延び得る。
ダミーメサとして、第３のメサ１０３を制御する必要はない。それにもかかわらず、例えば、均一なプロセスの理由のため、および／または対称性の理由のために、制御電極構造１３は、例えば、１つ以上の追加の第３の電極１３４、１３４’によって、または（点線によって指示されるように）それぞれの第１の（共同）制御電極１３１の区分によって、第３のメサ１０３の近傍内へも延び得る。それゆえ、例えば、各セル１４は２つの第１の制御電極１３１を含み得、これらのうちの一方は第１のメサ１０１および第３のメサ１０３の両方に関連付けられており、他方のものは第２のメサ１０２および第３のメサ１０３の両方に関連付けられている。第３の電極１３４、１３４’は、代替的に、第１の制御電極１３１、第２の制御電極１３２、または第１の負荷端子構造１１のうちの１つ以上に電気接続されていてもよい。
追加的に、または代替的に、第３のメサ１０３は、制御電極構造１３を、例えば、第１の制御電極１３１および第２の制御電極１３２に分離するために用いられ得る。これはまた、図１４に関してより詳細に説明されることになる。
例えば、案内ゾーン１０２３はまた、以上において説明されたように、例えば、第１のメサ１０１に接近するが、それと横方向に重ならないよう、第１の横方向Ｘに沿って第３のメサ１０３と横方向に重なる。任意選択的に設けられ得る複数のバリアサブゾーン１０５２に関しては、図１３に示される実施形態に類似的に適用され得る上述の説明が参照される。
例えば、各セル内における第１のメサ１０１の数、第２のメサ１０２の数、および第３のメサ１０３の数の間の比はデバイス１の所望の容量挙動に依存して選定することができる。セル１４の各々または一部に第３のメサ１０３を備えることは、デバイスの静電容量、例えば、第１の負荷端子構造１１および第２の負荷端子構造１２に対する、第１の制御電極１３１、第２の制御電極１３２、および第３の電極１３４、１３４’の間の静電容量または静電容量の比を調整することを可能にし得る。
図１４を参照して、セル１４の別の例示的な実施形態を説明する。図示のように、セル１４は２つの第１のセル部分１４１および２つの第２のセル部分１４２を含み得、２つの第１のセル部分１４１および２つの第２のセル部分１４２は１つの（または２つ以上の）第３のセル部分１４３によって互いに分離され得る。セル部分１４１、１４２および１４３は、先の図面に関して例示的に説明されたとおりの仕方で構成され得る。本実施形態では、第２のメサ１０２における第１のメサ１０１の両対はそれぞれの第１の（共同）制御電極１３１を用いて制御される。第３の（ダミー）メサ１０３を有する中央の第３のセル部分１４３は中央の第１のメサ１０１および中央の第２のメサ１０２を互いに分離する。例えば、各セル部分１４１、１４２および１４３は第１の横方向Ｘにおいて同じ総延長を呈する。
一実施形態によれば、第１のメサ１０１と第２のメサ１０２との間の第１の横方向Ｘに沿った距離は第１のメサ１０１と第３のメサ１０３との間の距離よりも大きい。例えば、第１のメサ１０１と第２のメサ１０２との間の第１の横方向に沿った距離は第１のメサ１０１と第３のメサ１０３との間の距離の２倍に及ぶ。類似的に、また、第１のメサ１０１と第２のメサ１０２との間の第１の横方向Ｘに沿った距離は第２のメサ１０２と第３のメサ１０３との間の距離の少なくとも２倍に及び得る。第１のメサ１０１、第２のメサ１０２、および第３のメサ１０３の第１の横方向Ｘにおける横幅は、例えば、同じ処理技術を用いることによって、実質的に等しくなり得る。しかし、例えば、ダミーメサとして実現されたときの第３のメサ１０３は、第１のメサ１０１および／または第２のメサ１０２と比べて、異なるもの（例えば、より大きな幅、またはより小さな幅）を有し得る。一実施形態によれば、第３のメサ１０３の横幅は第１のメサ１０１または第２のメサ１０２よりも例えば１０倍以上大きいものであり得る。
複数の第１および／または第２および／または第３のセル部分１４１、１４２、１４３が存在する場合には、各セル１４はまた、それに応じて、図１４に示されるように、複数の案内ゾーン１０２３を含み得る。バリアゾーン１０５が、活性セルフィールド１６の複数のセル１４、または、別に、全てのセル１４によって共有される連続したゾーンであり得るのに対して、異なる案内ゾーン１０２３は互いに分離されていてもよい。別の実施形態では、例えば、異なる案内ゾーン１０２３が、半導体本体１０内のどこかで、例えば、縁部終端ゾーン１８内において、一体に合併することが可能である。隣接する案内ゾーン１０２３同士を互いに分離する半導体区分は第１のメサ１０１と横方向に重なり得、以上においてすでにさらに詳細に説明されたように、ドリフト領域１００の区分およびバリアゾーン１０５の区分のうちの少なくとも一方によって充填され得る。
さらに、複数の第１および／または第２および／または第３のセル部分１４１、１４２、１４３が存在する場合、ならびにそれゆえ、各セル１４が２つ以上の第１のメサ１０１を含む場合には、第１のメサ１０１のうちの第１のものを第１の制御電極１３１に関連付け、第１のメサ１０１のうちの第２のものを第２の制御電極１３２に関連付けることが可能であり得る。この任意選択的な態様は、複数の第１のメサ１０１のうちの第１の部分を複数の第１のメサ１０１のうちの第２の部分と異なって制御する可能性をもたらす。例えば、したがって、第３のメサ１０３を含む第３のセル部分１４３は、制御電極構造１３を分離するために用いられ得る。別の実施形態では、図１４に示されるように、互いに電気接続された制御電極を用いて、例えば、第１の制御電極１３１のみを用いて全ての第１のメサ１０１を制御することが望ましくなり得る。
本明細書に記載される全ての実施形態によれば、第２のチャネル領域１０２２内の蓄積チャネルの遮断電圧は、第１のチャネル領域１０１２内の導電チャネルの遮断電圧よりも大きいものであることができる。例えば、遮断電圧の差は少なくとも０．２Ｖに及び得る。一実施形態では、導電チャネルの遮断電圧は０．８Ｖ未満であり、蓄積チャネルの遮断電圧は１．０Ｖよりも大きい。
一般的に言えば、遮断電圧の差は、例えば、導通状態の間に第２の導電型の電荷キャリアが第２のセル部分１４２の第２のメサ１０２を介して半導体本体１０から出ていくのを防止する仕方で、および／または半導体デバイス１を阻止状態に切り替える直前に第２のセル部分１４２の第２のメサ１０２を介して第２の導電型の電荷キャリアを半導体本体１０外へ排出することを可能にする仕方で、例えば、半導体デバイス１の導通状態における、デバイス１の、例えば、第２のチャネル領域１０２２の、より柔軟な制御を達成することを可能にし得る。
以下において、遮断電圧の間のこのような差を達成するいくつかの例示的な仕方をより詳細に説明する。
一実施形態では、以前の図面、例えば、図３Ａ、図３Ｂ、図５Ａ、図８Ａ〜Ｄ、図１１、図１３、および図１７に例示的に示されるように、半導体デバイス１は第１の制御電極１３１および第２の制御電極１３２を含み得、第１の制御電極１３１は、第１のチャネル領域１０１２内の導電チャネルを誘導するように構成されており、絶縁構造１３３は第１の制御電極１３１を第１のメサ１０１から絶縁し得る。第２の制御電極１３２は、前記蓄積チャネルを誘導するように構成することができ、絶縁構造１３３は第２の制御電極１３２を第２のメサ１０２からさらに絶縁し得る。第１の制御電極１３１および第２の制御電極１３２は、上述の図面に示されるように、互いに分離して配置され得る。例えば、遮断電圧の間の前記差を達成するため、または、別に、それに寄与するために、第１の制御電極１３１の材料は第２の制御電極１３２の材料と異なり得る。この目的を達成するために、第１の制御電極１３１は、第２の制御電極１３２の仕事関数と異なる仕事関数を呈し得る。仕事関数の間の前記差は、例えば、少なくとも０．４ｅＶに及び得る。例えば、第２の制御電極１３２は４．５ｅＶ未満の仕事関数を呈し、第１の制御電極１３１は、例えば、４．９ｅＶ超の仕事関数を呈し得る。例えば、仕事関数の間の差を達成するために、一実施形態では、第１の制御電極１３１は、第２の導電型のドーパントを有する多結晶半導体材料、金属ケイ化物（例えば、ＰｔＳｉ２もしくはＭｏＳｉ２のようなもの）、金属窒化物（例えば、ＷＮｘもしくはＴｉＮのようなもの）、ニッケル、パラジウム、イリジウム、白金および金のうちの少なくとも１つを含み、第２の制御電極１３２は、第１の導電型のドーパントを有する多結晶半導体材料、金属ケイ化物（例えば、ＴｉＳｉ２、ＴａＳｉ２もしくはＮｂＳｉ２のようなもの）、金属窒化物（例えば、ＴａＮもしくはＴｉＮのようなもの）、アルミニウム、チタン、マグネシウム、スカンジウム、イットリウム、ルビジウム、セレンおよびストロンチウムのうちの少なくとも１つを含む。ゲート電極としてのＴｉＮの仕事関数は、それを第１および第２の制御電極１３１、１３２の両方のために有用にし得る、ゲート誘電体への移行ゾーンにおける表面処理によって適合され得る。２つの制御電極１３１および１３２を分離して配置することができ、それらに異なる仕事関数を与えることができるのに対して、１つ以上の実施形態によれば、２つの制御電極１３１および１３２は互いに電気接続され、それゆえ、同じ制御信号を受信することができることは理解されるであろう。例えば、いくつかの図面、例えば、図３Ａ、図３Ｂ、図５Ａ、および図６における概略図の示唆と対照的に、２つの制御電極１３１および１３２は互いに電気的に絶縁されている必要は必ずしもないことは理解されるであろう。
さらなる実施形態では、２つの別個の制御電極１３１および１３２に異なる仕事関数を与えることに加えて、またはその代替として、遮断電圧の間の差はまた、第１の制御電極１３１に第１のチャネル領域１０１２の仕事関数よりも大きい仕事関数を与えることによって生じる、または、別に、達成され得る。さらに、加えて、または代替として、第２の制御電極１３２は、第２のチャネル領域１０２２の仕事関数よりも小さい仕事関数を与えられ得る。第１のチャネル領域１０１２および第２のチャネル領域１０２２の各々は、第２の導電型のドーパントを有する単結晶半導体材料、および窒化チタン（ＴｉＮ）のうちの少なくとも一方を含み得る。例えば、第１のチャネル領域１０１２および第２のチャネル領域１０２２の各々は４．６ｅＶ〜５．０ｅＶの範囲内の仕事関数を呈し得る。
なおさらなる実施形態では、遮断電圧の間の差はまた、第１のチャネル領域１０１２および第２のチャネル領域１０２２の各々に第２の導電型のドーパントを提供することによって生じることもでき、第１のチャネル領域１０１２のドーパント濃度は、第２のチャネル領域１０２２のドーパント濃度よりも、少なくとも２分の１、３分の１、または５分の１と小さいものであることができる。例えば、チャネル領域１０１２および１０２２内における異なるドーパント濃度を有する本実施形態では、第１の制御電極１３１を第１のチャネル領域１０１２から絶縁する絶縁構造１３３の、例えば、第１の横方向Ｘにおける有効厚さ（例えば、図５ＡにおけるＤＸ１２、ＤＸ１４を参照）は、第２の制御電極１３２を第２のチャネル領域１０２２から絶縁する絶縁構造１３３の、例えば、第１の横方向Ｘにおける有効厚さ（例えば、図５ＡにおけるＤＸ２２、ＤＸ２４参照）と同一であり得る。さらに、本実施形態では、第１の制御電極１３１および第２の制御電極１３２は、材料および／または空間寸法が同一であり得、または、別に、第１のメサ１０１および第２のメサ１０２は共同制御電極によって制御され得る。
なおさらなる例によれば、遮断電圧の間の差はまた、第１の制御電極１３１を第１のチャネル領域１０１２から絶縁する絶縁構造１３３の、例えば、第１の横方向Ｘにおける有効厚さ（例えば、図５ＡにおけるＤＸ１２、ＤＸ１４を参照）が、第２の制御電極１３２を第２のチャネル領域１０２２から絶縁する絶縁構造１３３の、例えば、第１の横方向Ｘにおける有効厚さ（例えば、図５ＡにおけるＤＸ２２、ＤＸ２４を参照）よりも少なくとも２０％または少なくとも３０％または少なくとも５０％の率で小さくなるよう、絶縁構造１３３を設けることによって生じ得る。それゆえ、前記厚さの変化は、それに応じて、導電チャネルおよび蓄積チャネルのそれぞれの遮断電圧を変化させ得る。本明細書において、「有効厚さ」の比較とは、第１の制御電極１３１を第１のチャネル領域１０１２から絶縁する絶縁構造１３３のために用いられる誘電体の誘電率にその厚さを乗じた積が、第２の制御電極１３２を第２のチャネル領域１０２２から絶縁する絶縁構造１３３のために用いられる誘電体の誘電率にその厚さを乗じた積と比較されることを意味し得る。前記誘電体が同じ材料、例えば、二酸化ケイ素で作製されている場合には、これはそれぞれの厚さの比較に帰着する。例えば、第１の制御電極１３１を第１のチャネル領域１０１２から絶縁する絶縁構造１３３のために用いられる誘電体がより高い誘電率を有する場合には、厚さは、第２の制御電極１３２を第２のチャネル領域１０２２から絶縁するためのものと同じになりさえするか、またはそれよりも大きくなりさえし得る。
なおさらなる例によれば、遮断電圧の間の差は、例えば、第１の制御電極１３１を第１のチャネル領域１０１２から絶縁する絶縁構造１３３の境界面電荷が、例えば、第２の制御電極１３２を第２のチャネル領域１０２２から絶縁する絶縁構造１３３の境界面電荷よりも少なくとも２０％または少なくとも３０％または少なくとも５０％の率で正になり得るよう、絶縁構造１３３の境界面電荷の異なる密度を提供することによって達成され得る。異なる境界面電荷は、例えば、第１のチャネル領域１０１２および第２のチャネル領域１０２２における絶縁構造１３３の両方のための異なる材料によって、例えば、窒化ケイ素または酸化窒化ケイ素を第１のチャネル領域１０１２における誘電体として用い、二酸化ケイ素を第２のチャネル領域１０２２において用いて達成され得る。
第１のメサ１０１および第２のメサ１０２は、１つ以上の実施形態によれば、単一の制御信号によって制御することができることは理解されるであろう。この目的を達成するために、図面のうちのいくつかに例示的に示されるように、前記２つの分離して配置された制御電極１３１および１３２を設けることができ、前記２つの分離して配置された制御電極１３１および１３２は互いに電気接続され得る。別の実施形態によれば、図面のうちのいくつかに例示的に示されるように、第１のメサ１０１および第２のメサ１０２の各々は、例えば、トレンチ構造１７内にモノリシックに統合することができる、以上において、第１の制御電極１３１とも呼ばれる、共同制御電極によって制御することができる。それゆえ、前記遮断電圧の差は、第１のメサ１０１および第２のメサ１０２を制御するための少なくとも２つの別個の制御電極を必ずしも必要としないことは理解されるであろう。
さらに、図９に例示的に示されるように、絶縁構造１３３は、第１のメサ１０１と第２のメサ１０２との間の距離（図５ＡにおけるＤＸ３０を参照）全体に沿って、鉛直方向Ｚにおいて第１の制御電極１３１と少なくとも同じ長さに延びる必要は必ずしもなく、例えば、第１のメサ１０１と第２のメサ１０２との間の距離の少なくとも８０％に沿って、鉛直方向Ｚにおいてより短く延び、例えば、鉛直方向Ｚにおける第１のポート領域１０１１の総延長、または、それぞれ、第２のポート領域１０２１の総延長（例えば、図５ＡにおけるＤＺ１３、ＤＺ２３を参照）と同じ範囲内にあり得ることは理解されるであろう。例えば、共同制御電極として実装される場合には、第１の制御電極１３１はＵ字形鉛直断面を呈し得る。図１０に概略的に例示的に示されるように、別の実施形態では、第１の制御電極１３１は、第１のメサ１０１と第２のメサ１０２との間の距離の、少なくとも、例えば、８０％に沿って、鉛直方向Ｚにおいて実質的に一定の総延長を呈するブロックとして実装することができる。
（異なる遮断電圧を有する反転チャネルおよび蓄積チャネルを提供する）このようなパワー半導体デバイスを動作させる例示的な方法が（特許文献１）に記載されている。同出願の関連内容はその全体が本明細書において組み込まれる。
本明細書において示されるのは、また、パワー半導体デバイスを加工する方法である。いくつかの実施形態によれば、加工されるべきパワー半導体デバイスは、第１の負荷端子構造および第２の負荷端子構造に結合されるべき半導体本体を有し、半導体本体は、負荷電流を導通するように構成されており、第１の導電型のドリフト領域を含み、パワー半導体デバイスは複数のセルを含む。各セルは、第１のセル部分内に含まれる第１のメサであって、この第１のメサは、第１の負荷端子構造に電気接続された第１の導電型の第１のポート領域、およびドリフト領域に結合された第１のチャネル領域を含む、第１のメサと、第２のセル部分内に含まれる第２のメサであって、この第２のメサは、第１の負荷端子構造に電気接続された第２の導電型の第２のポート領域、およびドリフト領域に結合された第２のチャネル領域を含む、第２のメサと、少なくとも第１のチャネル領域内の導電チャネルを用いて負荷電流を制御するための制御電極構造を含むトレンチ構造と、を含む。本方法は、
ａ）第１のメサ内の負荷電流部位の鉛直方向と垂直な横方向における１００ｎｍ未満の総延長を有する第１のメサを設けることと、鉛直方向に沿って第１のチャネル領域および第２のチャネル領域の両方から空間的に変位しつつ、第２のチャネル領域の下方に配置された第２の導電型の案内ゾーンを設けることであって、案内ゾーンは第２のメサと横方向に重なり、第１のメサに向かって、それと横方向に重なることなく、横方向に延びる、設けることと、
ｂ）第２のチャネル領域の下方に配置された第２の導電型の案内ゾーンを設けることであって、案内ゾーンは第２のメサと横方向に重なり、第１のメサに向かって、それと横方向に重なることなく、横方向に延びる、設けることと、案内ゾーンとトレンチ構造との間に配置された第１の導電型のバリアゾーンを設けることであって、バリアゾーンは、ドリフト領域のドーパント濃度の少なくとも２倍の大きさのドーパント濃度を有する、設けることと、
のうちの少なくとも一方を含む。
上述された方法はまた、半導体本体が、以上において説明された構成を呈するよう、案内ゾーンを設ける前または後に、半導体本体を少なくとも部分的に前処理および／または後処理することを含み得る。
方法の例示的な実施形態は、図面に関して説明されたパワー半導体デバイスの例示的な実施形態に対応する。それゆえ、上述のことが参照される。
本方法の一実施形態によれば、図１６に示されるように、案内ゾーン１０２３を設ける範囲内においてスペーサ要素２１を用いることができる。例えば、案内ゾーン１０２３を設けることは、例えば、図１６において示されるとおりの第１の案内サブゾーン１０２３ａおよび第２の案内サブゾーン１０２３ｂによって示される、１つ以上の注入処理ステップを含み得る。また、バリアゾーン１０５を設けることも１つ以上の注入処理ステップを含み得る。例えば、スペーサ要素２１は、第１の案内サブゾーン領域１０２３ａが設けられた後、および、例えば、バリアゾーン１０５が設けられる前に、除去される。第１のメサ１０１の場所におけるイオン注入ステップを局所的にマスキングする第１のメサ１０１の側壁におけるスペーサ要素２１の横方向厚さＤＳによって、第１のメサ１０１と第１の案内サブゾーン１０２３ａとの間の横方向距離ＤＦ１を与えることができる。注入イオンの横方向の広がりのゆえに、横方向距離ＤＦ１はスペーサ要素２１の横方向厚さＤＳよりも小さい。それに応じて、第２のメサ１０２と第１の案内サブゾーン１０２３ａとの間の横方向距離ＤＦ２を与えることができる。注入イオンのエネルギーは、それらがスペーサ要素２１の水平部分の鉛直方向厚さＤＶ１を乗り越え、半導体本体１０に達する仕方で構成され得る。しかし、注入イオンのエネルギーは、第１のメサ１０１および第２のメサ１０２におけるスペーサ要素２１のより大きな鉛直方向厚さＤＶ２を乗り越えるには低すぎるものであり得、第１のメサ１０１および第２のメサ１０２の位置におけるイオン注入の実質的な阻止を生じさせる。例えば、その後、絶縁構造１３３および制御電極構造１３がトレンチ構造１７とともに形成される。第２の案内サブゾーン１０２３ｂは、例えば、リソグラフィマスクを用いた従来のパターニングと組み合わせてイオン注入ステップを用いるプロセスにおいて、先に、または後に設けることができる。第２の導電型のドーパントがアクセプタである場合には、第１の案内サブゾーン１０２３ａおよび第２の案内サブゾーン１０２３ｂは、例えば、ホウ素またはＢＦ２イオンを異なるエネルギーで注入することで実現され得る。
例えば、案内ゾーン１０２３および／またはバリアゾーン１０５（その１つ以上のバリアサブゾーン１０５２を任意選択的に含む）を設けることは、以上において詳細に説明されたとおりの自己整合処理ステップに従って実行され得る。
さらなる実施形態の特徴は従属請求項において定義される。さらなる実施形態の特徴および上述した実施形態の特徴は、これらの特徴は互いの代替であると明示的に説明されていない限り、追加の実施形態を形成するために互いに組み合わせられてもよい。
以上において、パワー半導体デバイス、およびパワー半導体デバイスを処理する方法に関する実施形態が説明された。例えば、これらの実施形態はシリコン（Ｓｉ）をベースとする。したがって、例示的な実施形態の単結晶半導体領域／ゾーン／区分／層は単結晶Ｓｉ領域またはＳｉ層であることができる。他の実施形態では、多結晶またはアモルファスシリコンが用いられてもよい。
しかし、半導体領域／ゾーン／区分／層は、半導体デバイスの製造に適した任意の半導体材料で作製することができることを理解されたい。このような材料の例としては、数例を挙げると、これらに限定されるわけではないが、シリコン（Ｓｉ）もしくはゲルマニウム（Ｇｅ）などの元素半導体材料、炭化ケイ素（ＳｉＣ）もしくはシリコンゲルマニウム（ＳｉＧｅ）などのＩＶ族化合物半導体材料、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、リン化インジウムガリウム（ＩｎＧａＰａ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）もしくはヒ化リン化インジウムガリウム（ＩｎＧａＡｓＰ）などの二元、三元もしくは四元ＩＩＩ−Ｖ半導体材料、ならびにテルル化カドミウム（ＣｄＴｅ）およびテルル化水銀カドミウム（ＨｇＣｄＴｅ）などの二元もしくは三元ＩＩ−ＶＩ半導体材料が挙げられる。上述の半導体材料は「ホモ接合半導体材料」とも呼ばれる。２つの異なる半導体材料を組み合わせると、ヘテロ接合半導体材料が形成される。ヘテロ接合半導体材料の例としては、これらに限定されるわけではないが、窒化アルミニウムガリウム（ＡｌＧａＮ）−窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）−窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化アルミニウムガリウム（ＡｌＧａＮ）、ケイ素−炭化ケイ素（ＳｉｘＣ１−ｘ）およびケイ素−ＳｉＧｅヘテロ接合半導体材料が挙げられる。パワー半導体デバイスの用途のためには、現在、主として、Ｓｉ、ＳｉＣ、ＧａＡｓおよびＧａＮ材料が用いられている。
「〜の真下（ｕｎｄｅｒ）」、「〜の下方（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「〜の真上（ｏｖｅｒ）」、「上部（ｕｐｐｅｒ）」および同様のものなどの空間的相対語は、１つの要素の、第２の要素に対する位置付けを説明するための記述を容易にするために用いられる。これらの用語は、図に示されるものと異なる向きに加えて、それぞれのデバイスの異なる向きを包含することを意図されている。さらに、「第１（ｆｉｒｓｔ）」、「第２（ｓｅｃｏｎｄ）」、および同様のものなどの用語は、同様に、様々な要素、領域、区域などを記述するために用いられ、同じく、限定を意図されてはいない。本記載全体を通じて同様の用語は同様の要素を指す。
本明細書で使用するとき、用語「〜を有する（ｈａｖｉｎｇ）」、「〜を包含する（ｃｏｎｔａｉｎｉｎｇ）」、「〜を含む（ｉｎｃｌｕｄｉｎｇ）」、「〜を備える（ｃｏｍｐｒｉｓｉｎｇ）」、「〜を呈する（ｅｘｈｉｂｉｔｉｎｇ）」および同様のものは、述べられている要素または特徴の存在を指示するが、追加の要素または特徴を除外しないオープンエンドな用語である。
上述の変形および適用の範囲を念頭に置いて、本発明は上述の説明によって限定されず、また、添付の図面によっても限定されないことを理解されたい。その代わりに、本発明は添付の請求項およびそれらの法的同等物によってのみ限定される。
１０ 半導体本体
１１ 第１の負荷端子構造
１２ 第２の負荷端子構造
１３ 制御電極構造
１４ 活性セル
１５ 総負荷電流
１６ 活性セルフィールド
１７ トレンチ構造
１８ 縁部終端ゾーン
１９ 縁部
２１ スペーサ要素
１００ ドリフト領域
１０１ 第１のメサ
１０２ 第２のメサ
１０３ 第３のメサ
１０４ 第３のポート領域
１０５ バリアゾーン
１１１ 第１の接触プラグ
１１２ 第２の接触プラグ
１１３ ライナ
１１５ 接触プラグ
１３１ 第１の制御電極
１３２ 第２の制御電極
１３３ 絶縁構造
１３４、１３４’ 第３の電極
１４１ 第１のセル部分
１４２ 第２のセル部分
１４３ 第３のセル部分
１５１ 第１の負荷電流
１５２ 第２の負荷電流
１７１ 第１のトレンチ側壁
１７２ 第２のトレンチ側壁
１７４ 移行部分領域
１７５ トレンチ底部
１００１ 下部ｐｎ接合
１０１１ 第１のポート領域
１０１２ 第１のチャネル領域
１０１９ コンタクトドーピング部分
１０２１ 第２のポート領域
１０２２ 第２のチャネル領域
１０２３ 案内ゾーン
１０２３ａ 第１の案内サブゾーン
１０２３ｂ 第２の案内サブゾーン
１０５１ 上部ｐｎ接合
１０５２ バリアサブゾーン
１１５０ ソース電極

Claims (21)

  1. 第１の負荷端子構造および第２の負荷端子構造に結合された半導体本体を有するパワー半導体デバイスであって、前記半導体本体は、第１の導電型のドリフト領域を含み、前記パワー半導体デバイスの導通状態の間に負荷電流を導通し、前記パワー半導体デバイスの阻止状態の間に負荷電流を阻止するように構成され、前記パワー半導体デバイスは複数のセルを含み、各セルは、
    − 第１のセル部分内に含まれる第１のメサであって、前記第１のメサは、前記第１の負荷端子構造に電気接続された前記第１の導電型の第１のポート領域、および前記ドリフト領域に結合された第１のチャネル領域を含み、前記第１のメサは、前記第１のメサ内の前記負荷電流部位の鉛直方向に垂直な横方向における１００ｎｍ未満の総延長を呈する、第１のメサと、
    − 第２のセル部分内に含まれる第２のメサであって、前記第２のメサは、前記第１の負荷端子構造に電気接続された第２の導電型の第２のポート領域、および前記ドリフト領域に結合された第２のチャネル領域を含む、第２のメサと、
    − 前記負荷電流を制御するように構成された制御電極構造を含むトレンチ構造と、
    を含み、
    − 前記第１のセル部分は、前記導通状態において前記第１のチャネル領域から前記第２の導電型の移動電荷キャリアを完全に空乏化するように構成されており、
    − 前記第１のセル部分は、前記導通状態において前記第１のチャネル領域内に前記第１の導電型の移動電荷キャリアのための電流経路を誘導し、前記阻止状態において前記第１の導電型の移動電荷キャリアのための電流経路を誘導しないように構成されており、
    各セルは、
    − 前記第２のチャネル領域の下方に配置されており、前記鉛直方向に沿って前記第１のチャネル領域および前記第２のチャネル領域の両方から空間的に変位した、前記第２の導電型の案内ゾーンであって、前記案内ゾーンは前記第２のメサと横方向に重なり、前記第１のメサに向かって、前記横方向においてそれと横方向に重なることなく、横方向に延びる、案内ゾーン、
    を含む、パワー半導体デバイス。
  2. 前記第１の導電型のバリアゾーンをさらに含み、前記バリアゾーンは前記案内ゾーンと前記トレンチ構造との間に配置されている、請求項１に記載のパワー半導体デバイス。
  3. 前記バリアゾーンが、前記ドリフト領域のドーパント濃度の少なくとも２倍の大きさのドーパント濃度を有する、請求項２に記載のパワー半導体デバイス。
  4. 第１の負荷端子構造および第２の負荷端子構造に結合された半導体本体を有するパワー半導体デバイスであって、前記半導体本体は、負荷電流を導通するように構成されており、第１の導電型のドリフト領域を含み、前記パワー半導体デバイスは複数のセルを含み、各セルは、
    − 第１のセル部分内に含まれる第１のメサであって、前記第１のメサは、前記第１の負荷端子構造に電気接続された前記第１の導電型の第１のポート領域、および前記ドリフト領域に結合された第１のチャネル領域を含む、第１のメサと、
    − 第２のセル部分内に含まれる第２のメサであって、前記第２のメサは、前記第１の負荷端子構造に電気接続された第２の導電型の第２のポート領域、および前記ドリフト領域に結合された第２のチャネル領域を含む、第２のメサと、
    − 少なくとも前記第１のチャネル領域内の導電チャネルを用いて前記負荷電流を制御するための制御電極構造を含むトレンチ構造と、
    − 前記第２のチャネル領域の下方に配置された前記第２の導電型の案内ゾーンであって、前記案内ゾーンは前記第２のメサと横方向に重なり、前記第１のメサに向かって、前記横方向においてそれと横方向に重なることなく、横方向に延びる、案内ゾーンと、
    − 前記案内ゾーンと前記トレンチ構造との間に配置された前記第１の導電型のバリアゾーンであって、前記バリアゾーンは、前記ドリフト領域のドーパント濃度の少なくとも２倍の大きさのドーパント濃度を有する、バリアゾーンと、
    を含む、パワー半導体デバイス。
  5. 前記案内ゾーンが、前記第１のメサ内における前記負荷電流部位の鉛直方向に沿って前記第１のチャネル領域および前記第２のチャネル領域の両方から空間的に変位しており、前記第１のメサが、前記鉛直方向と垂直な横方向における１００ｎｍ未満の総延長を呈する、請求項４に記載のパワー半導体デバイス。
  6. 前記案内ゾーンが少なくとも１０１５ｃｍ−３のドーパント濃度を呈し、前記案内ゾーンが少なくとも前記ドリフト領域によって前記第２の負荷端子構造から分離されている、請求項４に記載のパワー半導体デバイス。
  7. 前記制御電極構造が、前記第１のチャネル領域内の前記導電チャネルと、前記第２のチャネル領域内の蓄積チャネルとの両方を制御するように構成された、第１の制御電極を含み、前記案内ゾーンが、前記第１の制御電極の総横方向延長の少なくとも６０％にわたって前記横方向に沿って前記第１の制御電極と横方向に重なる、請求項５に記載のパワー半導体デバイス。
  8. 前記トレンチ構造が、前記第１のメサと接する第１のトレンチ側壁、前記第２のメサと接する第２のトレンチ側壁、および前記第１のトレンチ側壁と前記第２のトレンチ側壁との間のトレンチ底部を含み、前記トレンチ底部は前記バリアゾーンと接する、請求項５に記載のパワー半導体デバイス。
  9. 前記トレンチ構造内の前記制御電極構造を隔離する絶縁構造をさらに含み、前記第１のトレンチ側壁と前記制御電極構造との間の前記絶縁構造の前記横方向に沿った第１の厚さが、前記トレンチ底部と前記制御電極構造との間の前記絶縁構造の前記鉛直方向に沿った第２の厚さの半分未満である、請求項８に記載のパワー半導体デバイス。
  10. 前記トレンチ構造の移行部分領域内において、前記トレンチ底部および前記第１のトレンチ側壁が互いに合併し、前記絶縁構造の厚さが前記第１の厚さから前記第２の厚さへ増大する、請求項９に記載のパワー半導体デバイス。
  11. 前記バリアゾーンが、前記トレンチ底部と接触したバリアサブゾーンを含み、前記バリアサブゾーンは、少なくとも前記ドリフト領域の前記ドーパント濃度と同じ大きさのドーパント濃度を有する、請求項４に記載のパワー半導体デバイス。
  12. 前記バリアサブゾーンが前記移行部分領域内において前記トレンチ底部と接触する、請求項１１に記載のパワー半導体デバイス。
  13. 前記第１のメサが、前記横方向における前記第１のメサの前記総延長の少なくとも２倍の大きさの幅を有するメサ開口部を有する、請求項５に記載のパワー半導体デバイス。
  14. 前記案内ゾーンが前記第１のメサに向かって横方向に延びる際に、前記案内ゾーンの厚さが少なくとも２分の１に減少し、前記案内ゾーンが前記第１のメサに向かって横方向に延びる際に、前記トレンチ構造と前記案内ゾーンとの間の距離が実質的に一定のままである、請求項５に記載のパワー半導体デバイス。
  15. 前記鉛直方向に沿った前記案内ゾーンの最大厚さが、前記鉛直方向に沿った前記半導体本体の総延長の１０分の１未満に及ぶ、請求項５に記載のパワー半導体デバイス。
  16. 少なくとも前記バリア領域が前記第２のチャネル領域および前記案内ゾーンを互いに分離する、請求項４に記載のパワー半導体デバイス。
  17. 前記第２のチャネル領域と前記案内ゾーンとの間の接続部が、前記パワー半導体デバイスの第１の動作状態の間には第１の導電率を呈し、第２の動作状態の間には第２の導電率を呈し、前記第２の導電率は前記第１の導電率よりも少なくとも１０倍大きい、請求項４に記載のパワー半導体デバイス。
  18. 前記パワー半導体デバイスが、前記第１の動作状態から前記第２の動作状態への移行の間に、前記案内ゾーンの電位が前記第１の負荷端子構造の電位から多くとも３Ｖ逸脱するように構成されている、請求項１７に記載のパワー半導体デバイス。
  19. 前記パワー半導体デバイスの阻止状態の間、および導通状態から前記阻止状態への移行の間に、前記案内ゾーンが、前記第１のメサと前記第２のメサとの間の経路に沿って、前記第２の導電型の電荷キャリア、および前記第２のチャネル領域の電位と少なくとも５０ｍＶ且つ２Ｖ未満異なる電位のうちの、少なくとも一方を案内するように構成されている、請求項４に記載のパワー半導体デバイス。
  20. 前記第１のチャネル領域および前記第２のチャネル領域が両方とも前記第２の導電型のものである、請求項４に記載のパワー半導体デバイス。
  21. 第１の負荷端子構造および第２の負荷端子構造に結合された半導体本体を有するパワー半導体デバイスを加工する方法であって、前記半導体本体は、負荷電流を導通するように構成されており、第１の導電型のドリフト領域を含み、前記パワー半導体デバイスは複数のセルを含み、各セルは、第１のセル部分内に含まれる第１のメサであって、前記第１のメサは、前記第１の負荷端子構造に電気接続された前記第１の導電型の第１のポート領域、および前記ドリフト領域に結合された第１のチャネル領域を含む、第１のメサと、第２のセル部分内に含まれる第２のメサであって、前記第２のメサは、前記第１の負荷端子構造に電気接続された第２の導電型の第２のポート領域、および前記ドリフト領域に結合された第２のチャネル領域を含む、第２のメサと、少なくとも前記第１のチャネル領域内の導電チャネルを用いて前記負荷電流を制御するための制御電極構造を含むトレンチ構造と、を含み、
    前記方法は、
    ａ） 前記第１のメサ内の前記負荷電流部位の鉛直方向と垂直な横方向における１００ｎｍ未満の総延長を有する前記第１のメサを設けることと、前記鉛直方向に沿って前記第１のチャネル領域および前記第２のチャネル領域の両方から空間的に変位しつつ、前記第２のチャネル領域の下方に配置された第２の導電型の案内ゾーンを設けることであって、前記案内ゾーンは、前記第２のメサと横方向に重なり、前記第１のメサに向かってそれと横方向に重なることなく横方向に延びる、設けることと、ならびに／あるいは
    ｂ） 前記第２のチャネル領域の下方に配置された第２の導電型の案内ゾーンを設けることであって、前記案内ゾーンは、前記第２のメサと横方向に重なり、前記第１のメサに向かってそれと横方向に重なることなく横方向に延びる、設けることと、前記案内ゾーンと前記トレンチ構造との間に配置された前記第１の導電型のバリアゾーンを設けることであって、前記バリアゾーンは、前記ドリフト領域のドーパント濃度の少なくとも２倍の大きさのドーパント濃度を有する、設けることと、
    を含む、方法。
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