KR101744296B1 - 수평형 초접합 전력 반도체 소자 - Google Patents

수평형 초접합 전력 반도체 소자 Download PDF

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Abstract

수평형 초접합 전력 반도체 소자가 개시된다. 수평형 초접합 전력 반도체 소자는, 소스 전극, 게이트 전극 및 드레인 전극에 대응하여 전기적으로 연결되기 위해, 상기 전력 반도체 소자의 상부에 위치되어, 제1 도전형 웰, 상기 제1 도전형 웰의 상부 영역에 형성되는 소스 영역 및 드레인 영역이 형성되는 트랜지스터 층; 및 상기 트랜지스터 층의 하부에 형성되는 전하균형 바디 층을 포함하되, 상기 전하균형 바디 층에는 제1 도전형의 불순물 영역인 제1 도전형 필러(pillar)와 제2 도전형의 불순물 영역인 제2 도전형 필러가 배치된다.

Description

수평형 초접합 전력 반도체 소자{Lateral superjunction power semiconductor device}
본 발명은 수평형 초접합 전력 반도체 소자에 관한 것이다.
MOSFET(Metal-Oxide Semiconductor Field Effect Transistor, 금속 산화막 반도체 전계 효과 트랜지스터), IGBT(Insulated Gate Bipolar Transistor, 절연 게이트 바이폴라 트랜지스터) 등과 같은 전력 반도체 소자는 전력 전자 응용 분야에서 반도체 스위칭 디바이스로 주로 이용된다.
전력 반도체 소자는 반도체 기판의 상부에 소스(source), 게이트(gate) 및 드레인(drain) 전극이 모두 형성되는 수평형 구조, 또는 반도체 기판의 상부에는 소스와 게이트 전극이 형성되되 배면에 드레인 전극이 형성되는 수직형 구조로 제작된다. 이때, 전력 반도체 소자의 내압 특성을 확보하기 위해, P 도전형 필러(pillar)와 N 도전형 필러가 교번 배치된 초접합(superjunction) 구조가 전하균형 바디 영역으로 구비되고 있다.
예를 들어, 도 1a의 (a)와 같이) 수평형 초접합 MOSFET은 내압 특성 확보를 위해, 전류의 흐름 방향과 나란한 방향으로 드레인과 소스 사이에 의도한 규칙에 따라 P 도전형 필러(60)와 N 도전형 필러(70)를 포함하는 초접합 구조의 전하균형 바디(superjunction body)가 형성된다.
소스 영, 전류의 흐름 방향과 나란한 방향으로 드레인과 소스 사이에 의도한 규칙에 따라 P 도전형 필러(60)와 N 도전형 필러(70)를 포함하는 초접합 구조의 전하균형 바디(superjunction body)가 형성된다.
소스 영역(32)을 포함하는 P 도전형 웰(34) 영역과 N 도전형의 드레인 영역(52)의 거리와 N 및 P 도전형 필러(60, 70)의 길이(Nd, Pd)는 전력 반도체 소자에 요구되는 내압 특성에 따라 결정된다.
그러나 이러한 전하균형 바디 형성 기법은 통상의 수직형 초접합 전력 반도체 소자에서와 같이 전하균형 바디를 특정 위치에 정렬(align)하여야 하는 제약 조건을 유발하며, 칩 디자인 변경시 마다 그에 상응하도록 전하균형 바디에 대한 설계 변경이 요구되는 문제점이 있다.
또한 종래의 수평형 초접합 구조를 적용한 전력 반도체 소자의 경우, 도통시 수평방향의 N 도전형 필러(70)의 단면이 정의하는 면적(Nw x Nt)이 전류 경로 (current path)가 되며, 낮은 온 저항을 위해서는 N 도전형 필러(70)의 개수를 증가시키거나, 필러의 두께를 증가시켜야 한다.
이때 도면 1a의 (b)에 도시된 바와 같이, 필러 두께(Pt)를 증가시키지 않고, N 드리프트 영역의 두께(NDt)만을 증가시키면 전하균형 바디의 전하균형 조건이 깨져 필요한 수준의 내압을 확보할 수 없게 되는 문제점도 있다.
전술한 배경기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
미국등록특허 제6,528,849호(DUAL-GATE RESURF SUPERJUCTION LATERAL DMOSFET)
본 발명은 항복 전압이 같은 경우 반도체 기판의 상부에 형성되는 트랜지스터 영역 내의 이온 영역 형성 구조와 관계없이 동일한 전하 균형 바디 영역을 가지도록 하는 수평형 초접합 전력 반도체 소자를 제공하기 위한 것이다.
본 발명은 전하균형 바디를 형성하는 N 도전형 필러와 P 도전형 필러를 소자의 전면(全面)에 일정한 피치로 균일하게 형성하고, 전하균형 바디의 상부에 형성되는 트랜지스터 영역 내의 이온 영역을 전하균형 바디의 필러 배열과 무관하게 배치할 수 있도록 함으로써 전하균형 바디와 독립적으로 트랜지스터 영역의 설계 및 전극 배치에 대한 자유도가 증대하고, 전력 반도체 소자의 설계 및 제작시의 높은 자유도를 확보할 수 있는 수평형 초접합 전력 반도체 소자를 제공하기 위한 것이다.
본 발명은 필러를 포함하는 전하균형 바디의 수직 높이를 증가시켜 수평 방향의 전류 경로를 확장시킴으로써, 소자의 도통 시 온 저항(On-resistance)을 낮게 유지할 수 있는 수평형 초접합 전력 반도체 소자를 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 수평형 초접합 전력 반도체 소자에 있어서, 트랜지스터 층; 및 상기 트랜지스터 층의 하부에 형성되는 전하균형 바디 층을 포함하되, 상기 트랜지스터 층은 제1 도전형 웰(well), 상기 제1 도전형 웰의 상부 영역에 형성되는 제2 도전형의 소스 영역, 상기 소스 영역에 전기적으로 연결되도록 형성되는 소스 전극, 상기 소스 영역에 전기적으로 연결되되 상기 소스 전극과 이격되어 위치되는 게이트 전극, 제2 도전형의 드레인 영역(drain region), 상기 드레인 영역과 전기적으로 연결되도록 형성되는 드레인 전극, 및 상기 제1 도전형 웰과 상기 드레인 영역의 사이에 상기 제1 도전형 웰과 상기 드레인 영역 각각에 이격되도록 미리 지정된 폭과 깊이를 가지도록 형성되는 제1 도전형의 이온 영역을 포함하고, 상기 소스 영역과 상기 드레인 영역은 도통시 전류 경로를 형성하며, 상기 제1 도전형 웰과 상기 드레인 영역에서 이격된 하부 위치 영역에 형성되는 상기 전하균형 바디 층에는, 제1 도전형의 불순물 영역인 제1 도전형 필러(pillar)와 제2 도전형의 불순물 영역인 제2 도전형 필러가 수직방향으로 형성되어 배치되는 것을 특징으로 하는 수평형 초접합 전력 반도체 소자가 제공된다.
상기 전하균형 바디 층에 형성된 하나 이상의 제2 도전형 필러와 상기 트랜지스터 층에 형성된 하나 이상의 제2 도전형 웰은 수직적으로 정합되지 않는 구조로 형성될 수 있다.
삭제
상기 제1 도전형 필러와 상기 제2 도전형 필러 각각은 수직 방향으로 연속되거나, 아일랜드(island) 형상으로 수직 축을 따라 이격 배치되도록 형성되고, 상기 제1 도전형 필러와 상기 제2 도전형 필러는 수평 방향에서 교번 배치될 수 있다.
상기 제1 도전형 필러와 상기 제2 도전형 필러는 상기 수평형 초접합 전력 반도체 소자의 전면(全面)에서 균일한 피치로 배열될 수 있다.
상기 제1 도전형 필러와 상기 제2 도전형 필러 각각은 수직 방향으로 연속되도록 형성될 때, 원기둥, 각기둥, 테이퍼 형상의 입체 도형 중 하나 이상의 형상으로 형성될 수 있다.
상기 드레인 영역에 인접하여 제1 도전형의 애노드 영역이 더 형성되고, 상기 드레인 전극은 상기 드레인 영역과 상기 애노드 영역 모두에 전기적으로 연결되도록 위치될 수 있다.
상기 소스 전극과 상기 드레인 전극은 하나의 소스/드레인 전극으로 통합되고, 상기 드레인 영역은 상기 제1 도전형 웰로 통합되어 구현되며, 상기 트랜지스터 층의 상부에 형성된 제1 도전형의 이온 영역을 사이에 두고 양측에 상기 제1 도전형 웰과 상기 제1 도전형 웰의 상부에 상기 소스 영역이 각각 형성되고, 제1 도전형 웰과 소스 영역에 전기적으로 연결되는 소스/드레인 전극과 게이트 전극이 상기 제1 도전형의 이온 영역을 사이에 두고 양측에 각각 배치될 수도 있다.
삭제
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예에 따르면, 항복 전압이 같은 경우 반도체 기판의 상부에 형성되는 트랜지스터 영역 내의 이온 영역 형성 구조와 관계없이 동일한 전하 균형 바디 영역을 가지도록 하는 효과가 있다.
또한, 전하균형 바디를 형성하는 N 도전형 필러와 P 도전형 필러를 소자의 전면(全面)에 일정한 피치로 균일하게 형성하고, 전하균형 바디의 상부에 형성되는 트랜지스터 영역 내의 이온 영역을 전하균형 바디의 필러 배열과 무관하게 배치할 수 있도록 함으로써 전하균형 바디와 독립적으로 트랜지스터 영역의 설계 및 전극 배치에 대한 자유도가 증대하고, 전력 반도체 소자의 설계 및 제작시의 높은 자유도를 확보할 수 있는 효과도 있다.
또한, 필러를 포함하는 전하균형 바디의 수직 높이를 증가시켜 수평 방향의 전류 경로를 확장시킴으로써, 소자의 도통 시 온 저항(On-resistance)을 낮게 유지할 수 있는 효과도 있다.
도 1a 및 도 1b는 종래 기술에 따른 수평형 초접합 전력 반도체 소자를 나타낸 도면.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 수평형 초접합 전력 반도체 소자를 나타낸 도면.
도 3은 본 발명의 다른 실시예에 따른 수평형 초접합 전력 반도체 소자를 나타낸 도면.
도 4는 본 발명의 또 다른 실시예에 따른 수평형 초접합 전력 반도체 소자를 나타낸 도면.
도 5는 본 발명의 또 다른 실시예에 따른 수평형 초접합 전력 반도체 소자를 나타낸 도면.
도 6은 본 발명의 또 다른 실시예에 따른 수평형 초접합 전력 반도체 소자를 나타낸 도면.
도 7은 본 발명의 또 다른 실시예에 따른 수평형 초접합 전력 반도체 소자를 나타낸 도면.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다.
도 1a 및 도 1b는 종래 기술에 따른 수평형 초접합 전력 반도체 소자를 나타낸 도면이다.
도 1a 및 도 1b를 참조하면, 수평형 초접합 전력 반도체 소자는 P 도전형 반도체 기판(10)의 상부에 N 도전형의 드리프트(drift) 영역인 반도체 층(20)이 형성되고, 반도체 층(20)의 내부에는 저농도의 P 도전형 웰(34)과, P 도전형 웰(34) 영역의 상부에 형성되는 고농도의 N 도전형의 불순물로 이루어진 소스 영역(32), 고농도의 N 도전형의 불순물로 이루어진 드레인 영역(52)이 형성된다.
또한, 소스 영역(32)과 드레인 영역(52)의 사이에는 전력 반도체 소자의 길이 방향으로 각각 연장되되 전력 반도체 소자의 폭 방향에서 교번 배치되는 P 도전형 필러(60)와 N 도전형 필러(70)가 각각 형성된다. 참고로, 도 1a 및 도 1b에 도시된 Pd는 필러의 길이(distance)를, Pw는 P 도전형 필러(60)의 폭(width)을, Nw는 N 도전형 필러(70)의 폭(width)을, Pt는 필러의 두께(thickness)를, NDt는 드리프트 영역(20)의 두께, ND_l 은 드리프트 영역의 길이로 P 도전형 웰(34) 와 드레인 영역(52) 사이의 거리를 각각 의미한다.
그리고, 소스 영역(32)과 P 도전형 웰(34)의 상부 표면에는 소스 전극(30)이 전기적으로 연결되도록 형성된다. 또한 소스 영역(32), P 도전형 웰(34)과 P 및 N 도전형 필러(60, 70)에 각각 전기적으로 연결되도록, 소스 전극(30)에 이격되어 게이트 옥사이드 층(45)과 게이트 폴리 실리콘 층(40)이 적층 형성되어 된다. 게이트 폴리 실리콘 층(40)의 상부에는 게이트 전극(220, 도 2b 참조)이 배치된다. 아울러, 드레인 영역(52)의 상부 표면에는 드레인 전극(50)이 전기적으로 연결되도록 형성된다.
도시된 바와 같이, 소스 영역(32)과 드레인 영역(52)의 사이에 형성되는 P 도전형 필러(60)와 N 도전형 필러(70)는 의도된 규칙에 의해 배열되어야 하며, 특히 전력 반도체 소자의 상부 표면에 형성될 소스 전극(30) 등의 상부 전극들과 필수적으로 정렬(align)되도록 제한된다.
도 1a의 (b)에 도시된 바와 같이, 도통시 전류 경로의 면적을 확장시키기 위하여 수평형 초접합 구조는 유지한 상태에서 드리프트 영역의 두께(NDt)를 증가시킬 수도 있으나, 이는 초접합 구조에서 유지하고 있는 전하 균형 조건(charge balance condition) 을 깨뜨리게 되어, 그 적용에 있어 매우 제한적이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 수평형 초접합 전력 반도체 소자를 나타낸 도면이다.
도 2a 및 도 2b를 참조하면, 본 실시예에 따른 수평형 초접합 전력 반도체 소자는 종래의 구조에 비해 P 도전형 필러(60)와 N 도전형 필러(70)가 구비되는 전하균형 바디가 종래 구조와 상이하게 구현되는 특징을 가진다.
즉, 전하균형 바디 영역(204)에 수직 방향으로 연장되도록 P 도전형 필러(60)와 N 도전형 필러(70)가 형성되며, 소자 전면(全面)에서 소정의 피치로 균일하게 교번하도록 배열된다.
여기서, 전하 균형(Charge balance) 조건을 유지하며 필러의 두께(Pt)를 조절함으로써 수직 방향으로의 내압 특성을 충분히 확보할 수 있다. 이는 전류 도통 시 전류 경로(current path)에 대한 충분한 단면적을 제공할 수 있으며, 또한 종래의 구조에 비해 상대적으로 낮은 온 저항(On-resistance)을 확보할 수 있도록 하는 장점이 있다.
도 2a에는 P 도전형 필러(60)의 형상이 원통 형상인 경우가 가정되었으나, 이에 제한되지 않고 사다리꼴 형상(예를 들어, 테이퍼 형상 등), 사각 기둥 등으로 다양할 수 있다. 이때, P 도전형 필러(60) 등을 형성하기 위한 방법으로서 예를 들어 트렌치를 형성하는 방법 등의 다양한 방법이 이용될 수 있을 것이다.
소스 영역(32)과 드레인 영역(52)의 사이에는 소스 영역(32)과 드레인 영역(52)에 각각 이격 형성되는 P 도전형 이온 영역(210)이 형성된다.
전하 균형 바디 영역(204)의 상부에 형성되는 P 도전형 이온 영역 (210)은 P 도전형 웰(34) 및 드레인 영역(52) 사이의 과도한 N 도전형 영역에 의하여 전하 균형 조건이 틀어지는 경우를 방지하고, 전하 균형 조건을 안정적으로 유지하기 위한 것이다.
또한, 도 2c에 도시된 바와 같이, 소스 영역(32)과 드레인 영역(52)의 사이에 형성된 P 도전형 이온 영역(210)이 내압 모드에서 완전하게 공핍층을 형성 할 수 있도록 하기 위해 그 내부에 별도의 N 도전형 이온 영역(211)을 형성 할 수도 있다.
이때, 전하균형 바디 영역(204)의 상부에는 이격 영역(202)과 트랜지스터 영역(200)을 포함하는 N 도전형 에피텍셜(EPI) 층이 형성되고, 트랜지스터 영역(200)의 상부에 P 도전형 이온, N 도전형 이온 등의 주입 및 확산 공정 등에 의해 생성되는 P 도전형 웰(34), 드레인 영역(52) 등은 하부에 형성된 P 도전형 필러(60)와 N 도전형 필러(70)의 배열과 무관하게 위치될 수 있어, 전력 반도체 소자 제작시 높은 자유도를 확보할 수 있는 장점이 있다.
도 3 내지 도 7은 본 발명의 각 실시예들에 따른 수평형 초접합 전력 반도체 소자를 나타낸 도면이다.
도 3을 참조하면, 전하균형 바디 영역(204)에 형성되는 P 도전형 필러(60)는 수직 방향으로 연장되는 입체 도형 형상이 아닌, 수직 및 수평 방향으로 상호 이격되도록 복수개 평행 배열된 아일랜드(island) 형상으로 소자 전면에 균일하게 배열되도록 형성될 수도 있다. 참고로 도 3의 (a)는 수평형 초접합 전력 반도체 소자의 단면도를, (b)는 평면도를 나타낸다.
다른 예로서, 도 4를 참조하면, 전하균형 바디 영역(204)에 형성되는 P 도전형 필러(60)와 N 도전형 필러(70)는 전력 반도체 소자의 길이 방향으로 소정의 필러 두께(Pt)와 필러 폭(Pw, Nw)를 가지는 스트라이프(stripe) 형상으로 소자 전면에 균일하게 배열되도록 형성될 수 있다.
이 경우에도 다른 예들과 마찬가지로 전력 반도체 소자 상부의 트랜지스터 영역(200)의 상부에 생성되는 이온 영역들은 전하균형 바디 영역(204)의 필러 배열과 무관하게 위치될 수 있다. 다만, 수평형 초접합 전력 반도체 소자의 전류 흐름 방향에 상응하도록 P 도전형 필러(60)와 N 도전형 필러(70)가 평면도 상에서 가로 방향으로 배열된다.
또 다른 예로서, 도 5를 참조하면, 전하균형 바디 층(204)의 상부에 형성되는 트랜지스터 층(200)에 N 도전형 이온에 의해 형성된 드레인 영역(52)에 인접되도록 P 도전형 이온으로 형성된 애노드 영역(510)을 더 생성되고, 드레인 영역(52)과 애노드 영역(510)의 상부에 각각 전기적으로 접촉되도록 드레인 전극(50)이 배치될 수도 있다.
이와 같이 구성하는 경우, 전력 반도체 소자는 수평형 초접합 단락 애노드(shorted anode) 구조를 가지게 되고, 게이트가 온(on)되는 경우 드레인 바이어스(drain bias)의 증가에 따라 MOSFET 및 IGBT 특성을 동시에 가지도록 구동될 수 있다.
이러한 구조에서 전하균형 바디 층(204)에 형성되는 필러의 형상은 앞서 도 2a 내지 4를 참조하여 설명한 바와 같다.
또 다른 예로서, 수평형 초접합 전력 반도체 소자는 도 6 및 도 7에 도시된 바와 같이 P 도전형 이온 영역(210)을 사이에 두고 양 측에 각각 대응되도록 제1 게이트 전극(620a) 또는 제2 게이트 전극(620b)과, 제1 소스/드레인 전극(610a) 또는 제2 소스/드레인 전극(610b)이 배치된 구조로 형성될 수도 있다. 도 6과 7은 각각 게이트 전극과 소스/드레인 전극 중 어느 하나가 내측에 위치하는지만 상이하며, 이외에도 다양한 조합이 가능함은 당연하다.
형성된 제1 게이트 전극(620a) 및 제1 소스/드레인 전극(610a)의 하부와, 제2 게이트 전극(620b) 및 제2 소스/드레인 전극(610b)의 하부의 트랜지스터 층(200)에는 각각 대응되는 전극에 전기적으로 접촉되도록 저농도의 P 도전형 웰(34a, 34b)과, 고농도의 N 도전형의 불순물로 이루어진 소스 영역(32a, 32b)이 형성된다.
참고로, 도 7의 (b)는 제1 게이트 전극(620a)과 제2 게이트 전극(620b) 중 하나 이상이 온(on)되었을 때 제2 소스/드레인 전극(610b)에 가해지는 전압과 전류 특성을 나타내는 그래프이다.
도 6과 7에 도시된 수평형 초접합 전력 반도체 소자는 제1 소스/드레인 전극(610a)과 제2 소스/드레인 전극(610b)에 인가하는 바이어스의 극성에 따라 그 역할을 소스 또는 드레인으로 달리 기능될 수 있으며, 소스 게이트 전극만 온(on) 되어 있는 경우에는 드레인 영역이 P 도전형 이온 영역이므로 양의 바이어스 인가시 IGBT 동작 모드가 된다.
또한 제1 게이트 전극(620a)과 제2 게이트 전극(620b)이 모두 온(on) 상태일 때에는 MOSFET과 IGBT 동작 모드가 혼재된 경우로 이해할 수 있으며, IGBT 동작 모드의 경우 제2 소스/드레인 전극(610b)에 양의 바이어스(Positive bias)가 인가되면 제2 게이트 전극(620b)가 전력 반도체 소자의 외곽 방향에 배치될 때 상대적으로 주입 효과(injection)의 활성화가 용이해질 수 있을 것이다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : P 도전형 반도체 기판 20 : 반도체 층
30 : 소스 전극 50 : 드레인 전극
60 : P 도전형 필러 70 : N 도전형 필러
200 : 트랜지스터 층 202 : 이격 층
204 : 전하균형 바디 층 210 : P 도전형 이온 영역
211: N 도전형 이온 영역 220 : 게이트 전극
510 : 애노드 영역

Claims (9)

  1. 수평형 초접합 전력 반도체 소자에 있어서,
    트랜지스터 층; 및
    상기 트랜지스터 층의 하부에 형성되는 전하균형 바디 층을 포함하되,
    상기 트랜지스터 층은 제1 도전형 웰(well), 상기 제1 도전형 웰의 상부 영역에 형성되는 제2 도전형의 소스 영역, 상기 소스 영역에 전기적으로 연결되도록 위치되는 소스 전극, 상기 소스 영역에 전기적으로 연결되되 상기 소스 전극과 이격되도록 위치되는 게이트 전극, 제2 도전형의 드레인 영역(drain region), 상기 드레인 영역과 전기적으로 연결되도록 위치되는 드레인 전극, 및 상기 제1 도전형 웰과 상기 드레인 영역의 사이에 상기 제1 도전형 웰과 상기 드레인 영역 각각에 이격되도록 미리 지정된 폭과 깊이를 가지도록 형성되는 제1 도전형의 이온 영역을 포함하고,
    상기 소스 영역과 상기 드레인 영역은 도통시 전류 경로를 형성하며,
    상기 제1 도전형 웰과 상기 드레인 영역에서 이격된 하부 위치 영역에 형성되는 상기 전하균형 바디 층에는, 제1 도전형의 불순물 영역인 제1 도전형 필러(pillar)와 제2 도전형의 불순물 영역인 제2 도전형 필러가 수직방향으로 형성되어 배치되는 것을 특징으로 하는 수평형 초접합 전력 반도체 소자.
  2. 제1항에 있어서,
    상기 전하균형 바디 층에 형성된 하나 이상의 제2 도전형 필러와 상기 트랜지스터 층에 형성된 하나 이상의 제2 도전형 웰은 수직적으로 정합되지 않는 구조로 형성되는 것을 특징으로 하는 수평형 초접합 전력 반도체 소자.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 도전형 필러와 상기 제2 도전형 필러 각각은 수직 방향으로 연속되거나, 아일랜드(island) 형상으로 수직 축을 따라 이격 배치되도록 형성되고,
    상기 제1 도전형 필러와 상기 제2 도전형 필러는 수평 방향에서 교번 배치되는 것을 특징으로 하는 수평형 초접합 전력 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 도전형 필러와 상기 제2 도전형 필러는 상기 수평형 초접합 전력 반도체 소자의 전면(全面)에서 균일한 피치로 배열되는 것을 특징으로 하는 수평형 초접합 전력 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 도전형 필러와 상기 제2 도전형 필러 각각은 수직 방향으로 연속되도록 형성될 때, 원기둥, 각기둥, 테이퍼 형상의 입체 도형 중 하나 이상의 형상으로 형성되는 것을 특징으로 하는 수평형 초접합 전력 반도체 소자.
  7. 제1항에 있어서,
    상기 드레인 영역에 인접하여 제1 도전형의 애노드 영역이 더 형성되고, 상기 드레인 전극은 상기 드레인 영역과 상기 애노드 영역 모두에 전기적으로 연결되도록 위치되는 것을 특징으로 하는 수평형 초접합 전력 반도체 소자.
  8. 제1항에 있어서,
    상기 소스 전극과 상기 드레인 전극은 하나의 소스/드레인 전극으로 통합되고, 상기 드레인 영역은 상기 제1 도전형 웰로 통합되어 구현되며,
    상기 트랜지스터 층의 상부에 형성된 제1 도전형의 이온 영역을 사이에 두고 양측에 상기 제1 도전형 웰과 상기 제1 도전형 웰의 상부에 상기 소스 영역이 각각 형성되고,
    제1 도전형 웰과 소스 영역에 전기적으로 연결되는 소스/드레인 전극과 게이트 전극이 상기 제1 도전형의 이온 영역을 사이에 두고 양측에 각각 배치되는 것을 특징으로 하는 수평형 초접합 전력 반도체 소자.
  9. 삭제
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KR101154205B1 (ko) * 2010-12-17 2012-06-18 (주) 트리노테크놀로지 수퍼정션 구조를 가지는 전력 반도체 소자

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