CN107078061A - 半导体装置的制造方法 - Google Patents

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Abstract

提供一种能够在具有沟槽栅极构造的半导体装置的制造工艺中实施适当的筛查的半导体装置的制造方法。半导体装置的制造方法具备以下步骤：在平板状的基体部的上表面形成第一沟槽和第二沟槽(3a，3b)；在第一沟槽和第二沟槽(3a，3b)各自的内部形成绝缘膜(4)；以隔着绝缘膜(4)填充第一沟槽和第二沟槽(3a，3b)各自的内部的方式在基体部的上表面上形成导电膜(5a)；对导电膜(5a)与基体部的下表面之间施加电压来检查绝缘膜(4)的绝缘特性；以及在检查绝缘特性之后，将上表面上的导电膜(5a)选择性地去除，在第一沟槽(3a)的内部形成栅极电极，在第二沟槽(3b)的内部形成与栅极电极分离的分离电极。

Description

半导体装置的制造方法
技术领域
本发明涉及一种半导体装置的制造方法，特别涉及一种有效应用于具有沟槽栅极(trench gate)构造的半导体装置的制造的技术。
背景技术
作为在电力变换装置的逆变器部、转换器部等中使用的开关元件，例如已知沟槽栅极构造的绝缘栅型双极晶体管(IGBT)。该沟槽栅极构造的IGBT在转变为导通动作和关断动作时，尤其在栅极-集电极间的电容大的情况下，导致充放电时间和产生损耗明显增大。该产生损耗是作为由导通电压决定的稳态损耗与导通动作时及关断动作时的开关损耗之和而产生的。因此，重要的是使作为该开关损耗的原因的栅极-集电极间的电容降低。
作为使栅极-集电极间的电容降低的方法，例如存在如专利文献1记载的那样的使用虚拟沟槽(dummy trench)构造的方法。在该虚拟沟槽构造中，将在多个沟槽中的规定的沟槽(虚拟沟槽)的内部设置的电极与发射极电极电连接。由此，能够降低栅极电容的绝对值，并且，尤其在具有浮动层(floating layer)的IGBT中能够使栅极-集电极间的电容减小。
然而，在专利文献1所记载的虚拟沟槽构造中，虚拟沟槽内部的电极与发射极电极电连接。因此，难以通过施加电压来筛查虚拟沟槽的形状异常、虚拟沟槽与电极之间的绝缘膜的膜质劣化之类的不良状况。
专利文献1：日本特开2007-74006号公报
发明内容
发明要解决的问题
本发明的目的在于提供一种能够在具有沟槽栅极构造的半导体装置的制造工艺中实施适当的筛查(screening)的半导体装置的制造方法。
用于解决问题的方案
为了达到上述目的，本发明的一个方式所涉及的半导体装置的制造方法具备以下步骤：在平板状的基体部的上表面形成第一沟槽和第二沟槽；在第一沟槽和第二沟槽各自的内部形成绝缘膜；以隔着绝缘膜填充第一沟槽和第二沟槽各自的内部的方式在基体部的上表面上形成导电膜；对导电膜与基体部的下表面之间施加电压来检查绝缘膜的绝缘特性；以及在检查绝缘特性之后，将上表面上的导电膜选择性地去除，在第一沟槽的内部形成栅极电极，在第二沟槽的内部形成与栅极电极分离的分离电极。
发明的效果
根据本发明，能够提供能够在具有沟槽栅极构造的半导体装置的制造工艺中实施适当的筛查的半导体装置的制造方法。
附图说明
图1是本发明的第一实施方式所涉及的半导体装置的芯片布局图。
图2是本发明的第一实施方式所涉及的半导体装置的主要部分截面图。
图3是表示本发明的第一实施方式所涉及的半导体装置的制造方法中使用的半导体衬底的概要结构的图((a)是俯视图，(b)是截面图)。
图4是将图3的(a)的一部分放大所得到的主要部分俯视图。
图5是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的主要部分俯视图。
图6是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的主要部分截面图。
图7是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的主要部分截面图。
图8是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图((a)是俯视图，(b)是截面图)。
图9是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的图((a)是俯视图，(b)是截面图)。
图10是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的主要部分截面图。
图11是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的主要部分截面图。
图12是放大示出图9的一部分的主要部分俯视图。
图13是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的主要部分截面图。
图14是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的主要部分截面图。
图15是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的主要部分截面图。
图16是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的主要部分截面图。
图17是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的主要部分截面图。
图18是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的主要部分截面图。
图19是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的主要部分截面图。
图20是用于说明本发明的第一实施方式所涉及的半导体装置的制造方法的主要部分截面图。
图21是用于说明本发明的第二实施方式所涉及的半导体装置的制造方法的图((a)是俯视图，(b)是截面图)。
图22是用于说明本发明的第二实施方式所涉及的半导体装置的制造方法的主要部分截面图。
图23是用于说明本发明的第二实施方式所涉及的半导体装置的制造方法的主要部分截面图。
图24是用于说明本发明的第二实施方式所涉及的半导体装置的制造方法的主要部分俯视图。
图25是用于说明本发明的第二实施方式所涉及的半导体装置的制造方法中的变形例的主要部分俯视图。
图26是用于说明本发明的第三实施方式所涉及的半导体装置的制造方法的图((a)是俯视图，(b)是截面图)。
图27是用于说明本发明的第三实施方式所涉及的半导体装置的制造方法的主要部分截面图。
图28是用于说明本发明的第三实施方式所涉及的半导体装置的制造方法的图((a)是俯视图，(b)是截面图)。
图29是用于说明本发明的第三实施方式所涉及的半导体装置的制造方法的图((a)是俯视图，(b)是截面图)。
图30是用于说明本发明的第三实施方式所涉及的半导体装置的制造方法的主要部分截面图。
图31是用于说明本发明的第三实施方式所涉及的半导体装置的制造方法的主要部分截面图。
具体实施方式
下面，参照附图来详细说明本发明的第一实施方式至第三实施方式所涉及的半导体装置的制造方法。
在本说明书中，关于“第一主电极区”，在IGBT中，“第一主电极区”表示作为发射极区和集电极区中的任一方的区。在场效应晶体管(FET)、静电感应晶体管(SIT)中，“第一主电极区”表示作为源极区和漏极区中的任一方的区。在静电感应晶闸管(SI晶闸管)、门极可关断晶闸管(GTO)中，“第一主电极区”表示作为阳极区和阴极区中的任一方的区。
关于“第二主电极区”，在IGBT中，“第二主电极区”表示未成为上述第一主电极区的、作为发射极区和集电极区中的任一方的区。在FET、SIT中，“第二主电极区”表示未成为上述第一主电极区的、作为源极区和漏极区中的任一方的区。在SI晶闸管、GTO中，“第二主电极区”表示未成为上述第一主电极区的、作为阳极区和阴极区中的任一方的区。
即，如果第一主电极区是发射极区，则第二主电极区表示集电极区。如果第一主电极区是源极区，则第二主电极区表示漏极区。如果第一主电极区是阳极区，则第二主电极区表示阴极区。在下面的第一至第三实施方式中，着眼于沟槽栅极构造的IGBT来进行说明，因此将发射极区称为“第一主电极区”，将集电极区称为“第二主电极区”。
在下面的第一至第三实施方式的说明中，例示性地说明第一导电型为n型、第二导电型为p型的情况，但是也可以将导电型选择为相反的关系，将第一导电型设为p型，将第二导电型设为n型。另外，在本说明书和附图中，标记有n或p的层、区分别表示在该层、区中电子或空穴为多数载流子。另外，以上角标的方式附记于n或p的+和-分别表示是与未附记+和-的半导体区相比杂质浓度相对高或相对低的半导体区。
并且，在下面的说明中，“上表面”、“下表面”等的“上”、“下”的定义是所图示的截面图上的单纯的表达上的问题。例如，如果将半导体装置的方位改变90°后进行观察，则“上”、“下”的叫法会变成“左”、“右”，如果将半导体装置的方位改变180°后进行观察，则“上”、“下”的叫法的关系会反过来，这是理所当然的。
此外，在下面的第一至第三实施方式的说明和附图中，对相同的结构标注同一标记，并省略重复的说明。另外，为了易于观察或易于理解，第一至第三实施方式中说明的附图没有按照准确的刻度、尺寸比来描绘。只要不超出本发明的宗旨，本发明就不限定于下面说明的第一至第三实施方式的记载。
(第一实施方式)
<第一实施方式所涉及的半导体装置的构造>
从图1所示的俯视图可知，本发明的第一实施方式所涉及的半导体装置是以平面为方形的半导体芯片20为主体来构成的IGBT。此外，平面形状是例示性的，并不限定于方形。
半导体芯片20具备设置于中央部的元件形成区21a以及以包围该元件形成区21a的方式设置于周边部的耐压区21b。在元件形成区21a，配置有与图2等所示的分离电极6b电连接的作为发射极电极的第一主电极12以及与图2等所示的栅极电极6a电连接的控制电极13。
第一主电极12和控制电极13被用作外部端子(焊盘，bonding pad)，用于连接进行与外部之间的电导通的中介的焊线(bonding wire)等连接单元。在半导体芯片20中，如图2所示，第一导电型(n-型)的漂移层2由半导体衬底2SUB构成，该半导体衬底2SUB例如由单晶硅形成。
如图1中电路图符号(符号标记)所示，在元件形成区21a构成有作为沟槽栅极构造的开关元件的第一实施方式的半导体装置。而且，在耐压区21b例如设置有3条第二导电型(p型)的场限环(FLR)区19，这3条场限环区19以包围元件形成区21a的方式设置为三级排列，但是不限定于图1所示的构造。
如图2所示，第一实施方式的半导体装置具备由半导体衬底2SUB的一部分构成的n-型的漂移层2。在漂移层2之上设置有第二导电型(p型)的基极区7。以从基极区7的上表面贯穿基极区7后到达下表面侧的漂移层2的方式设置有多个第一沟槽3a和多个第二沟槽3b。为了便于说明，作为一部分结构，例示性地示出了交替地排列的2个第一沟槽3a和3个第二沟槽3b，但是不限定于图2所示的拓扑结构。
另外，第一实施方式所涉及的半导体装置具备沿着多个第一沟槽3a各自的内壁设置的第一绝缘膜4a以及沿着多个第二沟槽3b各自的内壁设置的第二绝缘膜4b。
另外，第一实施方式所涉及的半导体装置具备隔着第一绝缘膜4a设置于多个第一沟槽3a各自的内部的栅极电极6a以及隔着第二绝缘膜4b设置于多个第二沟槽3b各自的内部的分离电极6b。分离电极6b在电性上和构造上与栅极电极6a绝缘分离。
另外，第一实施方式所涉及的半导体装置具备作为发射极区的第一导电型(n+型)的第一主电极区8，该第一主电极区8以与第一主电极12接触的方式设置于基极区7的上部。第一主电极区8分别设置于第一沟槽3a的在宽度方向上彼此相向的两侧。第一主电极区8是与第一沟槽3a对应地设置的，在第二沟槽3b的两侧不设置第一主电极区8。在漂移层2之下设置有作为集电极区的第二导电型(p+型)的第二主电极区16。
另外，第一实施方式所涉及的半导体装置具备与第二主电极区16接触地设置的作为集电极电极的第二主电极17以及设置于漂移层2之下的第一导电型(n+型)的缓冲层15。
如图2所示，在栅极电极6a、分离电极6b之上，从下起依次设置有层间绝缘膜10、第一主电极12以及保护膜14。图1所示的控制电极13以与第一主电极12为同一水平面的方式设置于比栅极电极6a、分离电极6b、层间绝缘膜10靠上层的位置，但是对此在图2中省略了图示。在保护膜14上设置有使第一主电极12的一部分露出的第一主电极用接合开口、使控制电极13的一部分露出的控制电极用接合开口等，但是对此未进行图示。
第一主电极12经由贯穿层间绝缘膜10的接触孔11来与基极区7、第一主电极区8及分离电极6b分别以形成低的欧姆接触电阻的方式电连接且金属性连接。第二主电极17也与第二主电极区16以形成低的欧姆接触电阻的方式电连接且金属性连接。
栅极电极6a与图1所示的控制电极13电连接，但是对此未详细地进行图示。栅极电极6a被层间绝缘膜10所覆盖，通过该层间绝缘膜10来在电性上与第一主电极区8绝缘分离。
分离电极6b与第一主电极区8电连接以降低作为半导体装置的开关损耗的原因的栅极-集电极间的电容，与第一主电极区8一起从第一主电极12被提供第一基准电位。另外，分离电极6b在电性上与栅极电极6a及图1所示的控制电极13绝缘分离。即，分离电极6b虽然通过第一主电极12被施加与第一主电极区8同样的电位，但是分离电极6b是与栅极电极6a不同地无助于沟道的形成的虚拟电极。而且，第二沟槽3b是在内部设置有分离电极6b的虚拟沟槽。
第一绝缘膜4a和第二绝缘膜4b例如由通过热氧化法得到的二氧化硅(SiO2)膜形成。作为第一绝缘膜4a和第二绝缘膜4b，除了使用通过热氧化法得到的膜以外，还能够使用通过化学气相沉积(CVD)法等形成的氧化硅膜和氮化硅膜、或者将这些膜中的多个膜进行组合而得到的层叠膜。作为第一绝缘膜4a和第二绝缘膜4b，在要求高耐压的功率器件(电力用半导体装置)中，优选使用在致密性上有利的通过热氧化法得到的SiO2膜。
对于栅极电极6a和分离电极6b，例如能够采用添加有杂质的多晶硅膜(掺杂硅膜)来作为低电阻率的导电膜。栅极电极6a和分离电极6b并不限定于掺杂多晶硅膜(DOPOS膜)。例如，除了DOPOS以外，也可以将钨(W)、钼(Mo)、钛(Ti)、钴(Co)等高熔点金属或者作为它们的硅化物的WSi2、MoSi2、TiSi2、CoSi2等用于栅极电极6a和分离电极6b。还可以对栅极电极6a和分离电极6b采用作为DOPOS膜与硅化物膜的复合膜的多晶硅硅化物膜(日语：ポリサイド膜)等。
作为层间绝缘膜10，例如能够使用通过CVD法得到的SiO2膜。作为层间绝缘膜10，也可以是氮化硅膜(Si3N4膜)、硼硅酸玻璃膜(BSG膜)、磷硅酸玻璃膜(PSG膜)或硼磷硅酸玻璃膜(BPSG膜)等。对于第一主电极12和控制电极13，例如能够使用铝(Al)膜、或铝-硅(Al-Si)、铝-铜(Al-Cu)、铝-铜-硅(Al-Cu-Si)等铝合金膜。第二主电极17例如由金(Au)膜形成。保护膜14例如能够采用聚酰亚胺系的绝缘性树脂，除此以外还能够采用BSG、PSG、BPSG膜等。
在第一主电极区8的正下方的基极区7，受施加于栅极电极6a的电压所控制而形成沟道。“基极区7”在IGBT中表示形成沟道的区，但是在IGBT以外的开关元件中表示与IGBT的基极区等效的在表面形成沟道的沟道形成区。
设置于第一沟槽3a内部的第一绝缘膜4a作为对在第一主电极区8的正下方的基极区7中形成的沟道的表面电位进行静电控制的栅极膜发挥功能。另一方面，设置于第二沟槽3b内部的第二绝缘膜4b不作为栅极膜发挥功能。然而，在第二沟槽3b的底部也会发生电场集中，因此在该第二绝缘膜4b中也与第一绝缘膜4a同样地，需要确保对于随着时间的经过而发生绝缘击穿的TDDB(Time Dependent Dielectric Breakdown：与时间相关的电介质击穿)现象的可靠性。关于对于TDDB的可靠性，能够通过如下方式来提高：施加电压来筛查沟槽的形状异常、沟槽与电极之间的绝缘膜的膜质劣化之类的不良状况。
<第一实施方式所涉及的半导体装置的动作>
接着，参照图2来说明第一实施方式所涉及的半导体装置的动作。在对第一主电极12施加第一基准电位(例如0V)、对第二主电极17施加比第一基准电位高的第二基准电位(例如600V)的状态下，如果栅极电极6a的电压为阈值以下的电压则半导体装置处于关断状态。
当在该状态下由未图示的栅极驱动电路经由栅极电阻对栅极电极6a施加高于阈值的电压时，p型的基极区7中的隔着第一绝缘膜4a而与栅极电极6a相向的部分反转为n型而形成沟道。由此，电子从第一主电极12穿过n+型的第一主电极区(发射极区)8、p型的基极区7的沟道并被注入到n-型的漂移层2，由此成为导通状态。在该导通状态下，第一主电极12与第二主电极17之间的压降即为半导体装置的导通电压。
为了使半导体装置从导通状态变为关断状态，通过使第一主电极12与栅极电极6a之间的电压为阈值以下，来使栅极电极6a中蓄积的电荷经由栅极电阻向栅极驱动电路放电。此时，原本反转为n型的沟道恢复为p型，沟道消失，由此不再进行电子的供给，半导体装置变为关断状态。
<第一实施方式所涉及的半导体装置的制造方法>
接着，以IGBT的制造方法为例，使用图3至图20来说明第一实施方式所涉及的半导体装置的制造方法。在下面的说明中，说明在形成第一沟槽3a和第二沟槽3b之后形成p型的基极区7和n+型的第一主电极区8的情况，但是并不限定于这种顺序。
此外，图3、图8、图9是表示在切出多个芯片之前的晶圆状态下的整个半导体衬底的图。另外，图6、图7、图10、图13至图20是表示在晶圆状态的半导体衬底中划分出的芯片形成区的截面构造的主要部分截面图。另外，图11是表示将半导体衬底配置在导电性的台上的状态的截面图。
(a)首先，如图3所示，准备例如由单晶硅晶圆形成的n-型的半导体衬底2SUB来作为基体部。该半导体衬底2SUB具有相互位于相反侧的上表面2x和下表面2y，平面形状构成为圆形。
此外，在图3至图20中，例示了将第一导电型(n-型)的半导体衬底2SUB用作“基体部”的情况。也可以是，在第二导电型(p+)型的半导体衬底上形成n型的外延生长层来作为缓冲层、之后形成与该缓冲层相比浓度低的第一导电型的外延生长层来得到3层构造，以实现这种3层构造的方式进行埋入外延生长(日语：埋め込みエピタキシャル成長)，采用该外延生长层来作为基体部，从而代替该半导体衬底2SUB。
在对半导体衬底2SUB实施了第一实施方式所涉及的半导体装置的制造工艺之后，将半导体衬底2SUB分割为多个半导体芯片。在本说明书和附图中，将被分割为半导体芯片的部分定义为芯片形成区21，将用于分割出多个半导体芯片的切削部分定义为划线区(切割区)22。因而，如图3所示，半导体衬底2SUB具有并非以物理方式形成的、被划线区22划分成矩阵状的多个芯片形成区21。另外，如图4所示，多个芯片形成区21的各芯片形成区与图1的半导体芯片1同样地，具有也并非以物理方式形成的、形成半导体装置的元件形成区21a以及形成FLR区19的耐压区21b。
(b)接着，在半导体衬底2SUB的上表面2x，如图5所示那样在芯片形成区21的耐压区21b形成以包围元件形成区21a的方式呈环状延伸的3条FLR区19。例如将硼离子(11B+)或二氟化硼离子(49BF2 +)作为呈p型的杂质离子来进行注入，之后，实施使所注入的杂质离子活性化的热处理，由此形成这3条FLR区19。在图3所示的多个芯片形成区21的各芯片形成区形成这3条FLR19。
(c)接着，如图6所示，在半导体衬底2SUB的上表面2x的表层部挖出多个第一沟槽3a和多个第二沟槽3b。多个第一沟槽3a和多个第二沟槽3b分别例如由宽度1μm、深度5μm～10μm左右的条状的平行图案形成。使用光刻技术并通过例如RIE等干蚀刻来对半导体衬底2SUB的上表面2x选择性地进行蚀刻，由此形成多个第一沟槽3a和多个第二沟槽3b的各沟槽。多个第一沟槽3a和多个第二沟槽3b的各沟槽例如沿一个方向隔开规定的间隔地交替排列，但是并不限定于图6所示的排列。多个第一沟槽3a和多个第二沟槽3b的各沟槽形成于图3所示的多个芯片形成区21各自的、由图4的平面图案定义的元件形成区21a的内部。第二沟槽3b被用作第一沟槽3a的虚拟沟槽。
(d)接着，在半导体衬底2SUB的上表面2x，在多个第一沟槽3a和多个第二沟槽3b各自的内部例如通过热氧化处理来形成由SiO2膜形成的绝缘膜4。在该步骤中，在相邻的沟槽之间的半导体衬底2SUB的上表面2x也形成绝缘膜4，绝缘膜4遍及半导体衬底2SUB的上表面2x、第一沟槽3a和第二沟槽3b各自的内部地连续地形成。另外，绝缘膜4形成于图3所示的多个芯片形成区21的各芯片形成区，并且也形成于划线区22。
(e)接着，如图7所示，在半导体衬底2SUB的上表面2x，以将多个第一沟槽3a和多个第二沟槽3b各自的内部填满的方式，通过CVD法形成例如低电阻率的掺杂多晶硅膜来作为导电膜5。导电膜5例如相对于1μm的沟槽宽度以1μm左右的膜厚形成。在该步骤中，如图8所示，导电膜5遍及多个芯片形成区21和划线区22地形成。另外，导电膜5还形成于半导体衬底2SUB的下表面2y和侧面，整个半导体衬底2SUB均被导电膜5所覆盖。
在此，参照图13，位于第一沟槽3a的内部的绝缘膜4及导电膜5分别与之后的第一绝缘膜4a、栅极电极6a对应。另外，参照图13，位于第二沟槽3b的内部的绝缘膜4及导电膜5分别与之后的第二绝缘膜4b、分离电极6b对应。
(f)接着，如图9所示，通过蚀刻来选择性地去除覆盖半导体衬底2SUB的导电膜5的从半导体衬底2SUB的上表面2x的外周端部到侧面的部分。由此，将覆盖整个半导体衬底2SUB的导电膜5分割为半导体衬底2SUB的上表面2x侧的第一导电膜5a和半导体衬底2SUB的下表面2y侧的第二导电膜5b。
(g)接着，如图10所示，对第一导电膜5a与半导体衬底2SUB的下表面2y之间施加电压来检查绝缘膜4的绝缘特性。具体地说，如图11所示，以使半导体衬底2SUB的下表面2y的第二导电膜5b与导电性的台26接触的方式将半导体衬底2SUB配置在台26上。然后，将电源27的负极侧与台26电连接，使同电源27的正极侧电连接的探针28的顶端与第一导电膜5a压力接触。然后，从电源27对第一导电膜5a与半导体衬底2SUB的下表面2y之间施加比通常的动作时的电压高的电压来实施栅极冲击试验(gate-voltage shock testing)，之后测量流过第一导电膜5a与半导体衬底2SUB的下表面2y之间的电流。
栅极冲击试验是用于对绝缘膜4随着时间的经过而发生绝缘击穿的TDDB现象进行评价的加速试验。对第一导电膜5a与半导体衬底2SUB的下表面2y之间施加比施加于栅极-集电极间的通常的例如约2MV/cm左右的电压高的例如约5MV/cm左右的电压，来进行栅极冲击试验。
如图10所示，在该步骤中，对包括第一沟槽3a的内部和第二沟槽3b的内部的半导体衬底2SUB与第一导电膜5a之间的整个绝缘膜4施加电场，因此能够对整个绝缘膜4附加应力(stress)。而且，在第一导电膜5a与半导体衬底2SUB之间的泄漏电流为基准值以上的情况下能够判定为发生了绝缘膜4的膜质劣化，因此能够检查绝缘膜4的绝缘特性。
因而，在第一实施方式中，虽然第二沟槽3b被用作虚拟沟槽，第二沟槽3b的内部的第一导电膜5a(之后的分离电极6b)被用作虚拟电极，但是能够与虚拟沟槽、虚拟电极无关地，通过施加电压来筛查第一沟槽3a和第二沟槽3b各自的形状异常、第一沟槽3a与第一导电膜5a(之后的栅极电极6a)之间的绝缘膜4(之后的第一绝缘膜4a)的膜质劣化以及第二沟槽3b与第二导电膜5b(之后的分离电极6b)之间的绝缘膜4(之后的第二绝缘膜4b)的膜质劣化。
另外，在该步骤中，在半导体衬底2SUB的整个下表面2y设置作为电源27的负极侧的施加电压的电极发挥功能的第二导电膜5b。因而，与将电源27的负极侧的施加电压的电极设置于半导体衬底2SUB的上表面2x的情况相比，能够抑制对包括第一沟槽3a的内部和第二沟槽3b的内部的半导体衬底2SUB与第一导电膜5a之间的绝缘膜4施加的电场的集中。其结果，能够均匀地对整个绝缘膜4附加应力。
另外，在第一实施方式所涉及的半导体装置是IGBT的情况下，通过对半导体衬底2SUB的上表面侧的第一主电极区8及基极区7与下表面侧的第二主电极区16之间施加电压，电流沿半导体衬底2SUB的厚度方向流动，因此能够对绝缘膜4附加遵循实际动作的应力。
此外，在使探针28的顶端进行压力接触时，第一导电膜5a出现因探针28的顶端的压力接触而产生的凹状的压力接触痕迹。另外，第一导电膜5a上有时会附着有异物。该探针28的压力接触痕迹和异物成为在此后对第一导电膜5a进行蚀刻来在第一沟槽3a的内部形成栅极电极6a以及在第二沟槽3b的内部形成分离电极6b时产生蚀刻残留的主要原因。因而，优选的是，使探针28的顶端接触要通过此后的第一导电膜5a的蚀刻来去除的部分，来实施栅极冲击试验。
具体地说，在图12中，优选的是，使探针28的顶端与芯片形成区21的角部23处的第一导电膜5a压力接触或与划线区22处的第一导电膜5a压力接触。另外，FLR区19在芯片形成区21的角部23处为圆弧形状的平面图案，与FLR区19的条状平面图案部分的外侧相比，FLR区19的圆弧形状平面图案部分的外侧更宽广，因此能够不对FLR区19造成损伤而容易地使探针28的顶端与第一导电膜5a接触。
(h)接着，通过RIE等干蚀刻来对第一导电膜5a进行回蚀(etch back)，由此如图13所示那样，选择性地去除半导体衬底2SUB的上表面2x上的第一导电膜5a。由此，在多个第一沟槽3a各自的内部填充由第一导电膜5a形成的栅极电极6a，并且在多个第二沟槽3b各自的内部填充由第一导电膜5a形成的、且在电性上和构造上与栅极电极6a分离的分离电极6b。在图3所示的多个芯片形成区21的各芯片形成区选择性地去除该第一导电膜5a，并且在划线区22也选择性地去除该第一导电膜5a。
在该平坦化的步骤中，在对绝缘膜4具有选择性的蚀刻条件下对第一导电膜5a进行回蚀，由此半导体衬底2SUB的上表面2x上的绝缘膜4作为蚀刻阻挡件(etching stopper)发挥功能，能够防止半导体衬底2SUB的上表面2x被蚀刻。
(i)接着，如图14所示，通过湿蚀刻等来选择性地去除半导体衬底2SUB的上表面2x上的绝缘膜4来使半导体衬底2SUB的上表面2x露出。在图3所示的多个芯片形成区21的各芯片形成区去除该绝缘膜4，并且在划线区22也去除该绝缘膜4。
在该步骤中，如图14所示，绝缘膜4被分割为位于第一沟槽3a的内部的第一绝缘膜4a以及位于第二沟槽3b的内部的第二绝缘膜4b。位于第一沟槽3a的内部的第一绝缘膜4a作为栅极膜发挥功能。位于被用作虚拟沟槽的第二沟槽3b的内部的第二绝缘膜4b不作为栅极膜发挥功能，但是第二绝缘膜4b与第一绝缘膜4a一起被实施栅极冲击试验，能够确保对于TDDB现象的可靠性。
(j)接着，如图15所示，在半导体衬底2SUB的上表面2x的表层部形成p型的基极区7。例如将硼离子或二氟化硼离子作为呈p型的杂质离子来进行注入，之后实施使注入的杂质离子活性化的热处理，由此形成该基极区7。该基极区7形成为比第一沟槽3a和第二沟槽3b各自的顶端浅。例如，相对于第一沟槽3a和第二沟槽3b各自的深度5μm～10μm，基极区7形成为1μm～8μm左右的深度。在图3所示的多个芯片形成区21的各芯片形成区形成该基极区7。
此外，在该第一实施方式中，在第一沟槽3a的内部形成栅极电极6a、在第二沟槽3b的内部形成分离电极6b之后形成基极区7。此外，也可以是，在半导体衬底2SUB的上表面2x的表层部形成第一沟槽3a和第二沟槽3b之前，在半导体衬底2SUB的上表面2x的表层部形成基极区7。在该情况下，第一沟槽3a和第二沟槽3b各自以穿透基极区7的方式形成于半导体衬底2SUB的上表面2x的表层部。
(k)接着，通过光刻步骤来形成选择性离子注入的掩膜。经由该掩膜的窗部注入作为呈n型的杂质离子的例如砷离子(75As+)。之后，实施使注入的杂质离子活性化的热处理。由此，如图16所示，在基极区7的上部选择性地形成作为发射极区的第一主电极区8。
第一主电极区8分别形成于第一沟槽3a的在宽度方向上彼此相向的两侧，在第二沟槽3b的两侧不形成第一主电极区8。该第一主电极区8形成为比基极区7浅。在图3所示的多个芯片形成区21的各芯片形成区形成该第一主电极区8。
(l)接着，在包括栅极电极6a上表面和分离电极6b上表面的半导体衬底2SUB的上表面上的整面，例如通过CVD法来形成由SiO2膜形成的层间绝缘膜10。然后，使用光刻技术和干蚀刻技术等，如图17所示那样开出接触孔11，该接触孔11以从层间绝缘膜10的上部表面到达半导体衬底2SUB的上表面2x的方式贯穿层间绝缘膜10。按图3所示的芯片形成区21对层间绝缘膜10进行分割，在图3所示的多个芯片形成区21的各芯片形成区形成接触孔11。
(m)接着，通过溅射法等来以填满接触孔11的内部、且覆盖层间绝缘膜10的方式在半导体衬底2SUB的上表面2x上的整面形成金属膜。金属膜例如由Al膜或者Al-Si、Al-Cu、Al-Cu-Si等Al合金膜形成。之后，通过光刻技术来形成蚀刻用掩膜，通过选择性的蚀刻来对该金属膜进行图案化。由此，如图18所示，在半导体衬底2SUB的上表面2x上形成作为发射极电极的第一主电极12，并且，虽未详细进行图示，但是还形成图1所示的控制电极13。
第一主电极12与基极区7、第一主电极区8及分离电极6b以形成低的欧姆接触电阻的方式电连接且金属性连接。控制电极13与各栅极电极6a电连接。在图3所示的多个芯片形成区21的各芯片形成区形成第一主电极12和控制电极13。
(n)接着，如图18所示，以覆盖第一主电极12和控制电极13的方式在半导体衬底2SUB的上表面2x上的整面形成例如由聚酰亚胺系的绝缘性树脂形成的保护膜14。之后，通过蚀刻来对保护膜14进行图案化，从而在保护膜14上形成使第一主电极12的一部分露出的第一主电极用接合开口以及使控制电极13的一部分露出的控制电极用接合开口等。按图3所示的芯片形成区21对保护膜14进行分割。在图3所示的多个芯片形成区21的各芯片形成区形成第一主电极用接合开口和控制电极用接合开口等。
(o)接着，例如通过背面研磨法(back grinding method)、CMP法对半导体衬底2SUB的下表面2y进行磨削来使半导体衬底2SUB的厚度变薄。在该步骤中，如图19所示，半导体衬底2SUB的下表面2y的第二导电膜5b被去除。
(p)接着，如图20所示，在半导体衬底2SUB的下表面2y的表层部形成n+型的缓冲层15和p+型的第二主电极区16。对半导体衬底2SUB的下表面2y注入呈n型的杂质离子并且注入呈p型的杂质离子，之后，实施使注入的杂质离子活性化的热处理，由此形成缓冲层15和第二主电极区16。作为呈n型的杂质离子，例如注入磷离子，作为呈p型的杂质离子，例如注入硼离子。
缓冲层15形成在相对于半导体衬底2SUB的下表面2y而言在深度方向上比第二主电极区16深的位置，剩余的半导体衬底2SUB成为漂移层2。虽未详细进行图示，但是在半导体衬底2SUB的下表面2y，遍及图3所示的多个芯片形成区21的各芯片形成区地共同形成缓冲层15和第二主电极区16。
(q)接着，在半导体衬底2SUB的下表面2y的整面形成第二主电极17，该第二主电极17与第二主电极区16以形成低的欧姆接触电阻的方式电连接且金属性连接。由此，第一实施方式所涉及的半导体装置的晶圆工艺大致完成。而且，之后利用切割刀对半导体衬底2SUB的划线区22进行切削来分割出多个芯片形成区21。由此，如图1所示，包括芯片形成区21的半导体芯片20完成。
如以上那样，在本发明的第一实施方式所涉及的半导体装置的制造方法中，能够与虚拟沟槽、虚拟电极无关地，通过施加电压来筛查第一沟槽3a和第二沟槽3b各自的形状异常、第一沟槽3a与第一导电膜5a(之后的栅极电极6a)之间的绝缘膜4(之后的第一绝缘膜4a)的膜质劣化以及第二沟槽3b与第二导电膜5b(之后的分离电极6b)之间的绝缘膜4(之后的第二绝缘膜4b)的膜质劣化。因而，能够在具有栅极电极6a以及作为无助于沟道的形成的虚拟电极的分离电极6b的沟槽栅极构造的半导体装置的制造工艺中实施适当的筛查。
另外，在本发明的第一实施方式所涉及的半导体装置的制造方法中，在半导体衬底2SUB的整个下表面2y设置了作为电源27的负极侧的施加电压的电极发挥功能的第二导电膜5b。因此，与在半导体衬底2SUB的上表面2x设置电源27的负极侧的施加电压的电极的情况相比，能够抑制对包括第一沟槽3a的内部和第二沟槽3b的内部的半导体衬底2SUB与第一导电膜5a之间的绝缘膜4施加的电场的集中，能够均匀地对整个绝缘膜4附加应力。
另外，作为通过施加电压来筛查虚拟沟槽的内部的绝缘膜的膜质劣化的方法，存在以下方法：设置与虚拟沟槽的内部的虚拟电极电连接的独立焊盘，对该独立焊盘与发射极电极之间施加电压，之后在组装步骤中利用电线(wire)等将独立焊盘与发射极电极电连接。然而，在该情况下，需要追加将虚拟沟槽的内部的虚拟电极与独立焊盘电连接的流道(runner)、独立焊盘。因此，若在相同的芯片尺寸下进行比较，那么元件形成区的面积变小，且组装步骤的工时增加。
与此相对，在第一实施方式所涉及的半导体装置的制造方法中，不附加独立焊盘和将该独立焊盘与虚拟沟槽内的虚拟电极电连接的流道，而能够实施适当的筛查。因而，能够抑制元件形成区21a的减少、组装步骤的追加。
另外，在本发明的第一实施方式所涉及的半导体装置的制造方法中，在对第一导电膜5a与半导体衬底2SUB的下表面2y之间施加电压时，将芯片形成区21的角部23的空余空间或划线区22设定为使探针28与第一导电膜5a接触的位置。由此，即使在之后对第一导电膜5a进行蚀刻来形成栅极电极6a和分离电极6b时产生蚀刻残留的情况下，也能够防止成品率的下降。
(第二实施方式)
使用图21至图24来说明本发明的第二实施方式所涉及的半导体装置的制造方法。在第二实施方式所涉及的半导体装置的制造方法中，除导电膜5的蚀刻步骤和绝缘膜4的绝缘特性的检查步骤以外，与上述的第一实施方式所涉及的半导体装置的制造方法大致相同。因此，在第二实施方式所涉及的半导体装置的制造方法中，专门说明导电膜5的第一次蚀刻步骤，省略其它步骤的详细说明。
此外，图21是表示在切出多个芯片之前的晶圆状态下的整个半导体衬底的图。另外，图22是表示设置于晶圆状态的半导体衬底的芯片形成区的截面构造的主要部分截面图。另外，图23是表示将半导体衬底配置于导电性的台上的状态的主要部分截面图。
(a2)首先，准备由单晶硅晶圆形成的n-型的半导体衬底2SUB来作为半导体基体。之后，实施与上述的第一实施方式同样的步骤，来如图5所示那样形成3条FLR区19，如图6所示那样形成多个第一沟槽3a和多个第二沟槽3b，如图7和图8所示那样形成绝缘膜4和导电膜5。
(b2)接着，通过蚀刻来选择性地去除在半导体衬底2SUB的上表面2x侧覆盖芯片形成区21以外的部分的导电膜5和覆盖半导体衬底2SUB的侧面的导电膜5。由此，如图21所示，将覆盖整个半导体衬底2SUB的导电膜5分割为半导体衬底2SUB的上表面2x侧的第一导电膜5a和半导体衬底2SUB的下表面2y侧的第二导电膜5b，并且在第一导电膜5a中按多个芯片形成区21进行分割。
(c2)接着，如图22所示，对第一导电膜5a与半导体衬底2SUB的下表面2y之间施加电压来检查绝缘膜4的绝缘特性。具体地说，如图23所示，以使半导体衬底2SUB的下表面2y的第二导电膜5b面向导电性的台26的方式将半导体衬底2SUB配置在台26上。然后，将电源27的负极侧与台26电连接，使同电源27的正极侧电连接的探针28的顶端与第一导电膜5a压力接触。
然后，在与上述的第一实施方式同样的条件下对第一导电膜5a与半导体衬底2SUB的下表面2y之间施加比通常的动作时的电压高的电压来实施栅极冲击试验，之后测量绝缘膜4的泄漏电流。在第二实施方式中，半导体衬底2SUB的上表面侧的第一导电膜5a是按芯片形成区21而分割的，因此按芯片形成区21来实施探针28的顶端对第一导电膜5a的压力接触。
在该步骤中，如图22和图23所示，按芯片形成区21，对包括第一沟槽3a的内部和第二沟槽3b的内部的半导体衬底2SUB与第一导电膜5a之间的整个绝缘膜4施加电场。因此，能够按芯片形成区21对整个绝缘膜4附加应力。而且，在第一导电膜5a与半导体衬底2SUB之间的泄漏电流为基准值以上的情况下能够判定为发生了绝缘膜4的膜质劣化，因此能够按芯片形成区21来检查绝缘膜4的绝缘特性。
因而，在第二实施方式中，能够与虚拟沟槽、虚拟电极无关地，通过施加电压来按芯片形成区21筛查第一沟槽3a和第二沟槽3b各自的形状异常、第一沟槽3a与第一导电膜5a(之后的栅极电极6a)之间的绝缘膜4(之后的第一绝缘膜4a)的膜质劣化以及第二沟槽3b与第二导电膜5b(之后的分离电极6b)之间的绝缘膜4(之后的第二绝缘膜4b)的膜质劣化。
另外，在该步骤中，在半导体衬底2SUB的整个下表面2y设置作为电源27的负极侧的施加电压的电极发挥功能的第二导电膜5b。因而，与第一实施方式同样地，能够抑制对包括第一沟槽3a的内部和第二沟槽3b的内部的半导体衬底2SUB与第一导电膜5a之间的绝缘膜4施加的电场的集中，能够按芯片形成区21来均匀地对整个绝缘膜4附加应力。
此外，在第二实施方式中，如图24所示，在划线区22未设置第一导电膜5a，因此优选的是，使探针28的顶端与芯片形成区21的角部23处的第一导电膜5a压力接触。在第二实施方式中，也与上述的第一实施方式同样地，能够不对FLR区19造成损伤而容易地使探针28的顶端与第一导电膜5a接触。
接着，实施与上述的第一实施方式同样的步骤，形成栅极电极6a、分离电极6b、第一绝缘膜4a、第二绝缘膜4b、p型的基极区7、n+型第一主电极区8、层间绝缘膜10、接触孔11、第一主电极12、控制电极13、保护膜14、第一主电极用接合开口、控制电极用接合开口、n+型的缓冲层15、p+型的第二主电极区16、第二主电极17等，并且实施半导体衬底下表面磨削步骤，由此本发明的第二实施方式所涉及的半导体装置的晶圆工艺大致完成。
如以上所说明的那样，根据第二实施方式所涉及的半导体装置的制造方法，能够与虚拟沟槽、虚拟电极无关地，通过施加电压来按芯片形成区21筛查第一沟槽3a和第二沟槽3b各自的形状异常、第一沟槽3a与第一导电膜5a之间的绝缘膜4的膜质劣化以及第二沟槽3b与第二导电膜5b之间的绝缘膜4的膜质劣化。因而，能够在具有栅极电极6a以及作为无助于沟道的形成的虚拟电极的分离电极6b的沟槽栅极构造的半导体装置的制造工艺中按芯片形成区21来实施适当的筛查。
另外，在本发明的第二实施方式所涉及的半导体装置的制造方法中，在半导体衬底2SUB的整个下表面2y设置了作为电源27的负极侧的施加电压的电极发挥功能的第二导电膜5b。因此，与在半导体衬底2SUB的上表面2x设置电源27的负极侧的施加电压的电极的情况相比，能够按芯片形成区21来抑制对包括第一沟槽3a的内部和第二沟槽3b的内部的半导体衬底2SUB与第一导电膜5a之间的绝缘膜4施加的电场的集中，能够按芯片形成区21均匀地对整个绝缘膜4附加应力。
另外，在本发明的第二实施方式所涉及的半导体装置的制造方法中，也与上述的第一实施方式同样地，不附加独立焊盘和将该独立焊盘与虚拟沟槽内的虚拟电极电连接的流道，而能够实施适当的筛查。因而，能够抑制元件形成区21a的减少、组装步骤的追加。
另外，在本发明的第二实施方式所涉及的半导体装置的制造方法中也是，在对第一导电膜5a与半导体衬底2SUB的下表面2y之间施加电压时，将芯片形成区21的角部23的空余空间设定为使探针28与第一导电膜5a接触的位置。由此，即使在之后对第一导电膜5a进行蚀刻来形成栅极电极6a和分离电极6b时产生蚀刻残留的情况下，也与第一实施方式同样地能够防止成品率的下降。
此外，在通过蚀刻来选择性地去除导电膜5从而分割出与多个芯片形成区21对应的多个第一导电膜5a时，也可以如图25所示那样，分割出分别具有突出到划线区22的焊盘(pad)部24的多个第一导电膜5a。在该情况下也与第二实施方式同样地，即使在之后对第一导电膜5a进行蚀刻来形成栅极电极6a和分离电极6b时产生蚀刻残留的情况下，也能够防止成品率的下降。
(第三实施方式)
使用图26至图31来说明本发明的第三实施方式所涉及的半导体装置的制造方法。在第三实施方式所涉及的半导体装置的制造方法中，使用图26所示的半导体衬底2ASUB。该半导体衬底2ASUB为与上述的第一实施方式所涉及的半导体衬底2SUB大致同样的结构，不同之处在于具有不是物理性地形成的监视部25。
该监视部25配置于除芯片形成区21和划线区22以外的区，与图4所示的芯片形成区21同样地，具有形成半导体装置的元件形成区21a以及形成FLR区19的耐压区21b。对该监视部25实施与芯片形成区21同样的制造工艺。
此外，图26、图28以及图29是表示在切出多个芯片之前的晶圆状态下的整个半导体衬底的图。另外，图27是表示设置于晶圆状态的半导体衬底的芯片形成区的截面构造的主要部分截面图。另外，图30和图31是表示将半导体衬底配置于导电性的台上的状态的主要部分截面图。
(a3)首先，如图26所示，准备例如由单晶硅晶圆形成的n-型的半导体衬底2ASUB来作为基体部。之后，实施与第一实施方式同样的步骤，在半导体衬底2ASUB的各芯片形成区21与图5同样地形成3条FLR区19，如图27所示那样形成多个第一沟槽3a、多个第二沟槽3b、绝缘膜4以及导电膜5。在半导体衬底2ASUB的监视部25也同样地形成这些FLR区19、多个第一沟槽3a、多个第二沟槽3b、绝缘膜4以及导电膜5。如图28所示，以覆盖整个半导体衬底2ASUB的方式形成导电膜5。
(b3)接着，通过蚀刻来选择性地去除在半导体衬底2ASUB的上表面2x侧覆盖芯片形成区21以外的部分的导电膜5和覆盖半导体衬底2ASUB的侧面的导电膜5。由此，将覆盖整个半导体衬底2ASUB的导电膜5如图29所示那样分割为半导体衬底2ASUB的上表面2x侧的第一导电膜5a和半导体衬底2ASUB的下表面2y侧的第二导电膜5b，并且在第一导电膜5a中按多个芯片形成区21和监视部25进行分割。
(c3)接着，如图30所示，以使半导体衬底2ASUB的下表面2y的第二导电膜5b面向导电性的台26的方式将半导体衬底2ASUB配置在台26上。然后，将电源27的负极侧与台26电连接，使同电源27的正极侧电连接的探针28的顶端与监视部25的第一导电膜5a压力接触。然后，对监视部25的第一导电膜5a与半导体衬底2ASUB的下表面2y之间施加破坏绝缘膜4的绝缘性的高电压。在该步骤中，通过测定绝缘膜4被绝缘击穿的击穿电压，能够确认半导体衬底2ASUB的下表面2y与台26是否被电连接。
(d3)接着，与上述的第二实施方式同样地，如图31所示，对芯片形成区21的第一导电膜5a与半导体衬底2ASUB的下表面2y之间施加电压来检查绝缘膜4的绝缘特性。之后，通过实施与上述的第一实施方式同样的步骤，本发明的第三实施方式所涉及的半导体装置的晶圆工艺大致完成。
如以上所说明的那样，在本发明的第三实施方式所涉及的半导体装置的制造方法中，能够在确认了半导体衬底2ASUB的下表面2y与台26是否被电连接之后，对芯片形成区21的第一导电膜5a与半导体衬底2ASUB的下表面2y之间施加电压来检查绝缘膜4的绝缘特性。因而，能够排除因半导体衬底2ASUB的下表面2y与台26的接触不良而未对绝缘膜4附加应力就检查绝缘特性之类的检查不良。其结果，能够提高通过施加电压进行的筛查的可靠性。
此外，在上述的第三实施方式中，说明了在芯片形成区21和划线区22以外的区配置监视部25的情况，但是监视部25也可以配置于划线区22。
以上，基于上述的第一至第三实施方式来具体地说明了本发明，但是本发明并不限定于上述的第一至第三实施方式，在不脱离其宗旨的范围内能够进行各种变更，这是理所当然的。
例如，在上述的第一至第三实施方式中，以IGBT的制造方法为例说明了具有沟槽栅极构造的半导体装置的制造方法。然而，本发明并不限定于此，能够应用于具有沟槽栅极构造的电力用MOSFET的半导体装置的制造方法。
另外，作为上述的第一至第三实施方式中的构成半导体衬底2SUB、2ASUB的单晶硅晶圆的制造方法的例子，能够列举出浮区(floating zone)法(FZ法)、切克劳斯基(Czochralski)法(CZ法)以及磁场施加型切克劳斯基法(MCZ法)。无论使用通过这些方法中的哪个方法得到的单晶硅晶圆，都能够应用上述的第一至第三实施方式所涉及的半导体装置的制造方法。
在此，也可以将上述的第一至第三实施方式所涉及的半导体装置的制造方法应用于由通过MCZ法得到的单晶硅晶圆形成的半导体衬底2SUB、2ASUB。存在如下情况：在使用通过MCZ法得到的单晶硅晶圆的情况下，与通过FZ法得到的晶圆相比，易于产生虚拟沟槽的形状异常、虚拟沟槽与电极之间的绝缘膜的膜质劣化之类的不良状况。即，与通过FZ法得到的单晶硅晶圆相比，通过MCZ法得到的单晶硅晶圆的在晶圆制造时包含的碳、氧之类的杂质的含有浓度高。因此，也易于产生这些杂质所引起的晶体缺陷。这种杂质、晶体缺陷成为造成虚拟沟槽的形状异常、虚拟沟槽与电极之间的绝缘膜的膜质劣化之类的不良状况的原因。因此，通过将上述的第一至第三实施方式所涉及的半导体装置的制造方法应用于由通过MCZ法得到的单晶硅晶圆形成的半导体衬底2SUB、2ASUB，筛查上述不良状况的效果更为显著。
如以上那样，本发明所涉及的半导体装置的制造方法能够在具有作为无助于沟道的形成的虚拟电极的电极的沟槽栅极构造的半导体装置的制造工艺中实施适当的筛查，在具有沟槽栅极构造的半导体装置的制造方法中有用。
附图标记说明
2：第一导电型的漂移层；2SUB、2ASUB：第一导电型的半导体衬底；3a：第一沟槽；3b：第二沟槽；4a：第一绝缘膜；4b：第二绝缘膜；5：导电膜；5a：第一导电膜；5b：第二导电膜；6a：栅极电极；6b：分离电极；7：第二导电型的基极区；8：第一主电极区(发射极区)；10：层间绝缘膜；11：接触孔；12：第一主电极(发射极电极)；13：控制电极；14：保护膜；15：第一导电型的缓冲层；16：第二导电型的第二主电极区(集电极区)；17：第二主电极(集电极电极)；20：半导体芯片；21a：芯片形成区；21b：耐压区；22：划线区；23：角部；24：焊盘部；25：监视部；26：台；27：电源；28：探针。

Claims (9)

1.一种半导体装置的制造方法，其特征在于，具备以下步骤：
在平板状的基体部的上表面形成第一沟槽和第二沟槽；
在所述第一沟槽和所述第二沟槽各自的内部形成绝缘膜；
以隔着所述绝缘膜填充所述第一沟槽和所述第二沟槽各自的内部的方式在所述基体部的上表面上形成导电膜；
对所述导电膜与所述基体部的下表面之间施加电压来检查所述绝缘膜的绝缘特性；以及
在检查所述绝缘特性之后，将所述上表面上的所述导电膜选择性地去除，在所述第一沟槽的内部形成栅极电极，在所述第二沟槽的内部形成与所述栅极电极分离的分离电极。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
所述基体部具有由划线区划分出的多个芯片形成区，
所述第一沟槽和所述第二沟槽形成于所述多个芯片形成区的各芯片形成区，
所述导电膜遍及所述多个芯片形成区地形成为一体。
3.根据权利要求2所述的半导体装置的制造方法，其特征在于，
所述导电膜从所述上表面连续形成到所述下表面，
所述半导体装置的制造方法在检查所述绝缘特性的步骤之前还具备将所述导电膜分割为所述上表面侧和所述下表面侧的步骤。
4.根据权利要求3所述的半导体装置的制造方法，其特征在于，
使探针与所述芯片形成区的角部处的所述导电膜压力接触或与所述划线区的所述导电膜压力接触，来对所述导电膜与所述下表面之间施加电压。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于，
所述基体部具有由划线区划分出的多个芯片形成区，
所述第一沟槽、所述第二沟槽以及所述绝缘膜形成于所述多个芯片形成区的各芯片形成区，
所述半导体装置的制造方法在检查所述绝缘特性的步骤之前还具备将所述上表面上的所述导电膜按所述芯片形成区进行分割的步骤。
6.根据权利要求5所述的半导体装置的制造方法，其特征在于，
使探针与所述芯片形成区的角部处的所述导电膜压力接触，来对所述导电膜与所述下表面之间施加电压。
7.根据权利要求5所述的半导体装置的制造方法，其特征在于，
按所述芯片形成区进行分割后的所述导电膜具有从所述芯片形成区突出到所述划线区的焊盘部，
使探针与所述焊盘部压力接触，来对所述导电膜与所述下表面之间施加电压。
8.根据权利要求1所述的半导体装置的制造方法，其特征在于，
所述基体部具有监视部以及由划线区划分出的多个芯片形成区，
所述第一沟槽、所述第二沟槽以及所述绝缘膜形成于所述监视部和所述多个芯片形成区的各芯片形成区，
所述半导体装置的制造方法在检查所述绝缘特性的步骤之前还具备以下步骤：
将所述上表面上的所述导电膜按所述监视部和所述芯片形成区进行分割；
以使所述下表面面向台的方式将所述基体部配置在所述台上；以及
对所述监视部的所述导电膜与所述下表面之间施加破坏所述绝缘膜的绝缘性的高电压。
9.根据权利要求1所述的半导体装置的制造方法，其特征在于，
所述基体部是利用磁场施加型切克劳斯基法形成的半导体衬底。
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