JP2003229480A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】
【課題】 シリコン窒化膜パッシベーション膜のカバレ
ッジをよくすることができるように改良された半導体装
置を提供することを主要な目的とする。 【解決手段】 半導体基板１の上方に最上層層間絶縁膜
３が設けられている。最上層層間絶縁膜３の上に最上層
配線４が設けられている。最上層配線４の上および側壁
を被覆するようにシリコン酸化膜５が設けられている。
シリコン酸化膜５を介在させて最上層配線４を被覆する
ように、最上層層間絶縁膜３の上に窒化膜６が設けられ
ている。窒化膜６の上にポリイミド膜７が設けられてい
る。最上層層間絶縁膜３の、最上層配線４の下部分以外
の部分は下方向に抉られている。窒化膜６は、最上層層
間絶縁膜３の抉られた部分を被覆している。
ッジをよくすることができるように改良された半導体装
置を提供することを主要な目的とする。 【解決手段】 半導体基板１の上方に最上層層間絶縁膜
３が設けられている。最上層層間絶縁膜３の上に最上層
配線４が設けられている。最上層配線４の上および側壁
を被覆するようにシリコン酸化膜５が設けられている。
シリコン酸化膜５を介在させて最上層配線４を被覆する
ように、最上層層間絶縁膜３の上に窒化膜６が設けられ
ている。窒化膜６の上にポリイミド膜７が設けられてい
る。最上層層間絶縁膜３の、最上層配線４の下部分以外
の部分は下方向に抉られている。窒化膜６は、最上層層
間絶縁膜３の抉られた部分を被覆している。
Description
【０００１】
【発明の属する技術分野】この発明は、一般に半導体装
置に関するものであり、より特定的には、配線容量と配
線へのストレスが緩和されたパッシベーション膜を有す
る半導体装置に関する。この発明は、またそのような半
導体装置の製造方法に関する。
置に関するものであり、より特定的には、配線容量と配
線へのストレスが緩和されたパッシベーション膜を有す
る半導体装置に関する。この発明は、またそのような半
導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置は、その表面にパッシベーシ
ョン膜を形成することにより保護されている。
ョン膜を形成することにより保護されている。
【０００３】さて、パッシベーション膜には、配線容量
と配線へのストレス緩和のために、２層パッシベーショ
ン膜（ＳｉＯ2／ＳｉＮ）が使用されている。
と配線へのストレス緩和のために、２層パッシベーショ
ン膜（ＳｉＯ2／ＳｉＮ）が使用されている。
【０００４】このような２層パッシベーション膜を使用
した半導体装置の製造方法について説明する。
した半導体装置の製造方法について説明する。
【０００５】図１１を参照して、半導体基板１の上にヒ
ューズ２を形成する。ヒューズ２は、ここでは、たとえ
ばメモリセルの冗長のために用いられる。ヒューズ２の
役割については後述する。ヒューズ２は、ポリシリコン
またはＡｌで形成される。
ューズ２を形成する。ヒューズ２は、ここでは、たとえ
ばメモリセルの冗長のために用いられる。ヒューズ２の
役割については後述する。ヒューズ２は、ポリシリコン
またはＡｌで形成される。
【０００６】図１２を参照して、ヒューズ２を被覆する
ように、半導体基板１の上に最上層層間絶縁膜３を形成
する。最上層層間絶縁膜３の上に、２メタル配線で、最
上層配線４を形成する。
ように、半導体基板１の上に最上層層間絶縁膜３を形成
する。最上層層間絶縁膜３の上に、２メタル配線で、最
上層配線４を形成する。
【０００７】図１３を参照して、最上層配線４を被覆す
るように、最上層層間絶縁膜３の上に、プラズマ法によ
りシリコン膜５を形成する。ここで、プラズマ法を用い
るのは、プラズマ以外の方法でシリコン膜５を形成する
と、高温を要するため、最上層配線４が溶けてしまうか
らである。したがって、ここでは、シリコン膜５を作る
際には、プラズマしか採用できない。
るように、最上層層間絶縁膜３の上に、プラズマ法によ
りシリコン膜５を形成する。ここで、プラズマ法を用い
るのは、プラズマ以外の方法でシリコン膜５を形成する
と、高温を要するため、最上層配線４が溶けてしまうか
らである。したがって、ここでは、シリコン膜５を作る
際には、プラズマしか採用できない。
【０００８】図１３と図１４を参照して、シリコン膜５
をエッチバックし、最上層配線４の側壁および上面のみ
にシリコン酸化膜５を残す。その後、半導体基板１の上
に、窒化膜６を形成する。
をエッチバックし、最上層配線４の側壁および上面のみ
にシリコン酸化膜５を残す。その後、半導体基板１の上
に、窒化膜６を形成する。
【０００９】図１５を参照して、窒化膜６の上に、ポリ
イミド膜７を形成する。図１６を参照して、ヒューズ２
はレーザブローで切断するので、ヒューズ２上の最上層
層間絶縁膜３の厚みを、薄くする必要がある。
イミド膜７を形成する。図１６を参照して、ヒューズ２
はレーザブローで切断するので、ヒューズ２上の最上層
層間絶縁膜３の厚みを、薄くする必要がある。
【００１０】そのために、図１６を参照して、ヒューズ
２の上部分であって、ポリイミド膜７および窒化膜６を
貫通するように、レーザを導入するための孔８を形成す
る。
２の上部分であって、ポリイミド膜７および窒化膜６を
貫通するように、レーザを導入するための孔８を形成す
る。
【００１１】図１７を参照して、孔８を通じて、最上層
層間絶縁膜３の表面をエッチングし、ヒューズ２の上の
最上層層間絶縁膜３の膜厚を最適化する。その後、ヒュ
ーズ２をレーザブローにより切断すると、半導体装置が
完成する。
層間絶縁膜３の表面をエッチングし、ヒューズ２の上の
最上層層間絶縁膜３の膜厚を最適化する。その後、ヒュ
ーズ２をレーザブローにより切断すると、半導体装置が
完成する。
【００１２】図１８は、ヒューズ２上の層間絶縁膜３の
膜厚が最適化されていないときの問題点を示す図であ
る。すなわち、ヒューズ２上の最上層層間絶縁膜３の厚
みを、厚いままにしておくと、切断すべきヒューズ２を
切断する際に、レーザのエネルギが大きくなり、隣の切
断すべきでないヒューズ２ａまで切断してしまい、目的
とする半導体装置が得られない。したがって、ヒューズ
２の上の最上層層間絶縁膜３は最適化するために、薄く
する必要があるのである。
膜厚が最適化されていないときの問題点を示す図であ
る。すなわち、ヒューズ２上の最上層層間絶縁膜３の厚
みを、厚いままにしておくと、切断すべきヒューズ２を
切断する際に、レーザのエネルギが大きくなり、隣の切
断すべきでないヒューズ２ａまで切断してしまい、目的
とする半導体装置が得られない。したがって、ヒューズ
２の上の最上層層間絶縁膜３は最適化するために、薄く
する必要があるのである。
【００１３】
【発明が解決しようとする課題】ヒューズを含む従来の
半導体装置の製造方法は、以上のように構成されてい
る。
半導体装置の製造方法は、以上のように構成されてい
る。
【００１４】図１３に戻って、窒化膜６を、プラズマＣ
ＶＤを使用して形成するため、カバレッジが悪いという
問題点があった。
ＶＤを使用して形成するため、カバレッジが悪いという
問題点があった。
【００１５】すなわち、図１９を参照して、最上層配線
４が、隣の最上層配線４ａと隣接して形成されている場
合、プラズマＣＶＤ法で窒化膜６を形成すると、図のよ
うに、カバレッジが悪く、空洞部９が発生し、半導体装
置の信頼性を低下させるという問題があった。
４が、隣の最上層配線４ａと隣接して形成されている場
合、プラズマＣＶＤ法で窒化膜６を形成すると、図のよ
うに、カバレッジが悪く、空洞部９が発生し、半導体装
置の信頼性を低下させるという問題があった。
【００１６】この発明は上記のような問題点を解決する
ためになされたもので、窒化膜をカバレッジよく最上層
配線の上に形成することができるように改良された半導
体装置の製造方法を提供することにある。
ためになされたもので、窒化膜をカバレッジよく最上層
配線の上に形成することができるように改良された半導
体装置の製造方法を提供することにある。
【００１７】この発明の他の目的は、従来の工程数と同
じで、工程の追加なく、高信頼性を有する半導体装置の
製造方法を提供することにある。
じで、工程の追加なく、高信頼性を有する半導体装置の
製造方法を提供することにある。
【００１８】この発明の他の目的は、ヒューズ上の最上
層層間絶縁膜の膜厚の調整を、工程を追加することなく
最適化することができるように改良された半導体装置の
製造方法を提供することにある。
層層間絶縁膜の膜厚の調整を、工程を追加することなく
最適化することができるように改良された半導体装置の
製造方法を提供することにある。
【００１９】この発明のさらに他の目的は、そのような
方法によって得られた信頼性の高い半導体装置を提供す
ることにある。
方法によって得られた信頼性の高い半導体装置を提供す
ることにある。
【００２０】
【課題を解決するための手段】請求項１に係る半導体装
置は、半導体基板を備える。上記半導体基板の上方に、
最上層層間絶縁膜が設けられている。上記最上層層間絶
縁膜の上に最上層配線が設けられている。上記最上層配
線の上および側壁を被覆するように、シリコン酸化膜が
設けられている。上記シリコン酸化膜を介在させて、上
記最上層配線を被覆するように、上記最上層層間絶縁膜
の上に窒化膜が設けられている。上記窒化膜の上に、ポ
リイミド膜が設けられている。上記最上層層間絶縁膜
の、上記最上層配線の下部分および上記シリコン酸化膜
の側壁部分以外の部分は、下方向に抉られている。上記
窒化膜は、上記最上層層間絶縁膜の抉られた部分を被覆
している。
置は、半導体基板を備える。上記半導体基板の上方に、
最上層層間絶縁膜が設けられている。上記最上層層間絶
縁膜の上に最上層配線が設けられている。上記最上層配
線の上および側壁を被覆するように、シリコン酸化膜が
設けられている。上記シリコン酸化膜を介在させて、上
記最上層配線を被覆するように、上記最上層層間絶縁膜
の上に窒化膜が設けられている。上記窒化膜の上に、ポ
リイミド膜が設けられている。上記最上層層間絶縁膜
の、上記最上層配線の下部分および上記シリコン酸化膜
の側壁部分以外の部分は、下方向に抉られている。上記
窒化膜は、上記最上層層間絶縁膜の抉られた部分を被覆
している。
【００２１】請求項２に係る半導体装置は、請求項１に
記載の半導体装置において、上記最上層層間絶縁膜の上
に設けられたパッドと、該パッドの側壁を被覆するよう
に設けられたシリコン酸化膜と、上記シリコン酸化膜を
介在させて上記パッドの側壁を被覆するように、上記最
上層層間絶縁膜の上に設けられた窒化膜と、をさらに備
える。上記最上層層間絶縁膜の、上記最上層配線の下部
分、上記シリコン酸化膜の側壁部分および上記パッドの
下部分以外の部分は、下方向に抉られている。
記載の半導体装置において、上記最上層層間絶縁膜の上
に設けられたパッドと、該パッドの側壁を被覆するよう
に設けられたシリコン酸化膜と、上記シリコン酸化膜を
介在させて上記パッドの側壁を被覆するように、上記最
上層層間絶縁膜の上に設けられた窒化膜と、をさらに備
える。上記最上層層間絶縁膜の、上記最上層配線の下部
分、上記シリコン酸化膜の側壁部分および上記パッドの
下部分以外の部分は、下方向に抉られている。
【００２２】請求項３に係る半導体装置は、請求項１に
記載の半導体装置において、上記最上層層間絶縁膜は、
ヒューズを被覆している。
記載の半導体装置において、上記最上層層間絶縁膜は、
ヒューズを被覆している。
【００２３】請求項４に係る半導体装置は、請求項３に
記載の半導体装置において、当該半導体装置はメモリセ
ルを含み、上記ヒューズは、該メモリセルの故障した部
分をデータ線から切り離すため、および冗長用のメモリ
セルをデータ線に接続するために用いられる。
記載の半導体装置において、当該半導体装置はメモリセ
ルを含み、上記ヒューズは、該メモリセルの故障した部
分をデータ線から切り離すため、および冗長用のメモリ
セルをデータ線に接続するために用いられる。
【００２４】請求項５に係る半導体装置の製造方法にお
いては、まず半導体基板の上に、ＳｉＯ2で形成された
最上層層間絶縁膜を形成する。上記最上層層間絶縁膜の
上に最上層配線を形成する。上記最上層配線を被覆する
ように、上記最上層層間絶縁膜の上にプラズマ法により
シリコン酸化膜を形成する。上記シリコン酸化膜をエッ
チバックし、上記最上層層間絶縁膜の、上記最上層配線
の下部分および上記シリコン酸化膜の側壁部分以外の部
分を、下方向に抉る。上記抉られた部分の表面を被覆す
るように、上記最上層層間絶縁膜の上に窒化膜を形成す
る。上記窒化膜の上にポリイミド膜を形成する。
いては、まず半導体基板の上に、ＳｉＯ2で形成された
最上層層間絶縁膜を形成する。上記最上層層間絶縁膜の
上に最上層配線を形成する。上記最上層配線を被覆する
ように、上記最上層層間絶縁膜の上にプラズマ法により
シリコン酸化膜を形成する。上記シリコン酸化膜をエッ
チバックし、上記最上層層間絶縁膜の、上記最上層配線
の下部分および上記シリコン酸化膜の側壁部分以外の部
分を、下方向に抉る。上記抉られた部分の表面を被覆す
るように、上記最上層層間絶縁膜の上に窒化膜を形成す
る。上記窒化膜の上にポリイミド膜を形成する。
【００２５】請求項６に係る半導体装置の製造方法は、
請求項５に記載の半導体装置の製造方法において、上記
最上層層間絶縁膜を形成する工程に先立ち、上記半導体
基板の上にヒューズを形成する。上記最上層層間絶縁膜
は、上記ヒューズを被覆するように形成する。
請求項５に記載の半導体装置の製造方法において、上記
最上層層間絶縁膜を形成する工程に先立ち、上記半導体
基板の上にヒューズを形成する。上記最上層層間絶縁膜
は、上記ヒューズを被覆するように形成する。
【００２６】請求項７に記載の半導体装置の製造方法
は、請求項６に記載の半導体装置の製造方法において、
上記窒化膜および上記ポリイミド膜の、上記ヒューズの
上部分をエッチング除去する工程をさらに備える。
は、請求項６に記載の半導体装置の製造方法において、
上記窒化膜および上記ポリイミド膜の、上記ヒューズの
上部分をエッチング除去する工程をさらに備える。
【００２７】請求項８に係る半導体装置の製造方法は、
請求項６に記載の半導体装置の製造方法において、上記
ヒューズの上部分における上記最上層層間絶縁膜の膜厚
を最適化するように上記エッチバックのエッチング量を
調節する。
請求項６に記載の半導体装置の製造方法において、上記
ヒューズの上部分における上記最上層層間絶縁膜の膜厚
を最適化するように上記エッチバックのエッチング量を
調節する。
【００２８】請求項９に係る半導体装置の製造方法は、
請求項８に記載の半導体装置の製造方法において、上記
半導体基板の上にパッドおよびダイシングラインを形成
する工程をさらに備える。上記窒化膜および上記ポリイ
ミド膜の、上記ヒューズの上部分をエッチング除去する
と同時に、上記窒化膜および上記ポリイミド膜の、上記
パッドの上部分、ヒューズの上部分および上記ダイシン
グラインの上部分をエッチング除去する。
請求項８に記載の半導体装置の製造方法において、上記
半導体基板の上にパッドおよびダイシングラインを形成
する工程をさらに備える。上記窒化膜および上記ポリイ
ミド膜の、上記ヒューズの上部分をエッチング除去する
と同時に、上記窒化膜および上記ポリイミド膜の、上記
パッドの上部分、ヒューズの上部分および上記ダイシン
グラインの上部分をエッチング除去する。
【００２９】
【発明の実施の形態】以下、この発明の実施の形態を説
明する。
明する。
【００３０】実施の形態１
図１は、本発明に係るフローと従来フローとを比較して
示す図である。本発明に係るフローにおいては、酸化膜
エッチング工程を、プラズマＣＶＤＳｉＯ２デポジショ
ン工程とプラズマＣＶＤ窒化膜デポジション工程との間
に入れている点が、従来フローの場合と異なっている。
示す図である。本発明に係るフローにおいては、酸化膜
エッチング工程を、プラズマＣＶＤＳｉＯ２デポジショ
ン工程とプラズマＣＶＤ窒化膜デポジション工程との間
に入れている点が、従来フローの場合と異なっている。
【００３１】次に、具体的に、図面を示して説明する。
図２を参照して、半導体基板１の上に、ヒューズ２を形
成する。ヒューズ２を覆うように半導体基板の上に、Ｓ
ｉＯ2で形成された最上層層間絶縁膜３を形成する。最
上層層間絶縁膜３の上に最上層配線４を形成する。
図２を参照して、半導体基板１の上に、ヒューズ２を形
成する。ヒューズ２を覆うように半導体基板の上に、Ｓ
ｉＯ2で形成された最上層層間絶縁膜３を形成する。最
上層層間絶縁膜３の上に最上層配線４を形成する。
【００３２】図３を参照して、最上層配線４を被覆する
ように、プラズマＣＶＤ法で、最上層層間絶縁膜３の上
に、シリコン酸化膜５を形成する。
ように、プラズマＣＶＤ法で、最上層層間絶縁膜３の上
に、シリコン酸化膜５を形成する。
【００３３】図３と図４を参照して、シリコン酸化膜５
をエッチバックする。このとき、最上層層間絶縁膜３
の、最上層配線４の下部分以外の部分を、下方向に抉る
ように、シリコン酸化膜５をエッチバックする。このと
きのエッチング量は、ヒューズ２上の層間絶縁膜３の膜
厚ｔを最適化するように行なう。また、このエッチング
の効果で、シリコン酸化膜５の肩部の形状が、スムーズ
になる。
をエッチバックする。このとき、最上層層間絶縁膜３
の、最上層配線４の下部分以外の部分を、下方向に抉る
ように、シリコン酸化膜５をエッチバックする。このと
きのエッチング量は、ヒューズ２上の層間絶縁膜３の膜
厚ｔを最適化するように行なう。また、このエッチング
の効果で、シリコン酸化膜５の肩部の形状が、スムーズ
になる。
【００３４】図５を参照して、抉られた部分の表面を被
覆するように、最上層層間絶縁膜３の上に窒化膜６を、
プラズマＣＶＤ法で堆積する。このとき、シリコン酸化
膜５の肩部の形状が、スムーズになっているので、窒化
膜６は、カバレッジよく、最上層層間絶縁膜３の上に形
成される。窒化膜６の上に、ポリイミド膜７を形成す
る。
覆するように、最上層層間絶縁膜３の上に窒化膜６を、
プラズマＣＶＤ法で堆積する。このとき、シリコン酸化
膜５の肩部の形状が、スムーズになっているので、窒化
膜６は、カバレッジよく、最上層層間絶縁膜３の上に形
成される。窒化膜６の上に、ポリイミド膜７を形成す
る。
【００３５】図６を参照して、窒化膜６およびポリイミ
ド膜７の、ヒューズ２の上部分をエッチング除去し、穴
８を形成する。ヒューズ２上の最上層層間絶縁膜３の膜
厚ｔは最適化されているので、ヒューズ２上の層間絶縁
膜３を、さらにエッチングする必要はない。
ド膜７の、ヒューズ２の上部分をエッチング除去し、穴
８を形成する。ヒューズ２上の最上層層間絶縁膜３の膜
厚ｔは最適化されているので、ヒューズ２上の層間絶縁
膜３を、さらにエッチングする必要はない。
【００３６】次に、ヒューズ２を、穴８を通じてレーザ
ブローすることによって、半導体装置が完成する。
ブローすることによって、半導体装置が完成する。
【００３７】実施の形態２
図７は、本発明に係る半導体装置の平面図である。本発
明に係る半導体装置は、チップ１０とパッド１１を備え
る。半導体基板の上には、ダイシングライン１２が設け
られている。
明に係る半導体装置は、チップ１０とパッド１１を備え
る。半導体基板の上には、ダイシングライン１２が設け
られている。
【００３８】本発明においては、半導体基板の上にパッ
ドおよびダイシングラインを形成する工程をさらに備え
る。図６工程において、窒化膜６およびポリイミド膜７
の、ヒューズの上部分をエッチング除去する時がある。
この時に、図８を参照して、窒化膜６およびポリイミド
膜７の、ヒューズ２の上部分をエッチング除去すると同
時に、窒化膜６およびポリイミド膜７の、パッド１１の
上部分およびダイシングライン１２の上部分をエッチン
グ除去する。次に、パッド１１に電極を接続し、ダイシ
ングライン１２でダイシングを行なう。ヒューズ２をレ
ーザブローにより切断する。これによって、半導体チッ
プが完成する。
ドおよびダイシングラインを形成する工程をさらに備え
る。図６工程において、窒化膜６およびポリイミド膜７
の、ヒューズの上部分をエッチング除去する時がある。
この時に、図８を参照して、窒化膜６およびポリイミド
膜７の、ヒューズ２の上部分をエッチング除去すると同
時に、窒化膜６およびポリイミド膜７の、パッド１１の
上部分およびダイシングライン１２の上部分をエッチン
グ除去する。次に、パッド１１に電極を接続し、ダイシ
ングライン１２でダイシングを行なう。ヒューズ２をレ
ーザブローにより切断する。これによって、半導体チッ
プが完成する。
【００３９】実施の形態３
図９は、ヒューズの働きを説明するための図である。図
９を参照して、３２Ｍの容量を有するメモリセルを形成
する場合、メモリセルをαだけ余分に作っておく。
９を参照して、３２Ｍの容量を有するメモリセルを形成
する場合、メモリセルをαだけ余分に作っておく。
【００４０】次に、図１０を参照して、１つのメモリセ
ル１３が故障したと仮定する。１つのメモリセル１３が
故障していた場合、故障したメモリセル１３に接続され
ているヒューズ２をレーザブローし、切断する。そして
余分に作ってあった冗長のメモリセル１４に、データ線
を接続する。これによって、あるメモリセル１３が故障
しても、チップ全体が不良になることがない。その結
果、歩留まりが上がるという効果を奏する。
ル１３が故障したと仮定する。１つのメモリセル１３が
故障していた場合、故障したメモリセル１３に接続され
ているヒューズ２をレーザブローし、切断する。そして
余分に作ってあった冗長のメモリセル１４に、データ線
を接続する。これによって、あるメモリセル１３が故障
しても、チップ全体が不良になることがない。その結
果、歩留まりが上がるという効果を奏する。
【００４１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００４２】
【発明の効果】以上説明したとおり、この発明によれ
ば、シリコン窒化膜パッシベーション膜のカバレッジを
改善するとともに、ヒューズ部分の層間絶縁膜の膜厚を
コントロールすることができる。
ば、シリコン窒化膜パッシベーション膜のカバレッジを
改善するとともに、ヒューズ部分の層間絶縁膜の膜厚を
コントロールすることができる。
【図１】 本発明に係るフローと従来フローとを比較し
て示す図である。
て示す図である。
【図２】 本発明の実施の形態に係る半導体装置の製造
方法の順序の第１の工程における半導体装置の断面図で
ある。
方法の順序の第１の工程における半導体装置の断面図で
ある。
【図３】 本発明の実施の形態に係る半導体装置の製造
方法の順序の第２の工程における半導体装置の断面図で
ある。
方法の順序の第２の工程における半導体装置の断面図で
ある。
【図４】 本発明の実施の形態に係る半導体装置の製造
方法の順序の第３の工程における半導体装置の断面図で
ある。
方法の順序の第３の工程における半導体装置の断面図で
ある。
【図５】 本発明の実施の形態に係る半導体装置の製造
方法の順序の第４の工程における半導体装置の断面図で
ある。
方法の順序の第４の工程における半導体装置の断面図で
ある。
【図６】 本発明の実施の形態に係る半導体装置の製造
方法の順序の第５の工程における半導体装置の断面図で
ある。
方法の順序の第５の工程における半導体装置の断面図で
ある。
【図７】 本発明の実施の形態に係る半導体装置の平面
図である。
図である。
【図８】 本発明の実施の形態に係る半導体装置のヒュ
ーズ部分、パッド部分およびダイシングライン部を抜き
出して描いた図である。
ーズ部分、パッド部分およびダイシングライン部を抜き
出して描いた図である。
【図９】 ヒューズの機能を説明するための第１の図で
ある。
ある。
【図１０】 ヒューズの機能を説明するための第２の図
である。
である。
【図１１】 従来の半導体装置の製造方法の順序の第１
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図１２】 従来の半導体装置の製造方法の順序の第２
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図１３】 従来の半導体装置の製造方法の順序の第３
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図１４】 従来の半導体装置の製造方法の順序の第４
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図１５】 従来の半導体装置の製造方法の順序の第５
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図１６】 従来の半導体装置の製造方法の順序の第６
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図１７】 従来の半導体装置の製造方法の順序の第７
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図１８】 ヒューズの上の層間絶縁膜の膜厚を最適化
しないときの問題点を示す図である。
しないときの問題点を示す図である。
【図１９】 従来の製造方法の問題点を示す図である。
１ 半導体基板、２ ヒューズ、３ 最上層層間絶縁
膜、４ 最上層配線、５シリコン酸化膜、６ 窒化膜、
７ ポリイミド膜。
膜、４ 最上層配線、５シリコン酸化膜、６ 窒化膜、
７ ポリイミド膜。
フロントページの続き
(72)発明者 中谷 晋也
兵庫県伊丹市瑞原四丁目１番地 菱電セミ
コンダクタシステムエンジニアリング株式
会社内
(72)発明者 小林 平治
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5F033 QQ09 QQ31 RR04 RR06 RR22
SS15 TT04 TT08 VV07 VV11
XX02
5F064 DD42 DD48 FF02 FF27 FF42
GG03
Claims (9)
- 【請求項１】 半導体基板と、 前記半導体基板の上方に設けられた最上層層間絶縁膜
と、 前記最上層層間絶縁膜の上に設けられた最上層配線と、 前記最上層配線の上および側壁を被覆するように設けら
れたシリコン酸化膜と、 前記シリコン酸化膜を介在させて前記最上層配線を被覆
するように、前記最上層層間絶縁膜の上に設けられた窒
化膜と、 前記窒化膜の上に設けられたポリイミド膜と、を備え、 前記最上層層間絶縁膜の、前記最上層配線の下部分およ
び前記シリコン酸化膜の側壁部分以外の部分は、下方向
に抉られており、 前記窒化膜は、前記最上層層間絶縁膜の抉られた部分を
被覆している半導体装置。 - 【請求項２】 前記最上層層間絶縁膜の上に設けられた
パッドと、 前記パッドの側壁を被覆するように設けられたシリコン
酸化膜と、 前記シリコン酸化膜を介在させて前記パッドの側壁を被
覆するように、前記最上層層間絶縁膜の上に設けられた
窒化膜と、をさらに備え、 前記最上層層間絶縁膜の、前記最上層配線の下部分、前
記シリコン酸化膜の側壁部分および前記パッドの下部分
以外の部分は、下方向に抉られている、請求項１に記載
の半導体装置。 - 【請求項３】 前記最上層層間絶縁膜は、ヒューズを被
覆している、請求項１に記載の半導体装置。 - 【請求項４】 当該半導体装置はメモリセルを含み、 前記ヒューズは、前記メモリセルの故障した部分をデー
タ線から切り離すため、および冗長用のメモリセルをデ
ータ線に接続するために用いられる、請求項３に記載の
半導体装置。 - 【請求項５】 半導体基板の上に、ＳｉＯ2で形成され
た最上層層間絶縁膜を形成する工程と、 前記最上層層間絶縁膜の上に最上層配線を形成する工程
と、 前記最上層配線を被覆するように前記最上層層間絶縁膜
の上にプラズマ法によりシリコン酸化膜を形成する工程
と、 前記シリコン酸化膜をエッチバックし、前記最上層層間
絶縁膜の、前記最上層配線の下部分および前記シリコン
酸化膜の側壁部分以外の部分を、下方向に抉る工程と、 前記抉られた部分の表面を被覆するように、前記最上層
層間絶縁膜の上に窒化膜を形成する工程と、 前記窒化膜の上にポリイミド膜を形成する工程と、を備
えた半導体装置の製造方法。 - 【請求項６】 前記最上層層間絶縁膜を形成する工程に
先立ち、前記半導体基板の上にヒューズを形成する工程
を備え、 前記最上層層間絶縁膜は前記ヒューズを被覆するように
形成する、請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記窒化膜および前記ポリイミド膜の、
前記ヒューズの上部分をエッチング除去する工程をさら
に備える請求項６に記載の半導体装置の製造方法。 - 【請求項８】 前記ヒューズの上部分における前記最上
層層間絶縁膜の膜厚を最適化するように前記エッチバッ
クのエッチング量を調節する請求項６に記載の半導体装
置の製造方法。 - 【請求項９】 前記半導体基板の上にパッドおよびダイ
シングラインを形成する工程をさらに備え、 前記窒化膜および前記ポリイミド膜の、前記ヒューズの
上部分をエッチング除去すると同時に、前記窒化膜およ
び前記ポリイミド膜の、前記パッドの上部分、ヒューズ
の上部分および前記ダイシングラインの上部分をエッチ
ング除去する工程をさらに備える請求項８に記載の半導
体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002025015A JP2003229480A (ja) | 2002-02-01 | 2002-02-01 | 半導体装置およびその製造方法 |
| US10/202,042 US6815265B2 (en) | 2002-02-01 | 2002-07-25 | Method of fabricating a semiconductor device with a passivation film |
| TW091120977A TW569293B (en) | 2002-02-01 | 2002-09-13 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002025015A JP2003229480A (ja) | 2002-02-01 | 2002-02-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003229480A true JP2003229480A (ja) | 2003-08-15 |
Family
ID=27654510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002025015A Withdrawn JP2003229480A (ja) | 2002-02-01 | 2002-02-01 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6815265B2 (ja) |
| JP (1) | JP2003229480A (ja) |
| TW (1) | TW569293B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013140871A (ja) * | 2012-01-05 | 2013-07-18 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050285222A1 (en) | 2004-06-29 | 2005-12-29 | Kong-Beng Thei | New fuse structure |
| US8030733B1 (en) * | 2007-05-22 | 2011-10-04 | National Semiconductor Corporation | Copper-compatible fuse target |
| JP6304445B2 (ja) * | 2015-03-16 | 2018-04-04 | 富士電機株式会社 | 半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6319876A (ja) * | 1986-07-11 | 1988-01-27 | Fuji Xerox Co Ltd | 薄膜トランジスタ装置 |
| US5508540A (en) * | 1993-02-19 | 1996-04-16 | Hitachi, Ltd. | Semiconductor integrated circuit device and process of manufacturing the same |
| JP3383617B2 (ja) * | 1995-12-14 | 2003-03-04 | 株式会社半導体エネルギー研究所 | 液晶表示装置又はｅｌ型表示装置 |
| US6291837B1 (en) * | 1997-03-18 | 2001-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Substrate of semiconductor device and fabrication method thereof as well as semiconductor device and fabrication method thereof |
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-
2002
- 2002-02-01 JP JP2002025015A patent/JP2003229480A/ja not_active Withdrawn
- 2002-07-25 US US10/202,042 patent/US6815265B2/en not_active Expired - Fee Related
- 2002-09-13 TW TW091120977A patent/TW569293B/zh active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013140871A (ja) * | 2012-01-05 | 2013-07-18 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6815265B2 (en) | 2004-11-09 |
| TW569293B (en) | 2004-01-01 |
| US20030146514A1 (en) | 2003-08-07 |
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