KR960039213A - 모스 전계효과 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 모스 전계효과 트랜지스터의 제조방법에 관한것으로서, 반도체기판상에 적층되어있는 게이트산화막 및 제1도전층 패턴을 형성하고, 노출되어있는 반도체기판과 제1도전층의 상부에 TEOS 산화막을 형성한 후, 상기 제1도전층 패턴과 게이트산화막 패턴의 측벽에 상기 제1도전층과연결되는 제2도전층 패턴을 형성하여 제1 및 제2도전층 패턴으로된 게이트전극을 형성하며, 상기 제2도전층 패턴과 반도체기관의 사이에는 TEOS 산화막이 개재되어 있는 MOSFET를 형성하였으므로, 게이트산화막과 반도체기판의 접촉 면적을 최소화하여 개면에 형성되는 트랩이나 전하의 생성을 감소시켜 게이트산화막의 신뢰성을 향상시키고 절연파괴를 방지하여 소자동작의 신뢰성 및 공정수율을 향상시킬 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A 내지 제2D도는 본 발명에 따른 모스 전계효과 트랜지스터의 제조공정도.
Claims (6)
- 반도체기판상에 게이트산화막을 형성하는 공정과, 상기 게이트산화막상에 제1도전층을 형성하는 공정과, 상기 제1도전층 및 게이트산화막을 패타닝하여 반도체기판을 노출시키는 제1도전층 패턴과 게이트산화막 패턴을 형성하는 공정과, 상기 반도체기판과 제1도전층 패턴의 상부에 TEOS 산화막을 형성하는 공정과, 상기 구조의 전표면에 제2도전층을 형성하는 공정과, 상기 제2도전층을 전면 이방성식각하여 상기 게이트산화막 및 제1도전층 패턴의 측벽에 상기 제1도전층 패턴과 연결되는 제2도전층 패턴을 형성하여 제1 및 제2도전층 패턴으로 구성되는 게이트전극을 형성하는 공정과, 상기 노출되어 있는 TEOS 산화막을 제거하는 공정을 구비하는 모스전계효과 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 게이트산화막을 70∼150Å 두께로 형성하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1도전층을 300∼800Å 두께로 형성하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 TEOS 산화막을 300∼500Å 두께로 형성하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제2도전층을 1000∼2000Å 두께로 형성하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1 및 제2도전층을 다결정실리콘층으로 형성하는 것을 특징으로하는 모스 전계효과 트랜지스터의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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- 1995-04-07 KR KR1019950008142A patent/KR100323447B1/ko not_active IP Right Cessation
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| KR100323447B1 (ko) | 2002-05-13 |
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