KR970067939A - 반도체 제조 방법 - Google Patents
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Abstract
본 발명은 제1전도막, 층간 절연막 및 제2전도막을 차례로 형성하는 단계; 상기 제2전도막을 선택식각하여 상층 플레이트 패턴을 형성하고, 상기 플레이트 패턴을 식각 장벽막으로 해서 층간 절연막을 패터닝하는 단계; 상기 제1전도막을 선택 식각하여 하층 플레이트 패턴과 게이트 전극을 형성하는 단계; 소오스/드레인 이온 주입을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 제조 방법에 관한 것으로, 소오스/드레인 영역 형성 전에 게이트 전극과 캐패시터를 형성하여 게이트 전극과 캐패시터 형성시 수반되는 열공정의 영향을 줄임으로써 소오스/드레인 영역의 특성을 향상시키고, 게이트 전극과 하층 캐패시터 플레이트를 동시에 형성하여 제조 공정을 단순화함으로써 수율을 향상시키는 효과가 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2D도는 본 발명의 일실시예에 따른 반도체 제조 공정 단면도.
Claims (2)
- 반도체 제조 방법에 있어서, 제1전도막, 층간 절연막 및 제2전도막을 차례로 형성하는 단계; 상기 제2전도막을 선택식각하여 상층 플레이트 패턴을 형성하고, 상기 플레이트 패턴을 식각 장벽막으로 해서 층간 절연막을 패터닝하는 단계; 상기 제1전도막을 선택 식각하여 하층 플레이트 패턴과 게이트 전극을 형성하는 단계; 소오스/드레인 이온 주입을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 제조 방법
- 제1항에 있어서 상기 층간 절연막은 TEOS막인 것을 특징으로 하는 반도체 제조 방법
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960005727A KR970067939A (ko) | 1996-03-05 | 1996-03-05 | 반도체 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960005727A KR970067939A (ko) | 1996-03-05 | 1996-03-05 | 반도체 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR970067939A true KR970067939A (ko) | 1997-10-13 |
Family
ID=66222181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960005727A KR970067939A (ko) | 1996-03-05 | 1996-03-05 | 반도체 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970067939A (ko) |
-
1996
- 1996-03-05 KR KR1019960005727A patent/KR970067939A/ko not_active Application Discontinuation
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