CN1738028A - 半导体装置的制造方法 - Google Patents

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高桥桂太
野吕文彦
荒井雅利
高桥信义
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Abstract

本发明的半导体制造方法，在p型的半导体基板(11)上，形成积蓄电荷的ONO膜(12a)。在ONO膜(12)上形成开口部(12d)，从形成的开口部(12d)向半导体基板(11)注入砷离子，从而在半导体基板(11)的各开口部(12d)的下侧部位形成n型扩散层(14)。形成覆盖ONO膜(12)的开口部(12d)的端部的保护氧化膜(15)，在含氧的气体介质中，隔着保护氧化膜(15)对半导体基板(11)进行热处理，将各n型扩散层(14)的上部氧化，从而在各n型扩散层(14)的上部形成比特线氧化膜(16)。在ONO膜(12)上形成导电体膜，从而形成字线(17)。可防止具有陷阱膜的存储单元的数据保持特性的劣化。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法，特别涉及包含MONOS型非易失性半导体存储装置设置的电荷积蓄用的陷阱膜及比特线的半导体装置的制造方法。
背景技术
MONOS(metal-oxide-nitride-oxide-semiconductor)型非易失性半导体存储装置，是将电荷积蓄在由依次层叠氧化硅、氮化硅及氧化硅的层叠体构成的ONO膜中的非易失性半导体存储装置。迄今为止，已有各种MONOS型非易失性半导体存储装置的设计方案问世。但其中，具有在半导体基板中形成的比特线、在通道区域上形成的ONO膜、在比特线上与该比特线正交地形成的字线，通过在ONO膜中局部地积蓄电荷，从而存储信息的非易失性半导体存储元件，由于适合于高密度化、高能力化及低电压化，因而引人注目(例如，参照专利文献1)。
下面，参照图8(a)～图8(g)，讲述现有技术的在半导体基板中形成比特线的非易失性半导体存储装置的制造方法。
首先，如图8(a)所示，在第1导电型的半导体基板101上，形成ONO膜——陷阱膜102。
接着，如图8(b)所示，在陷阱膜102上形成定义多个比特线的抗蚀剂图案103。
接着，如图8(c)所示，以抗蚀剂图案103为掩模，除去陷阱膜102的上部。但是，在这里虽然留下陷阱膜102的下部，但也有时除去陷阱膜102直到半导体基板101露出为止。
接着，如图8(d)所示，以抗蚀剂图案103为掩模，通过ONO膜102的下部做媒介，向半导体基板101注入第2导电型的杂质离子，从而在半导体基板101中的抗蚀剂图案103的开口部的下侧的区域，形成第2导电型的多个扩散层104。
接着，如图8(e)所示，除去抗蚀剂图案103，然后，如图8(f)所示，对各扩散层104进行增速氧化。这样，在各扩散层104的上部及陷阱膜102中的开口部侧的两端部，分别形成由氧化硅构成的氧化绝缘膜105及106，与此同时还激活注入的杂质离子，形成由各扩散层104构成的比特线。
接着，如图8(g)所示，在ONO膜102及氧化绝缘膜105之上，堆积具有导电性的多晶硅107，形成由多晶硅107构成的电极(字线)，完成非易失性半导体存储装置的制造。
[专利文献1]特开2001-77220号公报
本申请发明人进行各种研究的结果，发现在所述现有技术的非易失性半导体存储装置的制造方法中，存在着ONO膜102中的氧化绝缘膜105侧的端部受损后，不能获得预期的装置特性的问题。进而，本申请发明人还找到了下列两个给陷阱膜102的端部造成损伤的主要原因。
第1个主要原因，是在比特线——各扩散层104的上部，在经过增速氧化后形成氧化绝缘膜105的热氧化工序中，虽然在陷阱膜102的中间层——硅氮化膜的端面上，同时形成厚3nm左右的硅氧化膜106。但是在本工序之后的洗涤工序中，在硅氮化膜的端面上形成的硅氧化膜106却被除去。这样，陷阱膜102的中间层——硅氮化膜就露出来，所以字线107和露出陷阱膜102中的两端部的硅氮化膜就直接相接，致使数据保持特性劣化。
具体地说，如图9(a)所示，在进行读出动作时，字线107被外加正电位的偏压后，被硅氮化膜102b捕获的电子就横向(与基板面平行的方向)移动，跑入字线107中，因此如图9(b)所示，存在着使程序状态在存储单元的临界值电压变动的作用下发生变化的问题。
第2个主要原因，是在陷阱膜102的干蚀刻工序及杂质注入工序中，由于抗蚀剂图案103收缩，从而使陷阱膜102的两端部中的上部氧化层——硅氧化膜受到离子注入造成的损伤。在该注入损伤的作用下，在除去抗蚀剂图案103的工序及增速氧化处理前的洗涤工序中，陷阱膜102中的上部氧化层的两端部局部性地出现减膜，中间层——硅氮化膜的端部的上面露出，露出的硅氮化膜与字线直接相接的面积变大，所以如前所述，数据保持特性劣化。
这里，使用图10(a)～图10(c)，具体讲述第2个主要原因。如图10(a)所示，抗蚀剂图案103收缩后，由于注入离子局部性地穿过陷阱膜102的上部氧化层的两端部，所以陷阱膜102的上部氧化层就受到损伤。就是说，由于构成陷阱膜102的上部氧化层的原子彼此之间的结合键被离子注入切断，所以受到损伤的部分，与没有离子穿过、未受损伤的部分相比，湿蚀刻速率增大。这样，如图10(b)所示，陷阱膜102的两端部局部性地出现减膜。在这种状态下，在各扩散层104上形成由增速氧化导致的氧化绝缘膜105和兼作电极的字线107后，就成为图10(c)的放大图所示的状态。
如图10(c)所示，陷阱膜102的减膜部位，是电荷积蓄部位的附近，而且由于硅氮化膜102b的端部的上面露出，所以在硅氮化膜102b与字线107直接相接的面积变大、数据保持特性劣化的同时，还使陷阱膜102的电气性的耐压性能降低。陷阱膜102所受的注入损伤，在注入的杂质离子是高剂量而且质量数也较大时，变得更大，所以湿蚀刻速率进一步增大，陷阱膜102的上部氧化层的减膜相当显著。特别是作为曝光的光使用KrF受激准分子激光器的光时，由于被掩模图案使用的KrF抗蚀剂耐热性低，所以离子注入时的抗蚀剂图案的收缩相当显著。
发明内容
本发明的目的在于解决现有技术的上述问题，防止具有陷阱膜的存储单元的数据保持特性的劣化，获得可靠性高的半导体装置。
为了达到所述目的，本发明的半导体装置的制造方法，采用通过利用绝缘膜至少覆盖陷阱膜的端部，从而使陷阱膜的实质性的电荷积蓄层——硅氮化膜与电极不会直接相接地形成的结构。
具体地说，本发明涉及的第1半导体装置的制造方法，其特征在于，包括：在具有第1导电型的半导体区域之上，形成通过积蓄电荷存储信息的陷阱膜的工序(a)；在陷阱膜中形成多个开口部，从形成的各开口部向半导体区域注入第2导电型的杂质离子，从而在半导体区域中的各开口部的下侧部位形成第2导电型的多个扩散层的工序(b)；形成覆盖陷阱膜中的开口部侧的端部的绝缘膜的工序(c)；在工序(c)后，在含氧的气体介质中对半导体区域进行热处理，使各扩散层的上部氧化，从而在各扩散层的上部形成氧化绝缘膜的工序(d)；在包含陷阱膜的端部在内的陷阱膜上，形成导电体膜，从而形成电极的工序(e)。
采用第1半导体装置的制造方法后，由于在通过离子注入形成扩散层的工序(b)和通过增速扩散在扩散层的上部形成氧化绝缘膜的工序(d)之间，具有形成覆盖陷阱膜中的开口部侧的端部的绝缘膜的工序(c)，所以在陷阱膜之上，由导电体膜形成电极(字线)之际，在绝缘膜的作用下，陷阱膜的端部就不与电极直接相接。这样，即使由于离子注入陷阱膜的端部的上面受到损伤，该上面出现减膜时，也由于陷阱膜的实质性的电荷积蓄层——硅氮化膜和电极不会直接相接，所以能够防止存储单元的数据保持特性的劣化。而且，在扩散层的上部形成氧化绝缘膜的工序(d)中，由于绝缘膜被再氧化，所以与在增速氧化后堆积氧化膜时相比，能够扩散绝缘膜中的固定电荷，这样就能够防止存储单元的临界值电压的不良。因此，可以获得与现有技术同等的临界值电压。另外，由于绝缘膜的膜质通过该再氧化得到提高，所以陷阱膜的电气耐压性能也得到提高。
在第1半导体装置的制造方法中的工序(c)中，绝缘膜最好覆盖在包含陷阱膜的端部在内的上面及半导体区域形成的各扩散层的上面。这样，与有选择地在陷阱膜的端部形成绝缘膜时相比，能够容易地形成。
在第1半导体装置的制造方法中，绝缘膜最好由氧化硅构成。
在第1半导体装置的制造方法中，绝缘膜的膜厚最好在5nm以上、而且在50nm以下。
本发明涉及的第2半导体装置的制造方法，其特征在于，包括：在具有第1导电型的半导体区域之上，形成通过积蓄电荷存储信息的陷阱膜的工序(a)；在陷阱膜之上形成罩膜的工序(b)；在罩膜及陷阱膜中形成多个开口部，从形成的各开口部向半导体区域注入第2导电型的杂质离子，从而在半导体区域中的各开口部的下侧部位形成第2导电型的多个扩散层的工序(c)；形成覆盖罩膜及扩散层的绝缘膜，对形成的绝缘膜进行蚀刻，由绝缘膜形成覆盖罩膜及陷阱膜中的开口部侧的端面的多个侧壁的工序(d)；在工序(d)后，除去罩膜的工序(e)；在工序(e)后，在含氧的气体介质中对半导体区域进行热处理，使各扩散层的上部氧化，从而在各扩散层的上部形成氧化绝缘膜的工序(f)；在包含陷阱膜的端部在内的陷阱膜上，形成导电体膜，从而形成电极的工序(g)。
采用第2半导体装置的制造方法后，由于在陷阱膜之上形成罩膜，在然后的通过离子注入形成扩散层的工序(c)和通过增速扩散在扩散层的上部形成氧化绝缘膜的工序(f)之间，具有形成覆盖罩膜及陷阱膜中的开口部侧的端面的侧壁的工序(d)，所以在陷阱膜之上，由导电体膜形成电极之际，在侧壁的作用下，陷阱膜的端面就不与电极直接相接。进而，由于陷阱膜的上面被罩膜覆盖，即使在离子注入时，不会受到损伤，有不会出现陷阱膜的两端面的减膜。其结果，由于陷阱膜的实质性的电荷积蓄层——硅氮化膜和电极不会直接相接，所以能够防止存储单元的数据保持特性的劣化。而且，还使陷阱膜的电气耐压性能也得到提高。
在第2半导体装置的制造方法中，罩膜最好和陷阱膜的上部具有不同的成分。这样，在除去罩膜的工序(e)中，由于罩膜和陷阱膜的蚀刻速率互不相同，所以能够切实地只除去罩膜。
在第2半导体装置的制造方法中，罩膜最好是由氮化硅、多晶硅及非晶硅中的某一个构成的单晶膜或由它们中的2个以上构成的层叠膜。
这时，罩膜的膜厚最好在10nm以上、而且在100nm以下。
本发明涉及的第3半导体装置的制造方法，其特征在于，包括：在具有第1导电型的半导体区域之上，形成通过积蓄电荷存储信息的陷阱膜的工序(a)；在陷阱膜中形成多个开口部，从形成的各开口部向半导体区域注入第2导电型的杂质离子，从而在半导体区域中的各开口部的下侧部位形成第2导电型的多个扩散层的工序(b)；采用使导入半导体区域上的氢和氧产生水蒸气的内燃方式的火成(pyrogenic)氧化法，在陷阱膜中的开口部侧的端部形成由氧化硅构成的保护膜的工序(c)；在含氧的气体介质中对半导体区域进行热处理，使各扩散层的上部氧化，从而在各扩散层的上部形成氧化绝缘膜的工序(d)；在包含陷阱膜的端部在内的陷阱膜上，形成导电体膜，从而形成电极的工序(e)。
采用第3半导体装置的制造方法后，在通过离子注入形成扩散层的工序(b)之后，具有采用内燃方式的火成氧化法，在陷阱膜中的开口部侧的端部形成由氧化硅构成的保护膜的工序(c)。采用内燃方式的火成氧化法后，与通常的热氧化相比容易在硅氮化膜上形成较厚的氧化硅膜，所以在陷阱膜上由导电体膜形成电极之际，在通过火成氧化形成的保护膜的作用下，陷阱膜的端部就不与电极直接相接。这样，即使由于离子注入陷阱膜的两端部的上面受到损伤，该上面出现减膜时，也由于陷阱膜的实质性的电荷积蓄层——硅氮化膜和电极不会直接相接，所以能够防止存储单元的数据保持特性的劣化。
在第3半导体装置的制造方法中，在工序(c)中的保护膜的成长温度，最好是700℃以上而且在1200℃以下。
在第1～第3半导体装置的制造方法中，陷阱膜最好是含氮的绝缘膜。
在第1半导体装置的制造方法中，陷阱膜最好是氧化硅及氮化硅的层叠膜。
在第1～第3半导体装置的制造方法中，陷阱膜最好是氧化硅、氮化硅及氧化硅的层叠膜。
另外，在第1～第3半导体装置的制造方法中，陷阱膜最好是氧化硅、氮化硅及氧化硅依次层叠而成绝缘膜。
采用本发明涉及的半导体装置的制造方法后，由于通过积蓄电荷而存储信息的陷阱膜的实质性的电荷积蓄层——硅氮化膜不和电极直接相接，所以存储单元的数据保持特性不会劣化，可以提高半导体装置的可靠性。
附图说明
图1(a)～(h)表示本发明的第1实施方式涉及的半导体装置的制造方法的工序顺序的剖面结构。另外，(h)是图2的Ih-Ih线中的剖面图。
图2是表示本发明的第1实施方式涉及的半导体装置的局部俯视图。
图3(a)及(b)表示本发明的第1实施方式涉及的半导体装置，(a)是放大的局部剖面图，(b)是表示临界值电的时间依赖性的曲线图。
图4(a)～(k)表示本发明的第2实施方式涉及的半导体装置的制造方法的工序顺序的剖面结构。
图5是表示本发明的第2实施方式涉及的半导体装置的局部结构的剖面图。
图6(a)～(h)表示本发明的第3实施方式涉及的半导体装置的制造方法的工序顺序的剖面结构。
图7是表示本发明的第3实施方式涉及的半导体装置的局部结构的剖面图。
图8(a)～(g)表示现有技术的MONOS型非易失性半导体存储装置的制造方法的工序顺序的剖面结构。
图9(a)及(b)表示现有技术的MONOS型非易失性半导体存储装置，(a)是放大的局部剖面图，(b)是表示临界值电的时间依赖性的曲线图。
图10(a)～(c)是为了表示现有技术的MONOS型非易失性半导体存储装置的制造方法中的课题而绘出的工序顺序的剖面结构。
具体实施方式
(第1实施方式)
下面，参照附图，讲述本发明的第1实施方式。
图1(a)～图1(h)表示本发明的第1实施方式涉及的半导体装置的制造方法的工序顺序的剖面结构。
首先，如图1(a)所示，对由p型硅(Si)构成的半导体基板11的主面，例如在温度为1000℃左右的氧化性气体介质中进行热氧化，从而在半导体基板11的主面上形成膜厚约5nm的第1硅氧化(SiO2)膜12a。接着，通过例如将堆积温度作为700℃左右的减压化学气相堆积(LP-CVD)法，在第1硅氧化膜12a之上堆积厚约15nm的硅氮化(SiN)膜12b。再对堆积的硅氮化膜12b在温度为1000℃左右的氧化性气体介质中进行热氧化，从而在硅氮化膜12b上形成膜厚约10nm的第2硅氧化膜12c。这样，就在半导体基板11的主面上，获得由第1硅氧化膜12a、硅氮化膜12b及第2硅氧化膜12c构成的ONO膜(陷阱膜)12。此外，在第1实施方式中，未必非要设置上层的第2硅氧化膜12c，例如，也可以采用由膜厚约5nm的硅氧化膜12a和膜厚约10nm的氮化膜12b构成的ON膜的二层结构。另外，还可以取代积蓄电荷的氮化膜12b，使用由氧氮化硅(SiON)或氧化铝(Al2O3)等构成的电荷积蓄膜(绝缘膜)。
接着，如图1(b)所示，采用光刻蚀法，在ONO膜12上形成决定多个比特线形成区域13a的抗蚀剂图案13。
接着，如图1(c)所示，以形成的抗蚀剂图案13为掩模，使用以氟代烃为主要成分的蚀刻气体，进行蚀刻，除去ONO膜12中被比特线形成区13a包含的部分，从而在ONO膜12中形成开口部12d。但是在这里，作为在其后的离子注入工序中的半导体基板11的保护膜，将ONO膜12中的第1氧化膜13a留下3nm左右的厚度。
接着，如图1(d)所示，例如，以抗蚀剂图案13为掩模，以注入能约50KeV及注入剂量约3×1015Cm-2的注入条件，向半导体基板11注入n型杂质——砷(As)离子，在该半导体基板11的上部形成成为比特线的多个n型扩散层14。
接着，如图1(e)所示，通过在氧气性气体介质中的抛光及其后的使用氨水(NH4OH)和过氧化氢水(H2O2)的混合溶液进行洗涤，从而除去抗蚀剂图案13。
接着，如图1(f)所示，例如采用将堆积温度定为约800℃的使用甲硅烷(SiH4)气体的CVD法，在半导体基板11中的包含开口部12d在内的ONO膜12的整个面上堆积膜厚约10nm的由氧化硅构成的保护氧化膜15。此外，将ONO膜作为第1硅氧化膜12a和硅氮化膜的2层结构时，将保护氧化膜15的膜厚设定为15nm。
接着，如图1(g)所示，通过保护氧化膜15做媒介，将半导体基板11例如在温度约900℃左右的氧化性气体介质中，进行热氧化，从而在保护氧化膜15的下侧、而且在各n型扩散层14的上部，使该n型扩散层14增速氧化，分别形成膜厚例如是50nm左右的比特线氧化膜(氧化绝缘膜)16。在进行该增速氧化的同时，对作为注入n型扩散层14的砷离子的施主进行激活。
接着，如图1(h)所示，例如采用CVD法，在保护氧化膜15之上，堆积由多晶硅构成的导电性膜，接着如图2的俯视图所示，对堆积的导电体膜通过光刻蚀法及干蚀刻进行布图，由导电体膜形成字线(栅电极)17。
综上所述，采用第1实施方式后，由于ONO膜(陷阱膜)12中的各开口部12d侧的端部，被膜厚足够厚的保护氧化膜15覆盖，所以在该保护氧化膜15的作用，ONO膜12中的各开口部12d侧的端部，特别是硅氮化膜12b的各端部，就不与字线17直接相接，因此能够防止半导体装置的数据保护特性的劣化。
如前所述，在图1(c)所示的对ONO膜12进行的蚀刻工序及图1(d)所示的离子注入工序中，在抗蚀剂图案13中发生收缩，ONO膜12中的各开口部12d侧的端部，则由于砷离子的注入穿过而受到损伤。该ONO膜12的受到损伤的部位，如图1(e)所示，在除去抗蚀剂图案13之际的洗涤工序中，构成ONO膜的第2硅氧化膜12c的端部出现局部性的减膜，其结果，使第2硅氧化膜12c的下侧的硅氮化膜12b露出。
可是，在第1实施方式中，通过图1(f)的工序，在半导体基板11上包含ONO膜12及其开口部12d在内的整个面上，堆积由氧化硅构成的保护氧化膜15。因此，如图3(a)的放大剖面图所示，由于在堆积保护氧化膜15之际，在ONO膜中的硅氮化膜12b露出部位，形成可以弥补第2硅氧化膜12c的减膜的保护氧化膜15，所以如图3(b)所示，存储单元的临界值电压不会产生变动。其结果，半导体装置的数据保持特性获得极大的改善。而且，还能够提高ONO膜12的电气性的耐压能力，可以获得半导体装置的高可靠性。
另外，如图1(g)所示，在使n型扩散层14的表面增速氧化之际，还同时对保护绝缘膜15进行再氧化，所以与使n型扩散层14的表面增速氧化之后再堆积保护绝缘膜15时相比，该保护绝缘膜15的膜质得到改善。这样，在提高ONO膜12的电气性的耐压能力的同时，还能抑制由多道工序形成的保护绝缘膜15膜厚的离差。进而，通过增速氧化时的再氧化，使保护绝缘膜15中的固定电荷扩散，所以能够防止存储单元中的临界值电压的不良。
另外，在如图1(g)所示的对n型扩散层14进行的增速氧化的工序中，ONO膜12中的开口部12d侧的端部及n型扩散层14的表面，被保护绝缘膜15连续覆盖，所以在ONO膜12的第1硅氧化膜12a和半导体基板11的表面的交界部位，难以供给氧化剂(氧)，而且ONO膜12被保护绝缘膜15物理性地固定在半导体基板11的表面的结构，所以能够抑制在ONO膜12和半导体基板11之间产生的超级峰值的生成量。其结果，可以减少互相相邻的n型扩散层14彼此之间的间隔，所以有利于半导体装置的细微化。
此外，在第1实施方式中，在包含ONO膜上的开口部12d在内的整个面上形成保护绝缘膜15。但也可以至少覆盖ONO膜中的开口部12d一侧的端部地形成。
(第2实施方式)
下面，参照附图，讲述本发明的第2实施方式。
图4(a)～图4(k)表示本发明的第2实施方式涉及的半导体装置的制造方法的工序顺序的剖面结构。
首先，如图4(a)所示，对由p型硅构成的半导体基板11的主面，例如在温度为1000℃左右的氧化性气体介质中进行热氧化，从而在半导体基板11的主面上形成膜厚约5nm的第1硅氧化膜12a。接着，通过例如将堆积温度作为700℃左右的减压CVD法，在第1硅氧化膜12a之上堆积厚约20nm的硅氮化(SiN)膜12b。再对堆积的硅氮化膜12b在温度为1000℃左右的氧化性气体介质中进行热氧化，从而在硅氮化膜12b上形成膜厚约15nm的第2硅氧化膜12c。这样，就在半导体基板11的主面上，获得由第1硅氧化膜12a、硅氮化膜12b及第2硅氧化膜12c构成的ONO膜(陷阱膜)12。此外，还可以取代积蓄电荷的氮化膜12b，使用由氧氮化硅或氧化铝等构成的电荷积蓄膜(绝缘膜)。
接着，如图4(b)所示，在ONO膜12上，堆积与第2硅氧化膜12c的成分不同的牺牲膜。在这里，例如通过将堆积温度作为700℃左右的减压CVD法，堆积厚约50nm的由硅氮化膜构成的罩膜21。此外，在罩膜21的材料中，除了氮化硅之外，例如还可以使用多晶硅或非晶硅等。
接着，如图4(c)所示，采用光刻蚀法，在ONO膜12上形成决定多个比特线形成区域13a的抗蚀剂图案13。
接着，如图4(d)所示，以形成的抗蚀剂图案13为掩模，使用以氟代烃为主要成分的蚀刻气体，进行蚀刻，除去罩膜21及ONO膜12中被比特线形成区13a包含的部分，从而在罩膜21及ONO膜12中形成开口部12d。但是在这里，作为在其后的离子注入工序中的半导体基板11的保护膜，将ONO膜12中的第1氧化膜13a留下3nm左右的厚度。
接着，如图4(e)所示，例如，以抗蚀剂图案13为掩模，例如以注入能约50KeV及注入剂量约3×1015Cm-2的注入条件，向半导体基板11注入n型杂质——砷(As)离子，在该半导体基板11的上部形成成为比特线的多个n型扩散层14。
接着，如图4(f)所示，通过在氧气性气体介质中的抛光及其后的使用氨水(NH4OH)和过氧化氢水(H2O2)的混合溶液进行洗涤，从而除去抗蚀剂图案13。
接着，如图4(g)所示，例如采用将堆积温度定为约800℃的使用甲硅烷(SiH4)气体的CVD法，在半导体基板11中的包含开口部12d在内的罩膜21的整个面上堆积膜厚约50nm的由氧化硅构成的保护氧化膜22。
接着，如图4(h)所示，对堆积的保护绝缘膜22，使用以氟代烃为主要成分的蚀刻气体进行各向异性蚀刻，在罩膜21及ONO膜21中的各开口部12d的侧面上，形成由保护膜22构成的侧壁22a。
接着，如图4(i)所示，例如通过使用热磷酸的湿蚀刻，除去由氮化硅构成的罩膜21。这时，由于构成ONO膜12的上层的第2硅氧化膜12c在热磷酸作用下的蚀刻速率比氮化硅小，所以对ONO膜12及侧壁22a而言，罩膜21的蚀刻选择性良好。因此，对于ONO膜12及侧壁22a能够有选择地除去罩膜21。
接着，如图4(j)所示，将半导体基板11例如在温度约900℃左右的氧化性气体介质中，进行热氧化，从而在各n型扩散层14的上部，使该n型扩散层14增速氧化，分别形成膜厚例如是50nm左右的比特线氧化膜(氧化绝缘膜)16。在进行该增速氧化的同时，对作为注入n型扩散层14的砷离子的施主进行激活。
接着，如图4(k)所示，例如采用CVD法，在ONO膜12及比特线氧化膜16之上，堆积由多晶硅构成的导电性膜，然后对堆积的导电体膜通过光刻蚀法及干蚀刻进行布图，由导电体膜形成字线(栅电极)17。
在这里，图5示出将ONO膜12的开口部12d侧的一个端部放大的剖面图。
这样，采用第2实施方式后，由于ONO膜(陷阱膜)12中的各开口部12d侧的端面，被由膜厚足够厚的保护氧化膜构成的侧壁22a覆盖，所以在该侧壁22a的作用下，ONO膜12中的各开口部12d侧的端部，特别是硅氮化膜12b的端部，就不与字线17直接相接。其结果，能够在防止半导体装置的数据保护特性劣化的同时，还能够提高ONO膜12的电气性的耐压能力。
在第2实施方式中，抗蚀剂图案13也在图4(d)所示的对罩膜21及ONO膜12进行的蚀刻工序及图4(e)所示的离子注入工序中产生收缩。可是，在本实施方式中，由于在ONO膜12之上形成牺牲膜——罩膜21，所以ONO膜12的开口部12d侧的端部不会受到砷离子的注入穿过所造成的损伤。这样，在图4(f)所示的除去抗蚀剂图案13之际的洗涤工序、图4(i)所示的除去罩膜21的工序及图4(j)所示的增速氧化前的药液洗涤工序中，也不会使ONO膜受到离子注入造成的损伤，所以不会出现使ONO膜12的开口部12d侧的端部局部性的减膜的问题。
另外，在如图4(i)所示的对n型扩散层14进行的增速氧化的工序中，ONO膜12中的开口部12d侧的端面，被由保护绝缘膜构成的侧壁22a覆盖，所以在ONO膜12的第1硅氧化膜12a和半导体基板11的表面的交界部位，难以供给氧化剂(氧)，所以能够抑制在ONO膜12和半导体基板11之间产生的超级峰值的生成量。其结果，可以减少互相相邻的n型扩散层14彼此之间的间隔，所以有利于半导体装置的细微化。
此外，在第2实施方式中，由于只在ONO膜12的开口部12d一侧的端面上，局部性地形成由保护绝缘膜22构成的侧壁22a，所以易于控制存储单元的临界值电压。
(第3实施方式)
下面，参照附图，讲述本发明的第3实施方式。
图6(a)～图6(h)表示本发明的第3实施方式涉及的半导体装置的制造方法的工序顺序的剖面结构。
首先，如图6(a)所示，对由p型硅(Si)构成的半导体基板11的主面，例如在温度为1000℃左右的氧化性气体介质中进行热氧化，从而在半导体基板11的主面上形成膜厚约5nm的第1硅氧化膜12a。接着，通过例如将堆积温度作为700℃左右的减压CVD法，在第1硅氧化膜12a之上堆积厚约20nm的硅氮化(SiN)膜12b。再对堆积的硅氮化膜12b在温度为1000℃左右的氧化性气体介质中进行热氧化，从而在硅氮化膜12b上形成膜厚约13nm的第2硅氧化膜12c。这样，就在半导体基板11的主面上，获得由第1硅氧化膜12a、硅氮化膜12b及第2硅氧化膜12c构成的ONO膜(陷阱膜)12。此外，在第3实施方式中，未必非要设置上层的第2硅氧化膜12c，例如，也可以采用由膜厚约5nm的硅氧化膜12a和膜厚约20nm的氮化膜12b构成的ON膜的二层结构。另外，还可以取代积蓄电荷的氮化膜12b，使用由氧氮化硅或氧化铝等构成的电荷积蓄膜(绝缘膜)。
接着，如图6(b)所示，采用光刻蚀法，在ONO膜12上形成决定多个比特线形成区域13a的抗蚀剂图案13。
接着，如图6(c)所示，以形成的抗蚀剂图案13为掩模，使用以氟代烃为主要成分的蚀刻气体，进行蚀刻，除去ONO膜12中被比特线形成区13a包含的部分，从而在ONO膜12中形成开口部12d。但是在这里，作为在其后的离子注入工序中的半导体基板11的保护膜，将ONO膜12中的第1氧化膜12a留下3nm左右的厚度。
接着，如图6(d)所示，例如，以抗蚀剂图案13为掩模，以注入能约50KeV及注入剂量约3×1015Cm-2的注入条件，向半导体基板11注入n型杂质——砷(As)离子，在该半导体基板11的上部形成成为比特线的多个n型扩散层14。
接着，如图6(e)所示，通过在氧气性气体介质中的抛光及其后的使用氨水和过氧化氢水的混合溶液进行洗涤，从而除去抗蚀剂图案13。
接着，如图6(f)所示，例如将氢(H2)和氧(O2)导入温度约1050℃的容器内，采用在该容器内由导入的氢和氧生成水蒸气的所谓内燃方式的火成氧化法，在ONO膜12的开口部12d侧的端面上，形成厚约10nm的由氧化硅构成的保护绝缘膜31。采用该内燃方式的火成氧化法后，氮化硅的氮原子被氧原子置换，所以与硅氧化膜相比，在硅氮化膜的露出部位上形成氧化硅。这样，在这里，在ONO膜12中的硅氮化膜12b的露出部位，形成补充ONO膜12的减膜部分的硅氧化膜。此外，火成氧化时的加热温度，最好在700℃以上而且在1200℃以下。
接着，如图6(g)所示，将半导体基板11例如在温度约900℃左右的氧化性气体介质中，进行热氧化，从而在各n型扩散层14的上部，使该n型扩散层14增速氧化，分别形成膜厚例如是50nm左右的比特线氧化膜(氧化绝缘膜)16。在进行该增速氧化的同时，对作为注入n型扩散层14的砷离子的施主进行激活。此外，图6(f)所示的火成氧化工序和图6(g)所示的增速氧化工序的顺序，可以任意决定。
接着，如图1(h)所示，例如采用CVD法，在ONO膜12及比特线氧化膜16之上，堆积由多晶硅构成的导电性膜，然后对堆积的导电体膜通过光刻蚀法及干蚀刻进行布图，由导电体膜形成字线(栅电极)17。
在这里，图7示出将ONO膜12的开口部12d侧的一个端部放大的剖面图。如图7所示，由于ONO膜12中的第1硅氧化膜12a、第2硅氧化膜12c、保护绝缘膜31及比特线氧化膜16，都由氧化硅构成，所以可以一体化后形成。
这样，采用第3实施方式后，由于ONO膜(陷阱膜)12中的各开口部12d侧的端面，被由膜厚足够厚的保护氧化膜31覆盖，所以在该保护氧化膜的作用下，ONO膜12中的各开口部12d侧的端部，特别是硅氮化膜12b的端部，就不与字线17直接相接。其结果，能够在防止半导体装置的数据保护特性劣化的同时，还能够提高ONO膜12的电气性的耐压能力。
在第3实施方式中，抗蚀剂图案13也在图6(c)所示的对ONO膜12进行的蚀刻工序及图6(d)所示的离子注入工序中产生收缩。在ONO膜12中的开口部12d侧的端面，受到砷离子的注入穿过所造成的损伤。该ONO膜12的受到损伤的部分，在图6(e)所示，在除去抗蚀剂图案13之际的洗涤工序中，构成ONO膜的第2硅氧化膜12c的端部出现局部性的减膜，其结果第2硅氧化膜12c的下侧的硅氮化膜12b露出。
可是，在第3实施方式中，通过随后的图6(f)的工序，采用内燃方式的火成氧化法，在ONO膜12的开口部12d侧的端部形成由氧化硅构成的保护绝缘膜31。因此，如图7的放大剖面图所示，在ONO膜12中的硅氮化膜12b的露出部分，形成补充第2硅氧化膜12c的减膜的保护绝缘膜31，所以使半导体装置的数据保持性得到极大的改善。而且还能够提高ONO膜12的电气性的耐压能力，获得半导体装置的高可靠性。
此外，在第3实施方式中，只选择性地氧化ONO膜12的开口部12d侧的端部，使其膜厚增大，所以在存储单元的临界值电压上，可以获得和现有技术同等程度的值。
本发明涉及的半导体装置的制造方法，具有可以防止存储单元的数据保持单性劣化的效果，特别在MONOS型非易失性半导体存储装置中设置的包含陷阱膜及比特线的半导体装置等中，十分有用。

Claims (13)

1、一种半导体装置的制造方法，其特征在于，包括：在具有第1导电型的半导体区域之上，形成通过积蓄电荷来存储信息的陷阱膜的工序a；
在所述陷阱膜上形成多个开口部，从形成的所述各开口部向所述半导体区域离子注入第2导电型的杂质离子，从而在所述半导体区域中的所述各开口部的下侧部位形成第2导电型的多个扩散层的工序b；
形成覆盖所述陷阱膜中的所述开口部侧的端部的绝缘膜的工序c；
在所述工序c后，在含氧的气体介质中对所述半导体区域进行热处理，使所述各扩散层的上部氧化，从而在所述各扩散层的上部形成氧化绝缘膜的工序d；以及
在包含所述陷阱膜的端部在内的所述陷阱膜上，形成导电体膜，从而形成电极的工序e。
2、如权利要求1所述的半导体装置的制造方法，其特征在于：在所述工序c中，所述绝缘膜覆盖包含所述陷阱膜的端部在内的上面及在所述半导体区域形成的所述各扩散层的上面。
3、如权利要求1或2所述的半导体装置的制造方法，其特征在于：所述绝缘膜由氧化硅构成。
4、如权利要求1或2所述的半导体装置的制造方法，其特征在于：所述绝缘膜的膜厚在5nm以上、而且在50nm以下。
5、一种半导体装置的制造方法，其特征在于，包括：在具有第1导电型的半导体区域之上，形成通过积蓄电荷来存储信息的陷阱膜的工序a；
在所述陷阱膜之上形成罩膜的工序b；
在所述罩膜及所述陷阱膜上形成多个开口部，从形成的所述各开口部向所述半导体区域离子注入第2导电型的杂质离子，从而在所述半导体区域中的所述各开口部的下侧部位形成第2导电型的多个扩散层的工序c；
形成覆盖所述罩膜及所述扩散层的绝缘膜，对形成的绝缘膜进行蚀刻，由所述绝缘膜形成覆盖所述罩膜及所述陷阱膜中的所述开口部侧的端面的多个侧壁的工序d；
在所述工序d后，除去所述罩膜的工序e；
在所述工序e后，在含氧的气体介质中对所述半导体区域进行热处理，使所述各扩散层的上部氧化，从而在所述各扩散层的上部形成氧化绝缘膜的工序f；以及
在包含所述陷阱膜的端部在内的所述陷阱膜上，形成导电体膜，从而形成电极的工序g。
6、如权利要求5所述的半导体装置的制造方法，其特征在于：所述罩膜与所述陷阱膜的上部具有不同的组成。
7、如权利要求5或6所述的半导体装置的制造方法，其特征在于：所述罩膜是由氮化硅、多晶硅及非晶硅中的某一个构成的单晶膜或由它们中的2个以上构成的层叠膜。
8、如权利要求6所述的半导体装置的制造方法，其特征在于：所述罩膜的膜厚在10nm以上、而且在100nm以下。
9、一种半导体装置的制造方法，其特征在于，包括：在具有第1导电型的半导体区域之上，形成通过积蓄电荷而存储信息的陷阱膜的工序a；
在所述陷阱膜上形成多个开口部，从形成的所述各开口部向所述半导体区域离子注入第2导电型的杂质离子，从而在所述半导体区域中的所述各开口部的下侧部位形成第2导电型的多个扩散层的工序b；
采用使导入所述半导体区域上的氢和氧产生水蒸气的内燃方式的火成氧化法，在所述陷阱膜中的所述开口部侧的端部形成由氧化硅构成的保护膜的工序c；
在含氧的气体介质中对所述半导体区域进行热处理，使所述各扩散层的上部氧化，从而在所述各扩散层的上部形成氧化绝缘膜的工序d；以及
在包含所述陷阱膜的端部在内的所述陷阱膜上，形成导电体膜，从而形成电极的工序e。
10、如权利要求9所述的半导体装置的制造方法，其特征在于：在所述工序c中的所述保护膜的成长温度，是700℃以上而且在1200℃以下。
11、如权利要求1、2、5及9中的任一项所述的半导体装置的制造方法，其特征在于：所述陷阱膜是含氮的绝缘膜。
12、如权利要求1或2所述的半导体装置的制造方法，其特征在于：所述陷阱膜是氧化硅及氮化硅的层叠膜。
13、如权利要求1、2、5及9中的任一项所述的半导体装置的制造方法，其特征在于：所述陷阱膜是依次层叠氧化硅、氮化硅及氧化硅而成的层叠膜。
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