WO2017043383A1 - 圧電素子および圧電素子の製造方法 - Google Patents

圧電素子および圧電素子の製造方法 Download PDF

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裕介 田淵
元 松岡
池田　隆志
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Definitions

  • the present invention relates to a piezoelectric element and a method of manufacturing the piezoelectric element.
  • piezoelectric elements are known.
  • the piezoelectric element is disclosed, for example, in JP-A-2015-026676.
  • JP-A-2015-026676 discloses a piezoelectric element provided with a lower electrode formed on a substrate, a piezoelectric layer formed on the lower electrode, and an upper electrode formed on the piezoelectric layer.
  • the lower electrode includes a first electrode formed of platinum and a second electrode formed of SRO (Strontium Ruthenate).
  • the upper electrode also includes a third electrode formed by SRO and a fourth electrode formed by platinum. Further, when forming the second electrode and the third electrode, the film formation is performed in a state where the substrate is heated to 300 ° C. or more in order to set the orientation of the SRO crystal to a desired orientation.
  • the present invention has been made to solve the problems as described above, and it is an object of the present invention to provide a piezoelectric element capable of suppressing a decrease in performance due to use and such a piezoelectric element It is to provide a manufacturing method of
  • the upper electrode is formed so as to include the first electrode layer formed of a metal oxide in which at least the boundary with the piezoelectric layer includes an amorphous portion.
  • the piezoelectric element according to the first aspect of the present invention is a piezoelectric element incorporated into an electronic device, and includes a lower electrode formed on a substrate or an underlayer, and a piezoelectric layer formed on the lower electrode.
  • the piezoelectric element of this invention is a piezoelectric element as a finished product except the intermediate product in the middle of piezoelectric element manufacture.
  • the upper electrode includes the first electrode layer formed of a metal oxide in which at least the boundary with the piezoelectric layer includes an amorphous portion.
  • the metal oxide of the first electrode layer contains strontium ruthenate.
  • the boundary between the first electrode layer containing strontium ruthenate (SRO) and the piezoelectric layer is formed to include an amorphous part, thereby forming a piezoelectric layer formed of metal oxide. Since movement of oxygen to the second electrode layer can be effectively suppressed, reduction in the piezoelectric constant d 31 of the piezoelectric element can be effectively suppressed even after application of an alternating voltage for a predetermined time. Conceivable.
  • the thickness of the first electrode layer is preferably 2 nm or more and 40 nm or less. According to this structure, by setting the first electrode layer to 2 nm or more, movement of oxygen from the piezoelectric layer formed of metal oxide to the second electrode layer can be effectively suppressed. In addition, by setting the first electrode layer to 40 nm or less, generation of cracks in the first electrode layer containing an amorphous metal oxide can be suppressed.
  • the second electrode layer contains a reducing metal atom.
  • the first electrode layer effectively transfers oxygen from the piezoelectric layer formed of the metal oxide to the second electrode layer even when a metal atom having reducibility is used for the upper electrode. Can be suppressed.
  • a protective layer of 100 nm or more is provided on the first electrode layer. According to this structure, it is possible to effectively suppress the cracking of the first electrode layer containing the amorphous metal oxide.
  • a method of manufacturing a piezoelectric element comprises the steps of: forming a lower electrode on a substrate or an underlayer; forming a piezoelectric layer on the lower electrode; and forming an upper electrode on the piezoelectric layer And forming the upper electrode includes forming a first electrode layer formed of a metal oxide including at least an amorphous portion at least at the interface with the piezoelectric layer; Forming a second electrode layer on the first electrode layer under temperature conditions below the temperature at which the metal oxide crystallizes.
  • the reduction in the piezoelectric constant d 31 of the piezoelectric element can be suppressed even after the application of an alternating voltage for a predetermined period of time.
  • the upper electrode under a temperature condition lower than the temperature at which the metal oxide of the first electrode layer crystallizes, it is possible to suppress an increase in the relative dielectric constant of the piezoelectric element.
  • the occurrence of noise due to the increase in the electric capacity of the piezoelectric element can be suppressed, so that even when the piezoelectric element is driven by feedback control, the control can be performed with high accuracy.
  • all steps after the step of forming the upper electrode are performed under temperature conditions lower than the temperature at which the metal oxide of the first electrode layer is crystallized. It is configured to be According to this structure, it is possible to prevent the metal oxide of the first electrode layer from being crystallized in a later step.
  • FIG. 1 is a schematic view showing the whole of a piezoelectric element according to an embodiment of the present invention. It is the schematic which showed the principal part of the piezoelectric element by one Embodiment of this invention. It is a diagram for explaining a rate of change in piezoelectric constant d 31 according to examples and comparative examples. It is a figure for demonstrating the relationship of the film-forming temperature and relative dielectric constant by an Example and a comparative example.
  • the piezoelectric element 100 is configured to be used as an actuator.
  • the piezoelectric element 100 is used as an actuator that performs feedback control and drives.
  • the piezoelectric element 100 includes a substrate 1, a lower electrode 2, a piezoelectric layer 3, an upper electrode 4, an insulating layer 5, and a lead wire 6.
  • the insulating layer 5 and the lead wiring 6 are examples of the "protective layer" in the claims.
  • the substrate 1 includes a silicon substrate 11 and a silicon oxide layer 12 made of SiO 2 formed on the silicon substrate 11.
  • the silicon oxide layer 12 is formed on the surface of the silicon substrate 11 by thermally oxidizing the silicon substrate 11.
  • the substrate 1 has, for example, a thickness of about 300 ⁇ m or more and about 725 ⁇ m or less.
  • the silicon oxide layer 12 has, for example, a thickness of about 100 nm or more and about 500 nm or less.
  • the lower electrode 2 is formed on the substrate 1.
  • the lower electrode 2 also includes a first lower electrode layer 21, a second lower electrode layer 22, and a third lower electrode layer 23. Specifically, the lower electrode 2 is formed by stacking the first lower electrode layer 21, the second lower electrode layer 22, and the third lower electrode layer 23 in order from the substrate 1 side.
  • the first lower electrode layer 21 is formed of titanium (Ti).
  • the first lower electrode layer 21 has, for example, a thickness of about 1 nm or more and about 20 nm or less.
  • the second lower electrode layer 22 is formed of platinum (Pt). Also, the second lower electrode layer 22 has a thickness of, for example, about 50 nm or more and about 200 nm or less.
  • the third lower electrode layer 23 is formed of a metal oxide.
  • the third lower electrode layer 23 is formed of strontium ruthenate (SRO), lithium nickelate (LNO), ruthenium oxide (RuOx), iridium oxide (IrOx), LaSrCoO 3 or the like.
  • the metal oxide of the third lower electrode layer 23 is crystallized. That is, the third lower electrode layer 23 has a function as a seed layer (seed crystal layer) for setting the crystal orientation of the piezoelectric layer 3 to a desired orientation.
  • the third lower electrode layer 23 has, for example, a thickness of about 2 nm or more and about 40 nm or less.
  • the piezoelectric layer 3 is formed on the lower electrode 2.
  • the piezoelectric layer 3 is configured to be deformed by the application of a voltage.
  • the piezoelectric layer 3 is formed of a ferroelectric.
  • the piezoelectric layer 3 may be made of lead zirconate titanate (PZT (Pb (Zr, Ti) O 3 )), bismuth titanate (BTO (Bi 4 Ti 3 O 12 )), bismuth lanthanum titanate (BLT (B , La) 4 Ti 3 O 12 )), strontium bismuth tantalate (SBT (SrBi 2 Ta 2 O 9 )), lanthanum lead zirconate titanate (PLZT ((PbLa) (ZrTi) O 3 )), etc. ing.
  • the piezoelectric layer 3 has a thickness of, for example, about 0.75 ⁇ m or more and about 5 ⁇ m or less.
  • the upper electrode 4 is formed on the piezoelectric layer 3. Further, the upper electrode 4 includes a first upper electrode layer 41, a second upper electrode layer 42, and a third upper electrode layer 43. Specifically, the upper electrode 4 is formed by stacking the first upper electrode layer 41, the second upper electrode layer 42, and the third upper electrode layer 43 in order from the piezoelectric layer 3 side.
  • the first upper electrode layer 41, the second upper electrode layer 42, and the third upper electrode layer 43 are respectively the “first electrode layer”, the “second electrode layer”, and the “third electrode layer” in the claims. Is an example of The second upper electrode layer 42 and the third upper electrode layer 43 are each an example of the “protective layer” in the claims.
  • the first upper electrode layer 41 is formed of a metal oxide.
  • the first upper electrode layer 41 is formed of strontium ruthenate (SRO), lithium nickelate (LNO), ruthenium oxide (RuOx), iridium oxide (IrOx), LaSrCoO 3 or the like.
  • the metal oxide of the first upper electrode layer 41 is in an amorphous state (non-crystalline state). That is, in the first upper electrode layer 41, at least the boundary with the piezoelectric layer 3 is formed of a metal oxide including an amorphous part.
  • the first upper electrode layer 41 is provided to suppress the reaction between the second upper electrode layer 42 and the piezoelectric layer 3.
  • the first upper electrode layer 41 has a function as a barrier layer that suppresses oxygen in the piezoelectric layer 3 from moving to the second upper electrode layer 42.
  • the first upper electrode layer 41 has a thickness of about 2 nm or more and about 10 nm or less, for example. It is preferable to form it. That is, when providing Ti as the second upper electrode layer 42, if the thickness of the first upper electrode layer 41 is smaller than about 2 nm, it is not possible to prevent deoxidation of the piezoelectric layer 3 (for example, PZT) by Ti. . In addition, when the thickness of the first upper electrode layer 41 is larger than about 10 nm, the possibility of the first upper electrode layer 41 being broken becomes high.
  • the first upper electrode layer 41 is more preferably formed to a thickness of about 2 nm or more and about 5 nm or less, and generation of cracks is further reduced by setting the thickness to about 5 nm or less.
  • the protective layer is a layer above the first upper electrode layer 41. That is, the protective layer includes the second upper electrode layer 42, the third upper electrode layer 43, the insulating layer 5, and the lead-out wire 6.
  • the first upper electrode layer 41 may have a thickness of, for example, about 2 nm or more and about 40 nm or less when the thickness of the protective layer is large (for example, when the thickness of the protective layer is more than about 20 nm and about 1000 nm or less). It is preferable to form the That is, when the thickness of the first upper electrode layer 41 is larger than about 40 nm, the possibility of cracking increases even if the protective layer is thick. Furthermore, the first upper electrode layer 41 is more preferably formed to a thickness of about 2 nm or more and about 20 nm or less, and generation of cracks is further reduced by setting the thickness to about 20 nm or less. When Ti is provided as the second upper electrode layer 42, the first upper electrode layer 41 is formed to have a thickness larger than that of the second upper electrode layer 42.
  • the second upper electrode layer 42 is formed of titanium (Ti).
  • the second upper electrode layer 42 formed of Ti has a role as an adhesion layer.
  • gold (Au) is used for the third upper electrode layer 43, it effectively functions as an adhesion layer.
  • the second upper electrode layer 42 has, for example, a thickness of about 1 nm or more and about 20 nm or less.
  • the third upper electrode layer 43 is formed of gold (Au).
  • the third upper electrode layer 43 has, for example, a thickness of about 50 nm or more and about 500 nm or less.
  • the insulating layer 5 is provided to electrically insulate the lower electrode 2 and the lead wire 6 as shown in FIG. Further, the insulating layer 5 is disposed so as to cover the lower electrode 2, the piezoelectric layer 3 and the upper electrode 4. Insulating layer 5 is formed of, for example, silicon oxide (SiO 2 ).
  • the lead wire 6 is connected to be able to supply power to the upper electrode 4.
  • the lead-out wiring 6 is connected to cover the upper electrode 4 in the open portion of the insulating layer 5. That is, the upper electrode 4 is covered by the insulating layer 5 and the lead-out wire 6.
  • the insulating layer 5 and the lead-out wiring 6 have a function as a protective film that suppresses the occurrence of a crack in the upper electrode 4 when a voltage is applied to the piezoelectric element 100.
  • the method of manufacturing the piezoelectric element 100 includes the steps of thermally oxidizing the surface of the substrate 1, forming the lower electrode 2 on the substrate 1, forming the piezoelectric layer 3 on the lower electrode 2, and forming the piezoelectric layer 3 on the piezoelectric layer 3. And the step of forming the insulating layer 5 and the lead-out wiring 6 on the upper electrode 4.
  • the silicon (Si) substrate 11 constituting the substrate 1 is thermally oxidized at a temperature of about 700 ° C. to form a silicon oxide layer 12 of SiO 2 on the surface of the silicon substrate 11. Be done.
  • the first lower electrode layer 21, the second lower electrode layer 22 and the third lower electrode layer 23 of the lower electrode 2 are sequentially stacked by sputtering. At this time, the substrate 1 is heated to about 500.degree. Thereby, the metal oxide of the third lower electrode layer 23 is crystallized.
  • a ferroelectric material is stacked on the third lower electrode layer 23 of the lower electrode 2 by sputtering. At this time, the substrate 1 is heated to about 500.degree. Thereby, a crystal having a perovskite structure is laminated as the piezoelectric layer 3.
  • the step of forming the upper electrode 4 on the piezoelectric layer 3 includes the step of forming a first upper electrode layer 41 formed of a metal oxide including at least a portion having an amorphous shape at least at the boundary with the piezoelectric layer 3; Forming a second upper electrode layer 42 on the first upper electrode layer 41 under a temperature condition lower than a temperature at which the metal oxide of the upper electrode layer 41 crystallizes; and a metal oxide of the first upper electrode layer 41 Forming a third upper electrode layer 43 on the second upper electrode layer 42 under a temperature condition lower than a temperature at which Y. crystallizes.
  • the first upper electrode layer 41, the second upper electrode layer 42 and the third upper electrode layer 43 of the upper electrode 4 are sequentially stacked by sputtering.
  • the substrate 1 is not heated. That is, the step of forming the upper electrode 4 on the piezoelectric layer 3 is performed at about 80 ° C. or less. Thereby, the metal oxide of the first upper electrode layer 41 becomes amorphous without being crystallized. Also in the subsequent steps, heat (for example, heat of 300 ° C. or more) that crystallizes the metal oxide of the first upper electrode layer 41 is not applied. That is, all steps after the step of forming the upper electrode 4 are configured to be performed under temperature conditions lower than the temperature at which the metal oxide of the first upper electrode layer 41 is crystallized.
  • the insulating layer 5 and the lead wiring 6 on the upper electrode 4 are formed on the upper electrode 4. Then, the lead wiring 6 is formed on the insulating layer 5.
  • the piezoelectric element 100 is manufactured.
  • the metal oxide of the first upper electrode layer 41 is crystalline. It is manufactured or driven so that it does not become higher than the
  • the upper electrode 4 includes the first upper electrode layer 41 formed of a metal oxide including at least a boundary portion with the piezoelectric layer 3 including an amorphous portion, whereby an AC voltage is obtained. It is possible to suppress the decrease of the piezoelectric constant d 31 of the piezoelectric element 100 even after applying a predetermined time. Thereby, the performance of the piezoelectric element 100 can be suppressed from being reduced by use.
  • the metal oxide of the first upper electrode layer 41 contains strontium ruthenate.
  • a voltage is applied to the piezoelectric element 100 to drive by forming the boundary portion of the first upper electrode layer 41 including strontium ruthenate (SRO) with the piezoelectric layer 3 so as to include an amorphous portion.
  • SRO strontium ruthenate
  • the piezoelectric constant of the piezoelectric element 100 can be maintained even after applying an alternating voltage for a predetermined time. It is considered that the decrease of d 31 can be effectively suppressed.
  • the thickness of the first upper electrode layer 41 is formed to be larger than the thickness of the second upper electrode layer 42.
  • the thickness of the first upper electrode layer 41 formed between the piezoelectric layer 3 and the second upper electrode layer 42 can be increased. The movement of oxygen to the electrode layer 42 can be effectively suppressed.
  • the thickness of the first upper electrode layer 41 is formed to be 2 nm or more and 40 nm or less.
  • the thickness of the first upper electrode layer 41 is formed to be 2 nm or more and 40 nm or less.
  • the second upper electrode layer 42 of the upper electrode 4 is formed of, for example, titanium having reducibility.
  • the first upper electrode layer 41 is effective in moving oxygen from the piezoelectric layer 3 formed of metal oxide to the second upper electrode layer 42. Can be suppressed.
  • the second upper electrode layer 42 containing an element having reducibility chromium, tungsten, a compound thereof, or the like can be used in addition to the above-described titanium.
  • a protective layer of 100 nm or more is provided on the first upper electrode layer 41.
  • the experimental result which evaluated the piezoelectric element 100 by this embodiment is demonstrated.
  • the first upper electrode layer 41 of the upper electrode 4 is formed by SRO.
  • the upper electrode includes an amorphous metal oxide electrode (first upper electrode layer 41) and a metal electrode (second upper electrode layer 42 and third upper electrode layer 43).
  • the piezoelectric element of Comparative Example 1 includes a metal oxide electrode in which the upper electrode is crystallized, and a metal electrode.
  • the piezoelectric element of Comparative Example 2 uses only a metal electrode as the upper electrode. The other configurations are the same as in Example, Comparative Example 1 and Comparative Example 2.
  • the comparative example 1 and the comparative example 2 a 500 Hz sine wave AC voltage (AC voltage) of 0-45 V was applied to the piezoelectric element.
  • the piezoelectric constant d 31 piezoelectric constant in the direction along the electrode surface was measured at each time after application of the AC voltage, and the change rate was calculated using the value before application of the AC voltage as a reference (100%).
  • the piezoelectric constant d 31 does not substantially change from immediately after the application of the AC voltage until 5 hours have elapsed.
  • the piezoelectric constant d 31 decreases after 3 hours have elapsed since the AC voltage was applied.
  • the piezoelectric constant d 31 decreased immediately after the application of the AC voltage, and measurement became impossible after 1 hour.
  • the metal oxide electrode (first upper electrode layer 41) of the upper electrode was deposited at a temperature of about 25 ° C.
  • the metal oxide electrode of the upper electrode was formed at about 450 ° C.
  • the metal oxide electrode of the upper electrode was formed at about 500 ° C.
  • the relative dielectric constant was about 880.
  • the relative dielectric constant was about 1050.
  • the relative dielectric constant was about 1650. That is, in Comparative Examples 3 and 4 in which the metal oxide electrode is crystallized, it is understood that the relative dielectric constant is increased. It was also found that by making the metal oxide electrode of the upper electrode amorphous, it is possible to suppress an increase in the relative dielectric constant.
  • the piezoelectric element may be used as a device for converting a voltage other than an actuator into a force.
  • the piezoelectric element may be used as a device for converting force into voltage.
  • a piezoelectric element may be used as a sensor.
  • the base film may be provided on the substrate and the lower electrode may be formed on the base film.
  • the example of the structure by which the 1st upper electrode layer (1st electrode layer) of an upper electrode is formed with the amorphous-like metal oxide was shown in the said embodiment, this invention is not limited to this.
  • at least the boundary between the first electrode layer of the upper electrode and the piezoelectric layer may include a portion of amorphous metal oxide.
  • the example of the structure by which the 1st upper electrode layer (1st electrode layer) of an upper electrode is formed with the amorphous-like metal oxide was shown in the said embodiment, this invention is not limited to this.
  • heat may be applied by laser irradiation to locally crystallize a part of the first electrode layer of the upper electrode. Thereby, it is possible to effectively suppress the occurrence of the crack in the upper electrode at the time of driving the piezoelectric element.
  • the second electrode layer of the upper electrode may be made of other than titanium.
  • the second electrode layer of the upper electrode may be formed of platinum (Pt).
  • an SRO layer and a PT layer may be provided in order from the piezoelectric layer side.
  • an SRO layer, a PT layer, a Ti layer, and an Au layer may be provided in order from the piezoelectric layer side.
  • an SRO layer, a Ti layer, and an Au layer may be provided in order from the piezoelectric layer side.
  • an SRO layer, a PT layer, and an Au layer may be provided in order from the piezoelectric layer side as the upper electrode.

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Abstract

この圧電素子（１００）は、基板（１）上に形成された下部電極（２）と、下部電極上に形成された圧電層（３）と、圧電層上に形成された上部電極（４）とを備える。そして、上部電極は、少なくとも圧電層との境界部がアモルファス状の部分を含む金属酸化物により形成された第１上部電極層（４１）と、第１上部電極層上に形成された第２上部電極層（４２）とを含む。

Description

圧電素子および圧電素子の製造方法
　この発明は、圧電素子および圧電素子の製造方法に関する。
　従来、圧電素子が知られている。圧電素子は、たとえば、特開２０１５－０２６６７６号公報に開示されている。
　上記特開２０１５－０２６６７６号公報には、基板上に形成された下部電極と、下部電極上に形成された圧電層と、圧電層上に形成された上部電極とを備える圧電素子が開示されている。上記特開２０１５－０２６６７６号公報の圧電素子では、下部電極は、白金により形成された第１の電極と、ＳＲＯ（ルテニウム酸ストロンチウム）により形成された第２の電極とを含んでいる。また、上部電極は、ＳＲＯにより形成された第３の電極と、白金により形成された第４の電極とを含んでいる。また、第２の電極および第３の電極を成膜する際に、ＳＲＯの結晶の配向を所望の配向にするために、３００℃以上に基板を加熱した状態で成膜を行っている。
特開２０１５－０２６６７６号公報
　しかしながら、上記特開２０１５－０２６６７６号公報のような従来の圧電素子では、交流電圧を所定時間印加すると圧電素子の圧電定数ｄ31（電極面に沿った方向に関する圧電定数）が低下するという不都合がある。このため、使用により圧電素子の性能が低下するという問題点がある。
　この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、使用により性能が低下するのを抑制することが可能な圧電素子およびそのような圧電素子の製造方法を提供することである。
　上記課題を解決するために本願発明者が鋭意検討した結果、上部電極を、少なくとも圧電層との境界部がアモルファス状の部分を含む金属酸化物により形成された第１電極層を含むように形成することによって、交流電圧を所定時間印加後も圧電素子の圧電定数ｄ31が低下するのを抑制することが可能であり、その結果、使用により圧電素子の性能が低下するのを抑制することが可能であることを見い出した。すなわち、この発明の第１の局面による圧電素子は、電子機器に組み込まれる圧電素子であって、基板上または下地膜上に形成された下部電極と、下部電極上に形成された圧電層と、圧電層上に形成された上部電極とを備え、上部電極は、少なくとも圧電層との境界部がアモルファス状の部分を含む金属酸化物により形成された第１電極層と、第１電極層上に形成された第２電極層とを含む。なお、本発明の圧電素子は、圧電素子製造途中の中間製品を除く完成品としての圧電素子である。
　この発明の第１の局面による圧電素子では、上記のように、上部電極が、少なくとも圧電層との境界部がアモルファス状の部分を含む金属酸化物により形成された第１電極層を含むことによって、交流電圧を所定時間印加後も圧電素子の圧電定数ｄ31が低下するのを抑制することができる。これにより、使用により圧電素子の性能が低下するのを抑制することができる。
　上記第１の局面による圧電素子において、好ましくは、第１電極層の金属酸化物は、ルテニウム酸ストロンチウムを含む。このように構成すれば、ルテニウム酸ストロンチウム（ＳＲＯ）を含む第１電極層の圧電層との境界部をアモルファス状の部分を含むように形成することにより、金属酸化物により形成された圧電層から第２電極層に酸素が移動するのを効果的に抑制することができるので、交流電圧を所定時間印加後も圧電素子の圧電定数ｄ31が低下するのを効果的に抑制することができると考えられる。
　上記第１の局面による圧電素子において、好ましくは、第１電極層の厚さは、２ｎｍ以上４０ｎｍ以下である。このように構成すれば、第１電極層を２ｎｍ以上にすることにより、金属酸化物により形成された圧電層から第２電極層に酸素が移動するのを効果的に抑制することができる。また、第１電極層を４０ｎｍ以下にすることにより、アモルファス状の金属酸化物を含む第１電極層の割れの発生を抑制することができる。
　この場合、好ましくは、第２電極層は、還元性のある金属原子を含む。このように構成すれば、上部電極に還元性のある金属原子を用いた場合でも、金属酸化物により形成された圧電層から第２電極層に酸素が移動するのを第１電極層により効果的に抑制することができる。
　上記第１の局面による圧電素子において、好ましくは、第１電極層上には、１００ｎｍ以上の保護層が設けられている。このように構成すれば、アモルファス状の金属酸化物を含む第１電極層の割れを効果的に抑制することができる。
　この発明の第２の局面による圧電素子の製造方法は、基板上または下地膜上に下部電極を形成する工程と、下部電極上に圧電層を形成する工程と、圧電層上に上部電極を形成する工程とを備え、上部電極を形成する工程は、少なくとも圧電層との境界部がアモルファス状の部分を含む金属酸化物により形成された第１電極層を形成する工程と、第１電極層の金属酸化物が結晶化する温度未満の温度条件下により、第１電極層上に第２電極層を形成する工程とを含む。
　この発明の第２の局面による圧電素子の製造方法では、上記のように構成することによって、交流電圧を所定時間印加後も圧電素子の圧電定数ｄ31が低下するのを抑制することができる。これにより、使用により性能が低下するのを抑制することが可能な圧電素子を製造することができる。また、第１電極層の金属酸化物が結晶化する温度未満の温度条件下により上部電極を形成することにより、圧電素子の比誘電率が大きくなるのを抑制することができる。これにより、圧電素子の電気容量が大きくなるのに起因してノイズが発生するのを抑制することができるので、フィードバック制御により圧電素子を駆動させる場合でも精度よく制御することができる。
　上記第２の局面による圧電素子の製造方法において、好ましくは、上部電極を形成する工程の後の全ての工程は、第１電極層の金属酸化物が結晶化する温度未満の温度条件下で行われるように構成されている。このように構成すれば、第１電極層の金属酸化物が後の工程において結晶化するのを防止することができる。
　本発明によれば、上記のように、使用により性能が低下するのを抑制することが可能な圧電素子およびそのような圧電素子の製造方法を提供することができる。
本発明の一実施形態による圧電素子の全体を示した概略図である。 本発明の一実施形態による圧電素子の要部を示した概略図である。 実施例および比較例による圧電定数ｄ31の変化率を説明するための図である。 実施例および比較例による成膜温度と比誘電率との関係を説明するための図である。
　以下、本発明の実施形態を図面に基づいて説明する。
（圧電素子の構成）
　図１および図２を参照して、本発明の一実施形態による圧電素子１００の構成について説明する。
　本発明の一実施形態による圧電素子１００は、アクチュエータとして用いられるように構成されている。たとえば、圧電素子１００は、フィードバック制御を行って駆動するアクチュエータとして用いられる。図１に示すように、圧電素子１００は、基板１と、下部電極２と、圧電層３と、上部電極４と、絶縁層５と、引出配線６とを備えている。なお、絶縁層５および引出配線６は、特許請求の範囲の「保護層」の一例である。
　図２に示すように、基板１は、シリコン基板１１と、シリコン基板１１上に形成されたＳｉＯ2からなるシリコン酸化層１２とを含んでいる。シリコン酸化層１２は、シリコン基板１１を熱酸化することによりシリコン基板１１の表面に形成される。基板１は、たとえば、約３００μｍ以上約７２５μｍ以下の厚みを有する。シリコン酸化層１２は、たとえば、約１００ｎｍ以上約５００ｎｍ以下の厚みを有する。
　下部電極２は、基板１上に形成されている。また、下部電極２は、第１下部電極層２１と、第２下部電極層２２と、第３下部電極層２３とを含んでいる。具体的には、下部電極２は、基板１側から順に、第１下部電極層２１、第２下部電極層２２、第３下部電極層２３が積層されて形成されている。第１下部電極層２１は、チタン（Ｔｉ）により形成されている。また、第１下部電極層２１は、たとえば、約１ｎｍ以上約２０ｎｍ以下の厚みを有する。第２下部電極層２２は、白金（Ｐｔ）により形成されている。また、第２下部電極層２２は、たとえば、約５０ｎｍ以上約２００ｎｍ以下の厚みを有する。
　第３下部電極層２３は、金属酸化物により形成されている。たとえば、第３下部電極層２３は、ルテニウム酸ストロンチウム（ＳＲＯ）、ニッケル酸リチウム（ＬＮＯ）、酸化ルテニウム（ＲｕＯｘ）、酸化イリジウム（ＩｒＯｘ）、ＬａＳｒＣｏＯ3などにより形成されている。また、第３下部電極層２３の金属酸化物は、結晶化されている。つまり、第３下部電極層２３は、圧電層３の結晶配向を所望の配向にするためのシードレイヤー（種結晶層）としての機能を有する。また、第３下部電極層２３は、たとえば、約２ｎｍ以上約４０ｎｍ以下の厚みを有する。
　圧電層３は、下部電極２上に形成されている。圧電層３は、電圧が印加されることにより、変形するように構成されている。圧電層３は、強誘電体により形成されている。たとえば、圧電層３は、チタン酸ジルコン酸鉛（ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3））、チタン酸ビスマス（ＢＴＯ（Ｂｉ4Ｔｉ3Ｏ12））、チタン酸ビスマスランタン（ＢＬＴ（（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12））、タンタル酸ストロンチウムビスマス（ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9））、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ（（ＰｂＬａ）（ＺｒＴｉ）Ｏ3））などにより形成されている。また、圧電層３は、たとえば、約０．７５μｍ以上約５μｍ以下の厚みを有する。
　上部電極４は、圧電層３上に形成されている。また、上部電極４は、第１上部電極層４１と、第２上部電極層４２と、第３上部電極層４３とを含んでいる。具体的には、上部電極４は、圧電層３側から順に、第１上部電極層４１、第２上部電極層４２、第３上部電極層４３が積層されて形成されている。なお、第１上部電極層４１、第２上部電極層４２および第３上部電極層４３は、それぞれ、特許請求の範囲の「第１電極層」、「第２電極層」および「第３電極層」の一例である。また、第２上部電極層４２および第３上部電極層４３は、それぞれ、特許請求の範囲の「保護層」の一例である。
　ここで、本実施形態では、第１上部電極層４１は、金属酸化物により形成されている。たとえば、第１上部電極層４１は、ルテニウム酸ストロンチウム（ＳＲＯ）、ニッケル酸リチウム（ＬＮＯ）、酸化ルテニウム（ＲｕＯｘ）、酸化イリジウム（ＩｒＯｘ）、ＬａＳｒＣｏＯ3などにより形成されている。また、第１上部電極層４１の金属酸化物は、アモルファス状（非結晶状態）である。つまり、第１上部電極層４１は、少なくとも圧電層３との境界部がアモルファス状の部分を含む金属酸化物により形成されている。また、第１上部電極層４１は、第２上部電極層４２と圧電層３との反応を抑制するために設けられている。具体的には、第１上部電極層４１は、圧電層３の酸素が第２上部電極層４２に移動するのを抑制するバリア層としての機能を有する。
　また、第１上部電極層４１は、保護層の厚さが薄い場合（たとえば、保護層の厚さが約２０ｎｍ以上約１００ｎｍ以下の場合）には、たとえば、約２ｎｍ以上約１０ｎｍ以下の厚さに形成することが好ましい。つまり、第２上部電極層４２としてＴｉを設ける場合、第１上部電極層４１の厚さが約２ｎｍより小さいと、Ｔｉによる圧電層３（たとえば、ＰＺＴ）からの脱酸素を防止することができない。また、第１上部電極層４１の厚さが約１０ｎｍより大きいと、第１上部電極層４１が割れる可能性が高くなる。さらに、第１上部電極層４１は、約２ｎｍ以上約５ｎｍ以下の厚さに形成することがより好ましく、約５ｎｍ以下にすることで割れの発生がより低減される。なお、保護層は、第１上部電極層４１よりも上層の層である。つまり、保護層は、第２上部電極層４２、第３上部電極層４３、絶縁層５および引出配線６を含む。
　また、第１上部電極層４１は、保護層の厚さが厚い場合（たとえば、保護層の厚さが約２０ｎｍより大きく約１０００ｎｍ以下の場合）には、たとえば、約２ｎｍ以上約４０ｎｍ以下の厚さに形成することが好ましい。つまり、第１上部電極層４１の厚さが約４０ｎｍより大きいと、保護層を厚くした場合でも割れる可能性が高くなる。さらに、第１上部電極層４１は、約２ｎｍ以上約２０ｎｍ以下の厚さに形成することがより好ましく、約２０ｎｍ以下にすることで割れの発生がより低減される。また、第１上部電極層４１は、第２上部電極層４２としてＴｉを設ける場合、厚さが第２上部電極層４２の厚さよりも大きくなるように形成されている。
　第２上部電極層４２は、チタン（Ｔｉ）により形成されてる。また、Ｔｉにより形成された第２上部電極層４２は、密着層としての役割を有している。特に、第３上部電極層４３に金（Ａｕ）を用いる場合には密着層として効果的に機能する。また、第２上部電極層４２は、たとえば、約１ｎｍ以上約２０ｎｍ以下の厚みを有する。第３上部電極層４３は、金（Ａｕ）により形成されている。また、第３上部電極層４３は、たとえば、約５０ｎｍ以上約５００ｎｍ以下の厚みを有する。
　絶縁層５は、図１に示すように、下部電極２と引出配線６とを電気的に絶縁するために設けられている。また、絶縁層５は、下部電極２、圧電層３および上部電極４を覆うように配置されている。絶縁層５は、たとえば、シリコン酸化物（ＳｉＯ2）により形成されている。
　引出配線６は、上部電極４に電力を供給可能なように接続されている。具体的には、引出配線６は、絶縁層５の空いた部分において、上部電極４を覆うように接続されている。つまり、上部電極４は、絶縁層５および引出配線６により、覆われている。言い換えると、絶縁層５および引出配線６は、圧電素子１００に電圧を印加した際に、上部電極４にクラックが発生するのを抑制する保護膜としての機能を有する。
（圧電素子の製造方法）
　次に、圧電素子１００の製造方法について説明する。
　圧電素子１００の製造方法は、基板１の表面を熱酸化する工程と、基板１上に下部電極２を形成する工程と、下部電極２上に圧電層３を形成する工程と、圧電層３上に上部電極４を形成する工程と、上部電極４上に絶縁層５および引出配線６を形成する工程とを備えている。
　基板１の表面を熱酸化する工程は、基板１を構成するシリコン（Ｓｉ）基板１１が約７００℃の温度で熱酸化されて、シリコン基板１１の表面にＳｉＯ2からなるシリコン酸化層１２が形成される。基板１上に下部電極２を形成する工程では、スパッタリングにより、下部電極２の第１下部電極層２１、第２下部電極層２２および第３下部電極層２３が順次積層される。この際、基板１は、約５００℃に加熱される。これにより、第３下部電極層２３の金属酸化物が結晶化される。
　下部電極２上に圧電層３を形成する工程では、スパッタリングにより、下部電極２の第３下部電極層２３上に、強誘電体材料が積層される。この際、基板１は、約５００℃に加熱される。これにより、圧電層３として、ぺロブスカイト構造を有する結晶が積層される。
　圧電層３上に上部電極４を形成する工程は、少なくとも圧電層３との境界部がアモルファス状の部分を含む金属酸化物により形成された第１上部電極層４１を形成する工程と、第１上部電極層４１の金属酸化物が結晶化する温度未満の温度条件下により、第１上部電極層４１上に第２上部電極層４２を形成する工程と、第１上部電極層４１の金属酸化物が結晶化する温度未満の温度条件下により、第２上部電極層４２上に第３上部電極層４３を形成する工程とを含んでいる。
　圧電層３上に上部電極４を形成する工程では、スパッタリングにより、上部電極４の第１上部電極層４１、第２上部電極層４２および第３上部電極層４３が順次積層される。この際、基板１は、加熱されない。つまり、圧電層３上に上部電極４を形成する工程は、約８０℃以下で行われる。これにより、第１上部電極層４１の金属酸化物は、結晶化せずにアモルファス状となる。なお、以降の工程においても、第１上部電極層４１の金属酸化物が結晶化するような熱（たとえば、３００℃以上の熱）は加えられないように構成されている。つまり、上部電極４を形成する工程の後の全ての工程は、第１上部電極層４１の金属酸化物が結晶化する温度未満の温度条件下で行われるように構成されている。
　上部電極４上に絶縁層５および引出配線６を形成する工程では、上部電極４上に、絶縁層５が形成される。そして、絶縁層５上に、引出配線６が形成される。これらにより、圧電素子１００が製造される。なお、圧電素子１００が電子機器に組み込まれて電子機器が製造される際、および、電気機器に組み込まれた圧電素子１００が駆動される際も、第１上部電極層４１の金属酸化物が結晶化する温度以上にならないように製造または駆動される。
（実施形態の効果）
　本実施形態では、以下のような効果を得ることができる。
　本実施形態では、上記のように、上部電極４が、少なくとも圧電層３との境界部がアモルファス状の部分を含む金属酸化物により形成された第１上部電極層４１を含むことによって、交流電圧を所定時間印加後も圧電素子１００の圧電定数ｄ31が低下するのを抑制することができる。これにより、使用により圧電素子１００の性能が低下するのを抑制することができる。
　また、本実施形態では、上記のように、第１上部電極層４１の金属酸化物は、ルテニウム酸ストロンチウムを含む。これにより、ルテニウム酸ストロンチウム（ＳＲＯ）を含む第１上部電極層４１の圧電層３との境界部をアモルファス状の部分を含むように形成することにより、圧電素子１００に電圧を印加して駆動する際、第１上部電極層４１と圧電層３とが反応して圧電素子１００の圧電定数ｄ31が低下するのを抑制することができると考えられる。また、圧電素子１００の誘電率の上昇も抑制することができる。さらに、金属酸化物により形成された圧電層３から第２上部電極層４２に酸素が移動するのを効果的に抑制することができるので、交流電圧を所定時間印加後も圧電素子１００の圧電定数ｄ31が低下するのを効果的に抑制することができると考えられる。
　また、本実施形態では、上記のように、第１上部電極層４１の厚さを、第２上部電極層４２の厚さよりも大きくなるように形成する。これにより、圧電層３と第２上部電極層４２との間に形成された第１上部電極層４１の厚みを大きくすることができるので、金属酸化物により形成された圧電層３から第２上部電極層４２に酸素が移動するのを効果的に抑制することができる。
　また、本実施形態では、上記のように、第１上部電極層４１の厚さを、２ｎｍ以上４０ｎｍ以下に形成する。これにより、第１上部電極層４１の厚さを２ｎｍ以上にすることにより、金属酸化物により形成された圧電層３から第２上部電極層４２に酸素が移動するのを効果的に抑制することができる。また、第１上部電極層４１の厚さを４０ｎｍ以下にすることにより、アモルファス状の金属酸化物を含む第１上部電極層４１の割れの発生を抑制することができる。
　また、本実施形態では、上記のように、上部電極４の第２上部電極層４２を、たとえば、還元性のあるチタンにより形成する。これにより、上部電極４に還元性のあるチタンを用いた場合でも、金属酸化物により形成された圧電層３から第２上部電極層４２に酸素が移動するのを第１上部電極層４１により効果的に抑制することができる。また、還元性のある元素を含む第２上部電極層４２としては、上述のチタン以外にクロムやタングステンやこれらの化合物などを用いることができる。
　また、本実施形態では、上記のように、第１上部電極層４１上に、１００ｎｍ以上の保護層を設ける。これにより、アモルファス状の金属酸化物を含む第１上部電極層４１の割れを効果的に抑制することができる。
（実施例の説明）
　次に、図３および図４を参照して、本実施形態による圧電素子１００の評価を行った実験結果（実施例）について説明する。なお、図３および図４に示す実施例では、上部電極４の第１上部電極層４１は、ＳＲＯにより形成されている。
　まず、図３に示すＡＣ電圧印加時の圧電定数ｄ31の変化率について説明する。実施例の圧電素子は、上部電極がアモルファス状の金属酸化物電極（第１上部電極層４１）と、金属電極（第２上部電極層４２および第３上部電極層４３）とを含んでいる。比較例１の圧電素子は、上部電極が結晶化した金属酸化物電極と、金属電極とを含んでいる。比較例２の圧電素子は、上部電極として金属電極のみを用いている。その他の構成は、実施例、比較例１および比較例２とも同じ条件である。
　また、実施例、比較例１および比較例２では、圧電素子に０－４５Ｖの５００Ｈｚの正弦波のＡＣ電圧（交流電圧）を印加した。ＡＣ電圧印加後の各時間毎に圧電定数ｄ31（電極面に沿った方向に関する圧電定数）を測定し、ＡＣ電圧印加前の値を基準（１００％）として、それぞれ変化率を算出した。
　図３に示すように、実施例では、ＡＣ電圧印加直後から、５時間経過後までの間、圧電定数ｄ31は、略変化していない。比較例１では、ＡＣ電圧印加後３時間経過後から圧電定数ｄ31が低下している。比較例２では、ＡＣ電圧印加直後から、圧電定数ｄ31が低下し、１時間経過後測定不能となった。上記のように、上部電極の金属酸化物電極をアモルファス状にすることにより、ＡＣ電圧を所定時間印加後も圧電素子の圧電定数ｄ31が低下するのを抑制することが可能であることが分かった。これにより、使用により圧電素子の性能が低下するのを抑制することが可能であることが分かった。
　次に、図４に示す酸化物電極成膜温度と比誘電率との関係について説明する。実施例の圧電素子は、上部電極の金属酸化物電極（第１上部電極層４１）を約２５℃の温度で成膜した。比較例３の圧電素子は、上部電極の金属酸化物電極を約４５０℃で成膜した。比較例４の圧電素子は、上部電極の金属酸化物電極を約５００℃で成膜した。
　図４に示すように、実施例では、比誘電率が約８８０であった。比較例３では、比誘電率が約１０５０であった。比較例４では、比誘電率が約１６５０であった。つまり、金属酸化物電極が結晶化している比較例３および４では、比誘電率が大きくなっていることが分かる。また、上部電極の金属酸化物電極をアモルファス状にすることにより、比誘電率が大きくなるのを抑制することが可能であることが分かった。
（変形例）
　なお、今回開示された実施形態および実施例は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態および実施例の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更（変形例）が含まれる。
　たとえば、上記実施形態では、本発明の圧電素子をアクチュエータとして用いる構成の例を示したが、本発明はこれに限られない。本発明では、圧電素子をアクチュエータ以外の電圧を力に変換する装置として用いてもよい。また、圧電素子を、力を電圧に変換する装置として用いてもよい。たとえば、圧電素子をセンサとして用いてもよい。
　また、上記実施形態では、基板上に下部電極を形成する構成の例を示したが、本発明はこれに限られない。本発明では、基板上に下地膜を設け、下地膜上に下部電極を形成してもよい。
　また、上記実施形態では、上部電極の第１上部電極層（第１電極層）がアモルファス状の金属酸化物により形成されている構成の例を示したが、本発明はこれに限られない。本発明では、上部電極の第１電極層は、少なくとも圧電層との境界部がアモルファス状の金属酸化物の部分を含んでいればよい。
　また、上記実施形態では、上部電極の第１上部電極層（第１電極層）がアモルファス状の金属酸化物により形成されている構成の例を示したが、本発明はこれに限られない。本発明では、レーザ照射により熱を加えて、上部電極の第１電極層の一部を局所的に結晶化してもよい。これにより、圧電素子の駆動時に上部電極にクラックが生じるのを効果的に抑制することが可能である。
　また、上記実施形態では、上部電極の第２上部電極層（第２電極層）をチタン（Ｔｉ）により形成する構成の例を示したが、本発明はこれに限られない。本発明では、上部電極の第２電極層をチタン以外により形成してもよい。たとえば、上部電極の第２電極層を白金（Ｐｔ）により形成してもよい。また、上部電極層として、圧電層側から順に、ＳＲＯ層、ＰＴ層を設けてもよい。また、上部電極として、圧電層側から順に、ＳＲＯ層、ＰＴ層、Ｔｉ層、Ａｕ層を設けてもよい。また、上部電極として、圧電層側から順に、ＳＲＯ層、Ｔｉ層、Ａｕ層を設けてもよい。また、上部電極として、圧電層側から順に、ＳＲＯ層、ＰＴ層、Ａｕ層を設けてもよい。
　１　基板
　２　下部電極
　３　圧電層
　４　上部電極
　５　絶縁層（保護層）
　６　引出配線（保護層）
　４１　第１上部電極層（第１電極層）
　４２　第２上部電極層（第２電極層、保護層）
　４３　第３上部電極層（第３電極層、保護層）
　１００　圧電素子

Claims (7)

  1. 　電子機器に組み込まれる圧電素子であって、
    　基板上または下地膜上に形成された下部電極と、
    　前記下部電極上に形成された圧電層と、
    　前記圧電層上に形成された上部電極とを備え、
    　前記上部電極は、少なくとも前記圧電層との境界部がアモルファス状の部分を含む金属酸化物により形成された第１電極層と、前記第１電極層上に形成された第２電極層とを含む、圧電素子。
  2. 　前記第１電極層の金属酸化物は、ルテニウム酸ストロンチウムを含む、請求項１に記載の圧電素子。
  3. 　前記第１電極層の厚さは、２ｎｍ以上４０ｎｍ以下である、請求項１に記載の圧電素子。
  4. 　前記第２電極層は、還元性のある金属原子を含む、請求項３に記載の圧電素子。
  5. 　前記第１電極層上には、１００ｎｍ以上の保護層が設けられている、請求項１に記載の圧電素子。
  6. 　基板上または下地膜上に下部電極を形成する工程と、
    　前記下部電極上に圧電層を形成する工程と、
    　前記圧電層上に上部電極を形成する工程とを備え、
    　前記上部電極を形成する工程は、少なくとも前記圧電層との境界部がアモルファス状の部分を含む金属酸化物により形成された第１電極層を形成する工程と、前記第１電極層の前記金属酸化物が結晶化する温度未満の温度条件下により、前記第１電極層上に第２電極層を形成する工程とを含む、圧電素子の製造方法。
  7. 　前記上部電極を形成する工程の後の全ての工程は、前記第１電極層の前記金属酸化物が結晶化する温度未満の温度条件下で行われるように構成されている、請求項６に記載の圧電素子の製造方法。
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