CN1337068A - 具有铁电薄膜的铁电存储器及其制造方法 - Google Patents

具有铁电薄膜的铁电存储器及其制造方法 Download PDF

Info

Publication number
CN1337068A
CN1337068A CN00802711A CN00802711A CN1337068A CN 1337068 A CN1337068 A CN 1337068A CN 00802711 A CN00802711 A CN 00802711A CN 00802711 A CN00802711 A CN 00802711A CN 1337068 A CN1337068 A CN 1337068A
Authority
CN
China
Prior art keywords
ferroelectric
thin film
film
layered superlattice
feature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN00802711A
Other languages
English (en)
Other versions
CN1237618C (zh
Inventor
纳拉杨·索拉亚鹏
维克拉姆·乔希
卡洛斯·A·帕斯·德阿劳约
拉里·D·麦克米伦
林慎一郎
大槻达男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Symetrix Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Symetrix Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd, Symetrix Corp filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1337068A publication Critical patent/CN1337068A/zh
Application granted granted Critical
Publication of CN1237618C publication Critical patent/CN1237618C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

一种涂层,将包含金属的液体母体涂覆到第一电极(122),在氧环境中不超过300℃的温度下,在热板上烘焙5分钟,然后在675℃进行RTP退火30秒钟。然后在700℃氧或氮环境中退火1小时,以便形成厚度不超过90nm的层状超点阵材料薄膜(124)。形成第二电极(126)以形成电容器(128),和在不超过700℃的氧或氮环境中进行后退火。如果材料是锶铋钽,母体包含u摩尔当量的锶,v摩尔当量的铋和w摩尔当量的钽,其中0.8≤u≤1.0,2.0≤v≤2.3和1.9≤w≤2.1。

Description

具有铁电薄膜的铁电存储器及其制造方法
1.发明领域：
本发明总的来说涉及具有层状超点阵铁电材料薄膜的铁电存储器，薄膜具有小于90纳米或更薄的厚度，以及制造这种薄膜的方法。
2.问题的提出：
铁电化合物具有用于永久集成电路存储器的良好的特性。如美国专利No.5，046，043，Miller所公开的。当铁电器件例如电容器具有所需要的电特性例如高的剩余极化、好的矫顽场、高的疲劳电阻和低的漏电流时，可将它用做永久存储器。已经研究将层状超点阵材料氧化物用于集成电路。如美国专利No.5,434,102，Watanable。层状超点阵材料在铁电存储器中呈现的特性的数量级优于交变型铁电材料，例如PZT和PLZT化合物。目前已经制造出了包含铁电元件的集成电路器件，该铁电元件具有层状超点阵材料。层状超点阵材料包括金属氧化物。
特别希望铁电存储器是密集的；也就是说，在给定的芯片体积中，具有大量的存储单元。为了得到最大的密度，存储器的各个元件应尽可能的小，这就需要铁电材料膜尽可能的薄。
然而，本领域已经知道当铁电膜做得更薄时，其临界电性能特别是铁电极化率恶化。看Physical Review第8卷第7期第3257-3265页(1973年10月)Batra et al的“铁电薄膜中的相转变、稳定性和去极化场”中的第3261页第一栏的底部和第二栏的顶部、图4和第3265页第Ⅳ结论部分的最后一句。实验已经证实Batra et al的理论分析是正确的。例如，IEEE关于超声波、铁电体和频率控制的会刊上Robert W.Vest和Jiejie XU的“从金属有机物母体得到的钛酸铅膜(PbTiO3 Film From Metalloorganic Precursors)”第13卷第6期(1998年12月)第711页地1栏第1段和714页最后一段。还可以看1996年5月21日出版的Carios A.Paz De Araujo et al的美国专利No.5,519,234，特别是图25和第34栏第28-33行的讨论。铁电存储器的极化率必须至少是每平方厘米7微库仑(μC/cm2)以便制造实用的存储器。例如欧洲专利公开号No.0489512A2第4页第3-7行和第5页第7-10行。如上面的参考文献中Vest论文和美国专利No.5,519,234所指出的，当制作低于140纳米至200纳米厚的的薄膜时，铁电材料的极化率通常低于上述水平。因此，当利用铁电材料薄膜时，通常要制作几个铁电材料的涂层以达到大约140纳米(1400埃)或更大的厚度，以便得到足够高的极化率来制造存储器。看1993年3月30日出版的Scott L Swartz和PterJ.Melling的美国专利No.5,198,269。
制造密集铁电存储器的另一个障碍是在商业上实用的衬底上制作非常薄的薄膜是很困难的。通常，已经发现制造集成电路优质电子器件所需要的工艺参数例如退火温度也会引起小于大约100纳米厚的膜破裂或失效。
为了增加铁电存储器的密度，特别希望得到极化率高于7μC/cm2而厚度大大低于100纳米的铁电薄膜，该铁电薄膜能够用商业上可行的工艺制造。
3.发明概述：
本发明提供一种永久铁电存储器，具有商业上实用的铁电存储电容器，在该铁电存储电容器中，铁电材料的薄膜具有90纳米或更薄的厚度。本发明还提供一种制造这种薄膜的方法。该方法是液体淀积方法，其中用产物母体涂覆衬底，然后加热。最好是，不同加热步骤的温度不超过700。总的加热时间少于两小时。
本发明的器件是铁电存储器，该铁电存储器包括厚90纳米(下文“nm”)或更薄的层状超点阵材料薄膜，在本发明的一个实施例中，厚度小于50纳米。
在本发明的一个实施例中，层状超点阵材料包括锶、铋和钽。在这种情况下，上述材料最好包含u摩尔当量的锶，v摩尔当量的铋，w摩尔当量的钽，其中0.8≤u≤1.0，2.0≤v≤2.3和1.9≤w≤2.1。实验显示当u＝0.9和v＝2.18时，能得到好的结果。在另一个实施例中，层状超点阵材料还包括铌。在这种情况下，材料还包含x摩尔当量的铌，且1.9≤(w＋x)≤2.1。最好，u＝0.9和v＝2.18。
本发明还提供一种厚度不超过90纳米的铁电材料薄膜的制造方法。该方法包含：提供衬底和在加热母体时能自然形成超点阵材料的有效量的母体，上述母体包含一部分金属；将母体涂到电极上以形成涂层；在不超过700℃的温度下对涂层加热，加热的总时间不超过两个小时，以在衬底上形成厚90nm或更薄的层状超点阵材料薄膜。
在本发明的一个方面，加热包含在不超过300℃的温度下干燥衬底上的涂层的步骤。另一个特征是干燥步骤是在富氧环境下进行的，时间不超过15分钟。一般，富氧环境是氧气环境(下文的“O2气”)。
本发明的特征是加热包括快速热处理涂层的步骤。该快速热处理步骤是在不超过700℃的温度下进行的。在最佳实施例中，快速热处理是以100℃每秒的斜率进行30秒。
本发明的一个重要特征是加热包括在不超过700℃的温度下进行对涂层进行退火的步骤，时间最好不超过一个半小时。在本发明的一个实施例中，该热退火是在富氧环境、一般是O2气中进行的。在本发明的另一个实施例中，退火是在无氧环境、一般是N2气中进行的。
本发明的一个方面，衬底包括第一电极，方法包含在退火步骤后，在涂层上形成第二电极的步骤，以便形成电容器，然后进行后退火的步骤。在最佳实施例中，第一电极和第二电极包含铂和钛。后退火步骤是在不超过700℃的温度下进行的，最好时间不超过30分钟。在本发明的一个实施例中，后退火是在富氧环境、一般是在氧气中进行的。在本发明的另一个实施例中，后退火是在无氧环境、一般是N2气中进行的。
在本发明的最佳实施例中，在涂覆母体涂层之前，在衬底上形成导电阻挡层。
在本发明的方法的最佳实施例中，加热包括下列步骤：烘烤涂层、快速热处理涂层、使涂层退火和使涂层后退火。本发明的特征在于在所有这些加热步骤进行过程中，时间总量不超过两个小时。
在一个实施例中，层状超点阵材料薄膜的厚度不超过90nm。在另一个实施例中，薄膜厚度不超过50nm。在一个实施例中，层状超点阵材料包括锶、铋、钽。最好，相应的母体包括u摩尔当量的锶、v摩尔当量的铋和w摩尔当量的钽，并且0.8≤u≤1.0，2.0≤v≤2.3，1.9≤w≤2.1。利用实验母体溶液，其中u＝0.9和v＝2.18，根据本发明的方法制造的铁电电容器在铁电薄膜厚度为50nm或90nm时显示了很好的性能。在另一实施例中，层状超点阵材料包括锶、铋、钽和铌。最好，相应的母体包含u摩尔当量的锶、v摩尔当量的铋、w摩尔当量的钽和x当量的铌，并且，0.8≤u≤1.0，2.0≤v≤2.3，1.9≤w≤2.1，1.9≤x≤2.1和1.9≤(w＋x)≤2.1。最好，u＝0.9和v＝2.18。
本发明的一个重要特征是在不超过300℃的温度下，在富氧环境、一般是O2气中烘烤衬底上的涂层。
结合附图以及下面的描述，本发明的许多其它特征、目的和优点将更加明了。
                    附图简要说明
图1是根据本发明的具有永久铁电存储单元的集成电路的部分截面示意图，其中铁电电容器位于开关上；
图2是流程图，显示了根据本发明的永久铁电存储器件的制造方法的最佳
实施例；
图3示出了其上根据本发明制造了薄膜电容器的示范晶片的放大的顶视图；
图4是沿4-4线得到的图3的部分截面，说明根据本发明制造的薄膜电容器；
图5显示了在1.2V测得的代表样品电容器的磁滞回线，图上绘制了极化值，单位为μC/cm2，作为单位为KV/cm的施加场的函数绘制，其中层状超点阵材料薄膜具有90nm的厚度。
图6是漏电流曲线图，单位是A/cm2，作为单位为KV/cm的施加场的函数绘制，从图5的样品电容器测得。
图7是在280KV/cm的场作用下，在疲劳循环之前和1010次方波循环之后，单位为μC/cm2的极化的曲线图，作为单位为KV/cm的施加场的函数绘制，由图5和图6的电容器测得。
图8显示了在1V测得的代表样品电容器的磁滞回线，作为单位为KV/cm的施加场的函数，绘制了单位为μC/cm2的极化值曲线图，其中层状超点阵材料薄膜的厚度为47.5nm。
图9显示了在3V测得的电容器的磁滞回线，作为单位为KV/cm的施加场的函数，绘制了单位为μC/cm2的极化值曲线图。
图10是电流密度曲线图，单位为A/cm2，作为施加电压的函数绘制。
图11是在280KV/cm的场作用下，在疲劳循环之前和1010次方波循环之后，单位为μC/cm2的极化曲线图，作为单位为KV/cm的施加场的函数绘制。
                      优选实施例详细描述
1.概述：
应当理解画出集成电路器件的图1、3和4不是指实际集成电路器件的特定部分的实际的平面或截面图。在实际的器件中，层并不会这么规则，厚度也不是均匀一致的。实际器件中的各种层经常是曲线形的，并具有交错的边缘。而图中采用了理想化表示方法，以便比其它方法更清楚完整地说明本发明，而且，这些图只是代表利用本发明的方法制造的无数铁电器件中的一个。图1画出了一种铁电存储器，该铁电存储器包含以场效应晶体管形式存在的开关，该开关与铁电电容器电连接。但是，还可以将本发明的方法用于铁电FET存储器，其中把铁电元件并入开关元件中。在McMillan，美国专利No.5,523,964中描述了这样的铁电FET。同样，利用本发明的方法制造的其它集成电路包含其它元件和化合物材料。
图1显示了根据本发明制造的示范性永久集成电路铁电存储器100的部分截面图。在Mihara，美国专利No.5,466,629和Yoshimori，美国专利No.5,468,684中描述了包含MOSFETS和铁电电容器元件的集成电路的通常的制造步骤。通常的制造方法在其它的参考文献中也有描述。因此，这里简单地鉴别图1中的电路元件。
在图1中，在硅衬底102的表面上形成场氧化物区104。在硅衬底102中彼此隔开形成源区106和漏区108。此外，在栅绝缘层110上形成栅极112。在源区106和漏区108之间的硅衬底上形成栅绝缘层110。这些源区106、漏区108、栅绝缘层110和栅极112一起形成MOSFET114。
在衬底104和场氧化物区102上形成由BPSG(硼掺杂磷酰硅酸盐玻璃)制成的第一层间介电层(ILD)116。布图ILD116以分别形成通到源区106和漏区108的通路117、118。填充通路117、118以分别形成插头119、120。插头119、120是导电的，并且一般包括多晶硅。形成扩散阻挡层121并对其布图，使其与插头120电接触。扩散阻挡层121由例如氮化钛制成，一般厚10-20nm。扩散阻挡层例如氮化钛阻止了存储器100的底层和上覆盖层之间化学物质的扩散。
如图1所描绘的，在扩散阻挡层121上淀积由铂制成的、厚90nm的底电极层122。然后在底电极层122上形成铁电薄膜124。根据本发明，铁电薄膜124的厚度不超过90nm。最好，厚度为50nm或更薄。在铁电薄膜124上形成由铂制成的、厚90nm的上电极层126。底电极层122、铁电薄膜124和上电极层126一起形成铁电电容器128。下面更详细地讨论了铁电薄膜124的化合物。
晶片衬底102可以包括硅、砷化镓或其它半导体，或绝缘体例如二氧化硅、玻璃或氧化镁(MgO)。铁电电容器的底和上电极通常包含铂。最好底电极包含非氧化贵金属例铂、钯、银和金。除了贵金属，还可以用金属如铝、铝合金、铝硅合金、铝镍合金、镍合金、铜合金和铝铜合金作为铁电存储器的电极。粘接层(未示出)例如钛层加强电极与电路的相邻底层或上覆盖层的粘接。
淀积由NSG(非掺杂硅酸盐玻璃)制成的第二层间介电层(ILD)136，使其覆盖ILD116、扩散阻挡层121和铁电电容器128。也可以将PSG(磷酰硅酸盐玻璃)或BPSG(硼掺杂磷酰硅酸盐玻璃)用于层136。
布图ILD136，以形成通到插头119的通路137。淀积金属化布线膜以覆盖ILD136和填充通路137，然后对其布图形成插头137、源极导线138和上电极导线139。导线138、139包括厚度大约为200-300nm的Al-Si-Cu标准互连金属比较好。
图1只画出了能用本发明的结构和方法得到的许多种铁电存储器中一个。例如尽管图1所画的铁电元件基本上在开关元件的上方，但本发明可以包含移到开关侧面的铁电电容器中的层状超点阵材料的薄膜。而且，还可以将本发明的结构和低温方法应用到铁电存储器，其中导电扩散阻挡层既起扩散阻挡的作用又起电容器电极的作用。或者可以将本发明的结构和方法用于电路，该电路在铁电薄膜的下面不包含扩散阻挡层。或者存储器可以利用铁电FET，例如出版的McMillan et al的美国专利No.5,523,964中所示的存储器。
铁电薄膜124最好是层状超点阵材料。而且可以是ABO3型材料或其它铁电材料。将铁电材料124加到集成电路部分100中的有源元件中，与元件例如只起到彼此隔离有源元件的绝缘体136相比，集成电路存储器的有源元件是有源地包含在存储器功能中的元件。
出版于1996年5月21日的美国专利No.5,519,234公开了层状超点阵化合物，例如锶铋钛(“SBT”)，与现有技术的最好的材料相比，在铁电应用方面具有优异的性能，并且具有高介电常数和低漏电流。
层状超点阵材料通常可以总结为下列公式：
(1)A1w1 +a1A2w2 +a2...Ajwj +ajS1x1 +s1S2x2 +s2...Skxk +skB1y1 +b1B2y2 +b2...B1yl +blQz -2，其中A1、A2...Aj代表像钙钛矿结构中的A位元素，该元素可以是如锶、钙、钡、铋、铅和其它的元素；S1、S2...Sk代表超点阵生成元素，通常是铋，但也可以是如钇、钪、镧、锑、铬、铊和其它具有+3价的元素；B1、B2...B1代表像钙钛矿结构中的B位元素，该元素可以是如钛、钽、铪、钨、铌、锆和其它元素；Q代表阴离子，通常是氧，但也可以是其它元素，例如氟、氯和这些元素的混合物，例如氟氧化物、氯氧化物等。式(1)中的上标表示各个元素的化合价，下标是以摩尔化合物表示的材料的摩尔数。或以单位晶格为单位，在单位晶格中，元素的平均原子数。下标可以是整数或分数。也就是说，式(1)包含了单位晶格在整个材料中变化的情况，例如，SrBi2(Ta0.75N0.25)2O9中，以平均数计算，75％的B位被钽原子占据，25％的B位被铌原子占据。如果在化合物中只有A位元素，那么它用“A1”元素代表，w2...wj都等于零。如果化合物只有B位元素，那么它用“B1”元素代表，y2...y1都等于零，对于超点阵生成元素也是一样。由于本发明是要包含两个位和超点阵生成元素可以具有多个元素的情况，尽管式(1)是以通常的摩尔形式写出的，但实际情况是有一个A位元素、一个超点阵生成元素和一个或两个B位元素。z值从下式得出：(2)(a1w1＋a2w2...＋ajwj)＋(s1x1＋s2x2...＋skxk)＋(b1y1＋b2y2...＋b1y1)＝2z。式(1)包含了在1996年5月21日出版的美国专利No.5,519,234中讨论的所有三个Smolenskii型化合物。层状超点阵材料不包含能够满足式(1)的所有材料，而只包含那些能自然地将自身形成为具有明晰交替层的晶体结构的材料。
“衬底”是指在其上形成集成电路的底层晶片102，以及其上淀积薄膜层例如BPSG层116的任何物体，在本说明书中，“衬底”将指其上涂覆重要层的物体；例如，当我们谈到底电极时，例如122，衬底包含其上形成电极122的层121和116。
这里所用的术语“薄膜”与集成电路领域所用的术语一样。通常，它是指厚度小于一微米的膜。这里所公开的铁电薄膜在任何情况下其厚度都不超过0.09微米，或90纳米。最好铁电薄膜124的厚度为30nm至90nm。集成电路领域的这些薄膜不应与宏观电容器领域的层状电容器相混淆。层状电容器是通过与集成电路技术不相容的完全不同的方法形成的。
可以将这里的术语“化学计量”应用到材料的连续膜或者形成材料的母体中。当将其用于连续膜时，它适用于显示最后连续薄膜中每种元素的实际相对量的公式。当将其用于母体时，它表示母体中金属的摩尔比。“平衡”化学计量公式是一个每种元素刚好足以形成材料的完整晶体结构的公式，晶体结构中所有的晶格位都被占据，尽管实际情况是在室温下晶体中总是存在一些缺陷。例如，SrBi2(TaNb)O9和SrBi2(Ta1.5Nb0.5)O9都是平衡的化学计量公式。相反，对于锶铋钽铌母体，其中锶、铋、钽和铌的摩尔比分别为0.9、2.18、1.5和0.5，由于它包含了相对于B位元素钽和铌来说过量的铋和欠量的锶，这里用不平衡“化学计量”公式Sr0.9Bi2.18(Ta1.5Nb0.5)O9表示。在本公开文本中，金属元素的“过”量指的是大于所需要的与用于形成所需要材料的完整的晶体结构而存在的其他金属相结合的量，在完整晶体结构中，所有的原子位都被占据而没有任何金属余量。如果其它金属以化学计量平衡量存在，金属元素的“欠”量指的是少于所需要的与其他金属结合的量。
2.优选制造方法描述：
图2是工艺210的制造步骤的流程图，包含制造本发明的如图1所示的铁电存储器的方法。在步骤212中，提供半导体衬底，在步骤214中，在衬底上形成开关，所述开关是一般的MOSFET。在步骤216中，形成绝缘层以分隔开关元件和要形成的铁电元件。用传统的工艺，布图绝缘层以形成通孔，用导电栓塞填充通孔以电连接开关和存储电容器以及集成电路的其余部分。在步骤218中，在绝缘层上淀积扩散阻挡层并布图，最好扩散阻挡层包括氮化钛，厚度大约10-20nm。尽管可以用具有含氮溅射气体的钛靶，最好用传统的溅射方法，用氮化钛靶淀积扩散阻挡层。在步骤220中，形成底电极，最好电极由铂制成并溅射淀积以便形成厚大约90nm的层。在步骤224中将用于形成层状超点阵材料的铁电薄膜的母体涂覆到底电极上。在本发明的方法中，用液体淀积技术涂覆母体，例如美国专利No.5,456,945中所描述的雾淀积方法，或者旋涂方法。在步骤222中，准备要形成所需要的铁电薄膜的层状超点阵材料的母体。通常，由市场上可以得到的含有化学母体混合物的溶液来准备母体溶液。但是，在本发明的器件和方法的最佳实施例中，液体母体溶液包含其相对摩尔比大致对应于Sr0.9Bi2.18Ta2O9的元素锶、铋和钽。因此，如果需要，在步骤222中调整市场供应的各种母体溶液的浓度，以适应特定的制造和操作条件。根据本发明，在步骤224中将母体溶液的液体涂层涂覆到衬底上。在下面的例子中，衬底以1500-2000rpm旋转30秒钟。在烘焙步骤226中，在不超过300℃的温度下烘焙，使液体母体涂层干燥，最好烘焙步骤是在热板上在O2气、或至少在富氧环境中进行，时间不超过15分钟。术语“富氧”指的是存在的相对氧含量超过空气中的氧含量。
然后，在步骤228中，衬底上的干燥涂层经受快速热处理(“RTP”)。RTP是在不超过700℃的温度下进行的。最好，RTP以100℃每秒的斜率进行30秒钟。由卤素灯、红外灯、紫外灯的辐射为RTP烘焙步骤提供热源。在下面的例子中，采用了利用卤素源的AG伴随热脉冲源模型410。最好RTP工艺在O2气、或至少在富氧环境中进行，在RTP工艺过程中，任何剩余的有机物都被燃烧和蒸发。同时，RTP的快速升温促进成核；也就是说，在连续膜30中生成大量的层状超点阵材料的晶粒。这些晶粒起晶核的作用，在此基础上出现进一步晶化。烘焙工艺中氧的存在对形成这些晶粒是必不可少的。
在退火步骤230中，在不超过700℃的温度下对涂层进行退火，以形成层状超点阵材料的薄膜。退火时间不超过一个半小时。退火时间最好为大约60分钟。退火一般是在含有O2气环境的炉中进行的，但用无氧的N2气环境也得到了好的实验结果。该退火步骤也可以在空气中、在富氧环境中或在“氧欠缺”环境中进行，其中“氧欠缺”环境是相对氧含量低于空气中的相对氧含量的环境。
接着可以第二次进行步骤224-230的序列(由图2的虚流程线表示)，以便得到所需要的本发明的铁电薄膜的质量和厚度。在最初的涂层的基础上，在进行步骤224-230的一个序列之后，薄膜的厚度在40nm和90nm之间。最好用两个序列的步骤224-230，每个序列形成厚40-50nm的层，以便形成总厚度为80-90nm的铁电薄膜。然而，为了经济方面的原因，希望用一个序列的步骤224-230形成厚80-90nm的薄膜。或者，例如，为了增加电路密度，最好用一个序列的步骤224-230形成厚度在40-50nm范围的薄膜。
接着步骤224-230，在步骤232中形成顶电极。最好通过铂单层的RF溅射形成该电极，但也可以通过DC溅射、离子束溅射、真空淀积或其它合适的淀积工艺形成。对于电子器件设计，如果需要，在金属淀积之前，可以用传统的光刻技术和蚀刻布图铁电层状超点阵材料，然后在淀积后的第二工艺中布图顶电极。在下面描述的例子中，用传统光刻技术和离子束铣削同时布图顶电极和层状超点阵材料。
在步骤234中，在不超过700℃的温度下进行后退火。最好进行后退火步骤234的时间不超过30分钟。可以在O2气或N2气或两种气体的混合气体例如空气中进行后退火步骤234。作为淀积，顶电极与层状超点阵材料薄膜的粘接通常是薄弱的。通过后退火提高了上述粘接。后退火最好是在电炉中在500℃和不超过700℃的第一退火温度之间的温度下进行。低于500℃的后退火不会提高电极的粘接，得到的电容器趋向于容易出现裂缝，在恶劣的情况下容易短路。
后退火释放了顶电极中的和电极与铁电薄膜之间的交界处的内应力。同时，后退火步骤234在由顶电极的溅射而得到层状超点阵材料中重新构筑了微观结构，结果提高了材料的性能。后退火在结合下面步骤236提到的布图步骤之前或之后进行都得到了同样的效果。由于层状超点阵材料由顶电极覆盖而没有暴露于环境气氛，因此在后退火过程中氧环境的影响并不像在RTP步骤228和退火步骤230中那样清楚。就众多的电性能而论，可以采用与氧具有几乎相同结果的惰性气体，例如氦、氩和氮。而且，已经发现后退火过程中的氧环境提高了顶电极和铁电薄膜的界面处结晶的有序性，以及磁滞回线的对称性。
一般在步骤236完成电路，该步骤包含若干子步骤；例如ILD的淀积、布图和铣削和布线层的淀积。
本发明的方法的一个重要特征是各个加热步骤226、228、230和234的每个完整序列的总时间不超过两小时。
图3是示范性晶片的顶视图，放大示出了根据本发明在衬底300上制成的薄膜电容器396、398和400。图4是沿线4-4得到的图3的部分截面，说明根据本发明制造的薄膜电容器。在硅晶衬底402上形成二氧化硅层404。在层404上溅射淀积由铂制成的底电极422。层424是铁电薄膜，层426代表由铂制成的顶电极。
在下面的例子中，通过测量磁滞回线、极化率、漏电流、饱和电压、、疲劳性能和特性变化率(percentage imprint)，研究根据本发明制造的锶铋钽电容器的铁电和电性能。
例1
用从Kojundo Chemical Corporation买到的锶铋钽(SBT)液体母体溶液制造电容器。溶液包含对应于化学计量公式Sr0.9Bi2.18Ta2O9的化学母体的量。0.12mol/l的母体溶液包含：2-乙基己酸铋，2-乙基己酸锶和2-乙基己酸钽。利用一系列的母体涂覆和加热步骤形成上述电容器。铁电薄膜的厚度为大约90nm。
氧化一系列的p型100硅晶片衬底402以形成二氧化硅层404。在氧化物层404上溅射淀积厚大约200nm的底铂电极422。在O2气中在650℃下退火30分钟，在低真空中在180℃下脱水30分钟。在底电极422上淀积以1800rpm淀积30秒0.12摩尔的SBT母体溶液旋涂层。通过在O2气中在热板上160℃下烘焙1分钟、然后在260℃下烘焙4分钟进行脱水。以100℃每秒的斜率，在O2气中在675℃下利用30分钟的快速热处理(RTP)，使涂层晶化。在O2气中在700℃下对晶片和淀积的涂层退火60分钟。这些步骤形成了厚大约90nm的铁电薄膜424。溅射淀积铂以制造厚大约200nm的顶电极层426。铣削铂和锶铋钽层以形成电容器，然后进行抛光，接着在O2气中在700℃下后退火30分钟。该电容器具有7854μm2的表面积。
图5显示了在1.2V测得的代表样品电容器的磁滞回线，图上绘制了极化值，单位μC/cm2，作为单位为KV/cm的施加场的函数。该磁滞回线是在饱和电压的磁滞回线，在该电压之上，即使电压无限制的增加，剩余极化、Pr的增加不会超过大约7％。因此，在1.2V的饱和电压，2Pr值大约为13μC/cm2。当在5V测量时，2Pr值大约为15μC/cm2。图6是电容器中测得的电流密度图，单位是A/cm2，作为施加场的函数绘制。图6显示了在3V，漏电流小于10-8A/cm2，在5V，仍然小于10-6A/cm2。图7显示了样品电容器的疲劳特性。图7是在280KV/cm的场作用下，在疲劳循环之前和1010次方波循环之后，单位为μC/cm2的极化的曲线图，作为单位为KV/cm的施加场的函数绘制。之前和之后的曲线不可分辨，表示1010次循环之后疲劳低于1％。在85℃109次循环之后，在85℃测得的特性变化率为大约20％。
例2
像例1那样准备锶铋钽电容器，还是只用母体的一次旋涂，因此，只用一个序列的旋涂、烘焙、RTP和退火步骤。但是在这个第二个例子中，测量最后的铁电薄膜，厚度只有47.5nm。而且，就像例1，在160℃进行热板烘焙1分钟，但是然后在260℃只烘焙2分钟，代替例1的4分钟。与例1的电容器一样进行那些测量。
图8显示了在1V测得的代表样品电容器的磁滞回线，作为单位为KV/cm的施加场的函数，绘制了单位为μC/cm2的极化值曲线图。在1V，以单位μC/cm2表示，2Pr值为大约9μC/cm2。图9显示了在3V测得的电容器的磁滞回线，作为单位为KV/cm的施加场的函数，绘制了单位为μC/cm2的极化值曲线图。在3V，以单位μC/cm2表示，2Pr值为大约11μC/cm2。图10是电流密度曲线图，单位为A/cm2，作为施加电压的函数绘制。在3V，电容器中的漏电流大约为3×10-7A/cm2，在5V，大约为5×10-6A/cm2。图11显示了样品电容器的疲劳特性。图11是在280KV/cm的场作用下，在疲劳循环之前和1010次方波循环之后，单位为μC/cm2的极化的曲线图，作为单位为KV/cm的施加场的函数绘制。之前和之后的曲线不可分辨，表示1010次循环之后疲劳低于1％。
例3
如例2那样准备锶铋钽电容器，除了用两次旋涂以形成层状超点阵材料的薄膜。进行两次旋涂、烘焙、RTP和退火步骤序列，每个序列淀积厚大约40nm的膜。与例1中的薄膜厚度相比，最后的铁电薄膜的厚度为大约85nm。与例1和例2相反，在N2气(代替O2气)进行退火和后退火的步骤。与测量例1的电容器一样进行测量。
在5V测量样品电容器，2Pr值为18μC/cm2，在5V测得的矫顽场2Ec为96KV/cm。在300KV/cm的场中测得的漏电流为7×10-9A/cm2。饱和电压为大约1V。在280KV/cm的场中进行1010次方波循环之后，测得的疲劳为大约3％。在85℃109次循环之后，在85℃测得的特性变化率为大约20％。
其它的实验表明，在具有商业竞争性的产率的情况下，利用传统的高温工艺不能够制造厚度不超过90nm的集成电路优质铁电材料的薄膜；也就是说，具有800℃加热温度或更高的工艺。具有在这样的高温制造的薄膜的电容器有很大的短路可能性。
已经描述了包含厚度不超过90nm的铁电材料薄膜、具有好的电性能和增加的密度的铁电存储器。已经描述了用于制造本发明的铁电薄膜的低温方法。与现有技术的教导相反，在本发明的方法中，工艺的加热温度从没有超过700℃，总的加热时间不超过两小时。已经发现这种低温工艺对于在商业制造设置中得到极薄膜的高产是非常有效的。应当理解，附图中显示的和本说明书中描述的特定实施例是为了举例，不应当认为是对下面的权利要求中将要描述的本发明的限制，此外，显然在不离开本发明的概念的情况下，本领域技术人员现在可以对所描述的具体实施例作出无数的使用和修改。例如，既然已经公开了铁电存储器包含厚度不超过90nm的铁电薄膜并具有好的电性能，就可以将该薄膜与其它结构相结合以提供在所描述的器件的基础上的变化。同样，既然已经公开了用于层状超点阵材料薄膜的低温制造方法，作为制造极薄铁电存储器工艺的可行部分，就可以在所描述的方法的基础上作出变化。而且很显然在某些情况下所描述的步骤可以以不同的顺序进行；或者等效的结构和工艺可以代替所描述的各种结构和工艺。因此，将本发明认做包含每一个新颖性特征以及存在于和/或通过制造工艺、电子器件和描述的电子器件制造方法所具有的特征的新颖结合。

Claims (20)

1.一种铁电集成电路存储器单元(100)包括：包含铁电薄膜(124)的铁电存储元件(128)和用于给所述铁电薄膜施加电场的电极(126)，所述存储器单元的特征在于所述铁电薄膜具有90纳米或更薄的厚度。
2.如权利要求1所述的铁电存储器单元，其特征还在于，所述厚度是500纳米或更薄。
3.如权利要求1或2所述的铁电存储器单元，其特征还在于，所述铁电薄膜具有大于7μC/cm2的极化率。
4.如权利要求1或2所述的铁电存储器单元，其特征还在于，所述铁电薄膜包括层状超点阵材料。
5.如权利要求4所述的铁电存储器单元，其中所述层状超点阵材料包括锶、铋和钽。
6.如权利要求4所述的铁电存储器单元，其特征还在于，所述层状超点阵材料包含u摩尔当量的锶，v摩尔当量的铋和w摩尔当量的钽，其中0.8≤u≤1.0，2.0≤v≤2.3和1.9≤w≤2.1。
7.如权利要求4所述的铁电存储器单元，其中所述层状超点阵材料包含锶、铋、钽和铌。
8.如权利要求7所述的铁电存储器单元，其特征还在于，所述层状超点阵材料包含u摩尔当量的锶，v摩尔当量的铋、w摩尔当量的钽和x摩尔当量的铌，其中0.8≤u≤1.0，2.0≤v≤2.3和1.9≤(w＋x)≤2.1。
9.一种铁电集成电路存储器单元(100)包括：包含铁电薄膜(124)的铁电存储元件(128)和用于给所述铁电薄膜施加电场的电极(126)，所述存储单元的特征在于，所述铁电薄膜包括层状超点阵材料，具有90纳米或更薄的厚度。
10.如权利要求9所述的铁电存储器单元，其特征还在于，所述厚度为500纳米或更薄。
11.如权利要求9或10所述的铁电存储器单元，其特征还在于，所述铁电薄膜具有大于7μC/cm2的极化率。
12.一种铁电集成电路存储器(100)的制造方法，包括：提供(212)基片(122)；提供(222)包含有效量的部分金属的母体，用于在加热所述母体时能自然形成铁电材料(124)；直接将所述母体涂覆到所述电极上以形成涂层；所述方法的特征在于步骤：
在不超过700℃的温度下加热(226，230)所述涂层，以便在所述基片上形成铁电材料的薄膜(124)，所述薄膜具有90nm或更薄的厚度。
完成(236)所述集成电路，使得在所述集成电路存储器的有源元件(128)中包含所述薄膜。
13.如权利要求12所述的方法，其特征还在于，进行所述加热步骤的总时间不超过两小时。
14.如权利要求12所述的方法，其特征还在于，所述加热包括快速热处理所述涂层的步骤，所述快速热处理步骤是在不超过675℃的温度下进行的。
15.如权利要求14所述的方法，其中所述快速热处理步骤进行30秒钟，斜率为100℃每秒。
16.如权利要求12、13、14或15所述的方法，其中所述涂覆步骤包括雾淀积。
17.如权利要求12、13、14或15所述的方法，其中所述薄膜具有不超过50nm的厚度。
18.如权利要求12、13、14或15所述的方法，其中所述铁电薄膜具有大于7μC/cm2的极化率。
19.如权利要求12、13、14或15所述的方法，其中所述铁电材料包括层状超点阵材料。
20.如权利要求19所述的方法，其中所述层状超点阵材料包括从由锶铋钽和锶铋钽铌构成的组中选出的材料。
CNB008027110A 1999-01-11 2000-01-07 具有铁电薄膜的铁电存储器及其制造方法 Expired - Lifetime CN1237618C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/228,578 US6104049A (en) 1997-03-03 1999-01-11 Ferroelectric memory with ferroelectric thin film having thickness of 90 nanometers or less, and method of making same
US09/228,578 1999-01-11

Publications (2)

Publication Number Publication Date
CN1337068A true CN1337068A (zh) 2002-02-20
CN1237618C CN1237618C (zh) 2006-01-18

Family

ID=22857740

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB008027110A Expired - Lifetime CN1237618C (zh) 1999-01-11 2000-01-07 具有铁电薄膜的铁电存储器及其制造方法

Country Status (7)

Country Link
US (1) US6104049A (zh)
EP (1) EP1151475A1 (zh)
JP (1) JP3730122B2 (zh)
KR (1) KR100417743B1 (zh)
CN (1) CN1237618C (zh)
TW (1) TW461110B (zh)
WO (1) WO2000042660A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1976039B (zh) * 2005-12-02 2011-06-01 三星电子株式会社 非易失性存储器及其操作方法
CN106206937A (zh) * 2015-01-15 2016-12-07 旺宏电子股份有限公司 具有金属保护层的可变电阻式存储器及其制造方法
CN109560040A (zh) * 2017-09-27 2019-04-02 台湾积体电路制造股份有限公司 集成电路及其形成方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330378A (ja) * 1998-05-19 1999-11-30 Murata Mfg Co Ltd 半導体装置
KR100301371B1 (ko) * 1998-07-03 2001-10-27 윤종용 반도체메모리장치및그의제조방법
US6602796B2 (en) * 1998-09-03 2003-08-05 Micron Technology, Inc. Chemical vapor deposition for smooth metal films
EP1382060A1 (en) * 2000-08-24 2004-01-21 Cova Technologies Incorporated SINGLE TRANSISTOR RARE EARTH MANGANITE fERROELECTRIC NONVOLATILE MEMORY CELL
DE10041699A1 (de) * 2000-08-24 2002-03-21 Infineon Technologies Ag Niedertemperatur-Prozessierung ferroelektrischer Strontium-Wismuth-Tantalat-Schichten und Herstellung ferroelektrischer Bauelemente daraus
US7112503B1 (en) 2000-08-31 2006-09-26 Micron Technology, Inc. Enhanced surface area capacitor fabrication methods
US7217615B1 (en) * 2000-08-31 2007-05-15 Micron Technology, Inc. Capacitor fabrication methods including forming a conductive layer
US6420230B1 (en) 2000-08-31 2002-07-16 Micron Technology, Inc. Capacitor fabrication methods and capacitor constructions
WO2002071477A1 (en) 2001-03-02 2002-09-12 Cova Technologies Incorporated Single transistor rare earth manganite ferroelectric nonvolatile memory cell
US6890768B2 (en) * 2001-03-09 2005-05-10 Symetrix Corporation Method of making layered superlattice material with ultra-thin top layer
US6437380B1 (en) 2001-03-28 2002-08-20 Symetrix Corporation Ferroelectric device with bismuth tantalate capping layer and method of making same
US6900487B2 (en) * 2001-06-29 2005-05-31 Oki Electric Industry Co., Ltd. Wiring layer structure for ferroelectric capacitor
US7105065B2 (en) 2002-04-25 2006-09-12 Micron Technology, Inc. Metal layer forming methods and capacitor electrode forming methods
KR100429374B1 (ko) * 2002-07-18 2004-04-29 주식회사 하이닉스반도체 강유전성 캐패시터 형성 방법
US6825517B2 (en) * 2002-08-28 2004-11-30 Cova Technologies, Inc. Ferroelectric transistor with enhanced data retention
US6621683B1 (en) * 2002-09-19 2003-09-16 Infineon Technologies Aktiengesellschaft Memory cells with improved reliability
US6714435B1 (en) 2002-09-19 2004-03-30 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US6888736B2 (en) 2002-09-19 2005-05-03 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US6614642B1 (en) * 2002-09-19 2003-09-02 Infineon Technologies Aktiengesellschaft Capacitor over plug structure
FR2849267B1 (fr) * 2002-12-20 2005-03-25 St Microelectronics Sa Fabrication d'un condensateur a capacite elevee
US7440255B2 (en) 2003-07-21 2008-10-21 Micron Technology, Inc. Capacitor constructions and methods of forming
US7592650B2 (en) * 2005-06-06 2009-09-22 M-Mos Semiconductor Sdn. Bhd. High density hybrid MOSFET device
TW200711126A (en) * 2005-09-11 2007-03-16 Fwu-Iuan Hshieh High density hybrid MOSFET device
US20070190670A1 (en) * 2006-02-10 2007-08-16 Forest Carl A Method of making ferroelectric and dielectric layered superlattice materials and memories utilizing same
KR100778227B1 (ko) * 2006-08-23 2007-11-20 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US7813193B2 (en) * 2008-06-19 2010-10-12 Texas Instruments Incorporated Ferroelectric memory brake for screening and repairing bits
US8962350B2 (en) 2013-02-11 2015-02-24 Texas Instruments Incorporated Multi-step deposition of ferroelectric dielectric material
US9548377B2 (en) * 2013-09-16 2017-01-17 Texas Instruments Incorporated Thermal treatment for reducing transistor performance variation in ferroelectric memories
JP6402528B2 (ja) * 2014-08-07 2018-10-10 富士通セミコンダクター株式会社 半導体装置及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5046043A (en) * 1987-10-08 1991-09-03 National Semiconductor Corporation Ferroelectric capacitor and memory cell including barrier and isolation layers
US5519234A (en) * 1991-02-25 1996-05-21 Symetrix Corporation Ferroelectric dielectric memory cell can switch at least giga cycles and has low fatigue - has high dielectric constant and low leakage current
US5198269A (en) * 1989-04-24 1993-03-30 Battelle Memorial Institute Process for making sol-gel deposited ferroelectric thin films insensitive to their substrates
EP0489519A3 (en) * 1990-12-04 1993-05-12 Raytheon Company Sol-gel processing of piezoelectric and ferroelectric films
US5434102A (en) * 1991-02-25 1995-07-18 Symetrix Corporation Process for fabricating layered superlattice materials and making electronic devices including same
US5508226A (en) * 1991-12-13 1996-04-16 Symetrix Corporation Low temperature process for fabricating layered superlattice materialsand making electronic devices including same
US5719416A (en) * 1991-12-13 1998-02-17 Symetrix Corporation Integrated circuit with layered superlattice material compound
US5382817A (en) * 1992-02-20 1995-01-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a ferroelectric capacitor with a planarized lower electrode
US5442585A (en) * 1992-09-11 1995-08-15 Kabushiki Kaisha Toshiba Device having dielectric thin film
JP3363301B2 (ja) * 1995-03-08 2003-01-08 シャープ株式会社 強誘電体薄膜被覆基板及びその製造方法及び強誘電体薄膜被覆基板によって構成された不揮発性メモリ
US5708302A (en) * 1995-04-26 1998-01-13 Symetrix Corporation Bottom electrode structure for dielectric capacitors
CN1199506A (zh) * 1995-06-07 1998-11-18 松下电子工业株式会社 包含基材和线路层、且在基材和线路层之间带有缓冲层的集成电路
JP3133922B2 (ja) * 1995-06-09 2001-02-13 シャープ株式会社 強誘電体薄膜被覆基板、その製造方法、及びキャパシタ構造素子
US5686745A (en) * 1995-06-19 1997-11-11 University Of Houston Three-terminal non-volatile ferroelectric/superconductor thin film field effect transistor
US5833745A (en) * 1995-11-15 1998-11-10 Mitsubishi Materials Corporation Bi-based ferroelectric composition and thin film, method for forming the thin film, and non-volatile memory
US5827773A (en) * 1997-03-07 1998-10-27 Sharp Microelectronics Technology, Inc. Method for forming polycrystalline silicon from the crystallization of microcrystalline silicon
US6541375B1 (en) * 1998-06-30 2003-04-01 Matsushita Electric Industrial Co., Ltd. DC sputtering process for making smooth electrodes and thin film ferroelectric capacitors having improved memory retention
TW419811B (en) * 1998-08-07 2001-01-21 Matsushita Electronics Corp Semiconductor device and its manufacturing method

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1976039B (zh) * 2005-12-02 2011-06-01 三星电子株式会社 非易失性存储器及其操作方法
CN106206937A (zh) * 2015-01-15 2016-12-07 旺宏电子股份有限公司 具有金属保护层的可变电阻式存储器及其制造方法
CN106206937B (zh) * 2015-01-15 2019-03-12 旺宏电子股份有限公司 具有金属保护层的可变电阻式存储器及其制造方法
CN109560040A (zh) * 2017-09-27 2019-04-02 台湾积体电路制造股份有限公司 集成电路及其形成方法
CN109560040B (zh) * 2017-09-27 2021-08-27 台湾积体电路制造股份有限公司 集成电路及其形成方法

Also Published As

Publication number Publication date
EP1151475A1 (en) 2001-11-07
US6104049A (en) 2000-08-15
TW461110B (en) 2001-10-21
KR100417743B1 (ko) 2004-02-11
JP3730122B2 (ja) 2005-12-21
WO2000042660A1 (en) 2000-07-20
CN1237618C (zh) 2006-01-18
KR20010101386A (ko) 2001-11-14
JP2002535838A (ja) 2002-10-22

Similar Documents

Publication Publication Date Title
CN1237618C (zh) 具有铁电薄膜的铁电存储器及其制造方法
US6495878B1 (en) Interlayer oxide containing thin films for high dielectric constant application
US6831313B2 (en) Ferroelectric composite material, method of making same and memory utilizing same
CN1169193C (zh) 工序被破坏的铁电膜的电压循环恢复
US20040211998A1 (en) Lanthanide series layered superlattice materials for integrated circuit applications
KR100433819B1 (ko) 초격자재료층및이를포함하는전자소자제조방법
US6815223B2 (en) Low thermal budget fabrication of ferroelectric memory using RTP
CN1236986A (zh) 利用氧来抑制和修复氢退化的制造铁电集成电路的方法
JPH11502673A (ja) 積層超格子材料およびそれを含む電子デバイスの低温製造方法
JP3803583B2 (ja) 超格子材料を製造する高速ランプアニール法
US20020168785A1 (en) Ferroelectric composite material, method of making same, and memory utilizing same
US20040048455A1 (en) Method of making layered superlattice material with improved microstructure
JPH06305713A (ja) ゾルーゲル法による強誘電体膜の形成方法及びキャパシタの製造方法、及びその原料溶液
JPH08502628A (ja) 層状超格子物質を作製し、それを含む電子デバイスを作製する方法
JP2003510839A (ja) バリア層を有する集積回路およびその製造方法
CN1236987A (zh) 制造铁电集成电路的方法
US6245580B1 (en) Low temperature process for fabricating layered superlattice materials and making electronic devices including same
JP2003524298A (ja) 層状超格子材料を作製するための不活性ガスアニールおよび低温前処理を用いる方法および層状超格子材料を含む電子デバイスを製造する方法
US6582972B1 (en) Low temperature oxidizing method of making a layered superlattice material
US6362503B1 (en) Low temperature process for fabricating layered superlattice materials and making electronic devices including same
CN100355042C (zh) 铁电存储元件及制造具有超薄顶层的层状超晶格材料的方法
JP2004519856A (ja) 改良された微細構造を有する積層超格子材料の製造方法

Legal Events

Date Code Title Description
C06 Publication
C10 Entry into substantive examination
PB01 Publication
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20060118