CN109560040A - 集成电路及其形成方法 - Google Patents

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Abstract

本申请涉及一种包含用以增进电极粘合性的粘合层的集成电路及其形成方法。一些实施例中，集成电路包含连通柱介电层、粘合层及第一电极。粘合层上覆连通柱介电层，第一电极上覆并直接接触粘合层。粘合层在第一电极接触粘合层的界面处具有第一表面能，第一电极在界面处具有第二表面能。并且，第一表面能大于第二表面能，用以增进粘合性。

Description

集成电路及其形成方法
技术领域
本发明实施例涉及集成电路及其形成方法，特别涉及包含用以增进电极粘合性的粘合层的集成电路及其形成方法。
背景技术
集成电路(IC)包括共同整合在一个半导体基底上的一组电子电路。在集成电路(IC)的制造期间，进行半导体工艺的多步骤的历程而在半导体基底上逐渐形成这些电子电路。这些半导体工艺的范例包括沉积和图案化。
发明内容
本发明的一些实施例提供集成电路的形成方法，此方法包含延伸穿过连通柱介电层形成连通柱；形成粘合层，此粘合层覆盖连通柱介电层和连通柱；以及形成第一电极层，此第一电极层上覆并直接接触粘合层，其中粘合层在第一电极层接触粘合层的界面处具有第一表面能，其中第一电极层在界面处具有第二表面能，且其中第一表面能大于第二表面能。
本发明的一些实施例提供集成电路，此集成电路包含介电层、上覆介电层的粘合层、以及上覆并直接接触粘合层的第一电极。粘合层在第一电极接触粘合层的界面处具有第一表面能，第一电极在界面处具有第二表面能，且第一表面能大于第二表面能。
本发明的一些实施例提供集成电路的形成方法，此方法包含在连通柱介电层中形成第一连通柱，则第一连通柱的顶表面与连通柱介电层的顶表面共平面；形成导电粘合层，此导电粘合层上覆并直接接触连通柱介电层的顶表面及第一连通柱的顶表面，其中连通柱介电层在连通柱介电层的顶表面处具有第一表面能；形成第一金属层，此第一金属层上覆并直接接触导电粘合层，其中导电粘合层在第一金属层接触导电粘合层的界面处具有第二表面能，其中第一金属层在界面处具有一第三表面能，并且其中第三表面能大于第一表面能且小于第二表面能；形成电极间介电层，此电极间介电层覆盖第一金属层；形成第二金属层，此第二金属层覆盖电极间介电层；图案化第一金属层、电极间介电层、和第二金属层，以界定上覆第一连通柱的电子装置；以及形成第二连通柱，此第二连通柱上覆并直接接触电子装置。
附图说明
经由以下的详细描述配合附图，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1是根据一些实施例，包含用以增进电极粘合性的粘合层的集成电路(IC)的剖面示意图。
图2是根据如图1所示的集成电路(IC)的一些较详细实施例，其中粘合层和电极整合至一个电子装置中的剖面示意图。
图3～图13是根据一些实施例的形成集成电路(IC)的方法的一系列剖面示意图，此集成电路(IC)包含具有用以增进电极粘合性的粘合层的电子装置。
图14是根据如图3～图13所示的方法的一些实施例的流程图。
附图标记说明：
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300～剖面示意图；
102～粘合层；
102s、108s、110s～顶表面；
104～第一电极；
106～基底；
106l～逻辑区；
106m～存储区；
108～连通柱介电层；
110～第一电极连通柱；
111～界面；
112～第一扩散阻障层；
202～电子装置；
204～电极间元件；
206～第二电极；
208～间隔物；
210、222～层间介电层；
212～密封层；
214～第二电极连通柱；
216～第一导电线；
218～第二扩散阻障层；
220～半导体基底；
224～半导体装置；
224a～第一半导体装置；
224b～第二半导体装置；
226～互连结构；
228～额外导电线；
230～额外导电连通柱；
502～第一电极层；
502s～底表面；
602～电极间夹层；
702～第二电极层；
802、1204～光刻胶掩模；
1202～连通柱开口；
1400～流程图；
1402、1404、1406、1408、1410、1412、1414、1416、1418、1420～阶段；
Ta、Te～厚度。
具体实施方式
以下内容提供了很多不同的实施例或范例，用于实现本发明实施例的不同部件。组件和配置的具体实施例或范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本发明实施例可能在许多范例中重复元件符号及/或字母。这些重复是为了简化和清楚的目的，其本身并非代表所讨论各种实施例及/或配置之间有特定的关系。
此外，此处可能使用空间上的相关用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”和其他类似的用语，以便描述如图所示的一元件或部件与其他元件或部件之间的关系。此空间上的相关用语除了包含图中示出的方位外，也包含使用或操作中的装置或设备的不同方位。装置或设备可以被转至其他方位(旋转90度或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。更进一步，“第一”、“第二”、“第三”、“第四”、和其他类似的用语只是用于上位化表示，因而这类用语可以在多个实施例之间互换。举例而言，一个元件(例如，开口)可以在一些实施例中被称为一个“第一”元件，而此元件可以在其他实施例中被称做一个“第二”元件。
根据形成集成电路(IC)的工艺，提供包括连通柱和连通柱介电层的基底。连通柱位于连通柱介电层中，则连通柱的顶表面与连通柱介电层的顶表面是共平面或实质上共平面。在基底之上沉积金属层，金属层直接接触基底，并之后图案化金属层以界定出上覆连通柱的电极。电极可以例如部分地界定金属-绝缘体-金属(metal-insulator-metal，MIM)电容、电阻式随机存取存储(resistive random-access memory，RRAM)单元、磁阻式随机存取存储(magnetoresistive random-access memory，MRAM)单元、导电桥随机存取存储(conductive-bridging random-access memory，CBRAM)单元、或集成电路的一些其他电子组件。
金属层与电极通常是银，因为银在所有金属中具有最高的导电性。然而，若金属层是银且经由基底的材料(例如，单晶硅或二氧化硅)而直接接触基底，那么因为银相对于基底的此材料具有相对较高的表面能，就会产生挑战。举例而言，金属层可在连通柱介电层的二氧化硅直接接触基底。许多挑战中主要的是粘合性稳定度和物质迁移/材料迁移(material migration)。
银具有低热稳定性，因而银很容易在一般形成集成电路期间使用的高温下凝聚成团(agglomeration)。此种高温可例如包括超过约800℃、1000℃、1200℃、或1400℃的温度，及/或在后段工艺(back-end-of-line，BEOL)的金属化工艺中或其他在形成集成电路期间进行的工艺的温度。由于金属层相对于基底所具有的高表面能，金属层对于基底具有低粘合性稳定度，且无法充分地粘合至基底以防止金属层在高温下凝聚成团。因此，在形成集成电路期间，金属层可能发生凝聚成团，因而金属层中可能形成空隙(voids)，并且对于电极的电场均匀性有负面的影响。不均匀的电场可能进而在集成电路的主体制造期间导致产率不良及/或不均匀的性能参数。当集成电路的功能密度持续性地增加，则预期电场密度均匀性变得更加重要。并且由于高表面能，金属层的材料可能很容易地从金属层迁移到基底中。这可能进而导致基底中的半导体装置的参数偏移，这例如是由半导体装置的掺杂轮廓的偏移造成的。
有鉴于上述内容，本申请的多个实施例是导向增进电极粘合性稳定度的方法。一些实施例中，提供基底。基底具有顶表面，此顶表面具有第一表面能。形成上覆并直接接触基底的顶表面的导电粘合层。导电粘合层具有顶表面，此顶表面具有第二表面能。形成上覆导电粘合层的顶表面的第一电极层。第一电极层具有底表面，此底表面具有第三表面能，第三表面能小于第二表面能并且大于第一表面能。更进一步，此底表面直接接触导电粘合层的顶表面。然后将第一电极层图案化成为第一电极。
相对于第一电极层，导电粘合层具有的相对较高的表面能促进了第一电极层的材料与导电粘合层的材料之间的粘合性。这促进了“润湿效应(wettingeffect)”，其中第一电极的材料倾向分散并完全“润湿(wet)”导电粘合层。因此，无论第一电极层是否是银，第一电极层均不会凝聚成团且不会形成空隙。这进而达到高电场均匀性。更进一步，导电粘合层可以加倍地作为扩散阻障层，防止第一电极层的材料迁移(例如，扩散)到基底。这进而防止基底的掺杂轮廓的偏移，并因而防止半导体装置的参数偏移。上述内容共同地产生高产率的结果。
参照图1，其提供一些实施例的集成电路(IC)的剖面示意图100，此集成电路(IC)具有用以增进第一电极104对基底106的粘合性的粘合层102。如图式所示，基底106支撑粘合层102和第一电极104，且基底106包括连通柱介电层108。一些实施例中，基底106还包括向连通柱介电层108的顶部内凹陷的第一电极连通柱110，则第一电极连通柱110的顶表面110s与连通柱介电层108的顶表面108s是共平面或实质上共平面。连通柱介电层108可以是或者包括例如氧化硅、氮化硅、碳化硅、富硅氧化物(silicon rich oxide，SRO)、低介电常数(lowκ)介电材料、一些其他介电材料、或上述的任意组合。本文中所使用的低介电常数(lowκ)介电材料可以是具有介电常数(κ)小于约3.9、3、2、或1的介电材料。第一电极连通柱110可以是或者包括例如钨、铜、铝铜合金、铝、一些其他金属、或一些其他导电材料。
一些实施例中，基底106还包括位于连通柱介电层108和第一电极连通柱110下方的额外结构(例如，未示出的半导体装置)。更进一步，一些实施例中，第一扩散阻障层112杯形围绕第一电极连通柱110的下侧，以衬垫第一电极连通柱110的底表面和第一电极连通柱110的侧壁。第一扩散阻障层112阻挡第一电极连通柱110的材料迁移(例如，扩散)至第一电极连通柱110的范围之外。第一扩散阻障层112可以例如是氮化钛、氮化钽、或适用于第一电极连通柱110的材料的一些其他阻障材料。
粘合层102上覆连通柱介电层108，且在一些实施例中，粘合层102并上覆第一电极连通柱110。一些实施例中，粘合层102直接接触连通柱介电层108的顶表面108s及/或第一电极连通柱110的顶表面110s。更进一步，粘合层102位于第一电极104的下方且直接接触第一电极104。在粘合层102和第一电极104直接接触的界面111处，粘合层102具有第一表面能，而第一电极104具有第二表面能。第一表面能大于第二表面能，以促进第一电极104和粘合层102之间的粘合性，并因此在形成集成电路的期间，第一电极104不会发生凝聚成团而形成空隙。这进而达到跨第一电极104的高电场均匀性以及集成电路主体制造期间的高产率。更进一步，和第一电极104相比，粘合层102具有高热稳定性，使得粘合层102不会在形成集成电路期间所使用的温度下发生凝聚成团。
一些实施例中，第一表面能是约1.5～1.7焦耳/平方米(J/m2)，且第二表面能是约1.0～1.3J/m2。一些实施例中，第一表面能和第二表面能大于位于连通柱介电层108的顶表面108s的连通柱介电层108的第三表面能。举例而言，第一表面能和第二表面能可大于约1J/m2，而第二表面能可小于约0.8J/m2。粘合层102可以是或者包括例如纯钛、氮化钛、铜、或其表面能比第一电极104的表面能更高的一些其他导电材料。第一电极104可以是或者包括例如银或一些其他金属。一些实施例中，第一电极104在界面111处是或者包括纯银，而粘合层102在界面111处是纯钛或氮化钛、或者包括纯钛或氮化钛。一些实施例中，第一电极104在界面111处是纯银或者包括纯银，而粘合层102在界面111处是铜或者包括铜。
一些实施例中，粘合层102加倍地作为扩散阻障层，防止第一电极104的材料迁移(例如，扩散)至基底106。一些此种实施例中，这防止了位于第一电极连通柱110下方的半导体装置(未示出)的掺杂轮廓的偏移。防止掺杂轮廓偏移则防止半导体装置的参数偏移，而可进而增加集成电路的主体制造期间的产率。一些实施例中，粘合层102是或者包括过渡金属或金属化合物。举例而言，粘合层102可包括例如纯钛、氮化钛、或一些其他过渡金属或金属化合物。一些实施例中，粘合层102是均相的(homogeneous)(例如，单一材料)。一些实施例中，粘合层102具有的厚度Ta是约10埃～20埃(angstroms)、约25埃～35埃、约15埃～30埃、约15埃～22埃、或约22埃～30埃之间。
一些实施例中，第一电极104是或者包括电化学活性金属或一些其他金属。电化学活性金属可以是或者包括例如银(Ag)或一些其他电化学活性金属。一些实施例中，第一电极104是均相的(例如，单一材料)。一些实施例中，第一电极104具有的厚度Te是约300埃～500埃、约700埃～900埃、约400埃～800埃、约400埃～600埃、或约600埃～800埃之间。一些实施例中，第一电极104的厚度Te是粘合层102的厚度Ta的约5倍～50倍、约5倍～25倍、或约25倍～50倍之间。
参照图2，其提供如图1所示的集成电路(IC)的一些较详细实施例的剖面示意图200，其中粘合层102和第一电极104整合至一个电子装置202中。电子装置202可以例如是电阻式随机存取存储(RRAM)单元、磁阻式随机存取存储(MRAM)单元、导电桥随机存取存储(CBRAM)单元、金属-绝缘体-金属(MIM)电容、一些其他类型的存储单元、或一些其他类型的电子装置。
如图所示，电子装置202包括粘合层102、上覆粘合层102的第一电极104、上覆第一电极104的电极间(inter-electrode)元件204、以及上覆电极间元件204的第二电极206。电极间元件204可以是或者包括例如介电层、数据储存元件、或一些其他材料或结构。数据储存元件可以例如是经由其电阻以储存数据位元(例如“1”或“0”)、且根据跨数据储存元件施加的电压而在高电阻态和低电阻态之间可反复改变的材料或结构。第二电极206可以是或者包括例如铂(Pt)、铱(Ir)、金(Au)、钨(W)、一些其他金属、氮化钛(TiN)、一些其他导电金属氮化物、一些其他导电材料、或上述的任意组合。
在一些电子装置202是金属-绝缘体-金属(MIM)电容的实施例中，电极间元件204是或者包括二氧化硅、高介电常数(highκ)介电材料、或一些其他介电材料。本文中所使用的高介电常数(highκ)介电材料是介电常数(κ)大于约3.9、5、10、15、或20的介电材料。在一些电子装置202是电阻式随机存取存储(RRAM)单元的实施例中，电极间元件204包括介电层，且一些实施例中，电极间元件204还包括上覆介电层的覆盖层。介电层可以例如是富硅氧化物(SRO)、氧化铪、一些其他高介电常数(highκ)介电材料、或一些其他介电材料。覆盖层可以例如是钛、铪、铝、或一些其他的和第二电极206相比与氧具有高反应性(例如，依据大量能量与氧反应)的金属。在一些电子装置202是磁阻式随机存取存储(MRAM)单元的实施例中，电极间元件204是或者包括金属穿隧接面(metal tunnel junction、MTJ)及/或包括下层铁磁板(ferromagnetic plate)、上覆下层铁磁板的介电层、和上覆介电层的上层铁磁板。在一些电子装置202是导电桥随机存取存储(CBRAM)单元的实施例中，电极间元件204是或者包括固态电解质。
一些实施例中，在连通柱介电层108上设置一对间隔物208，且这些间隔物208分别位于第一电极104的两个相对侧壁的边界。为了容易示出，图中仅将间隔物208的其中一个标示出208。一些实施例中，这些间隔物208也分别位于粘合层102的两个相对侧壁的边界，以及/或者分别位于电极间元件204的两个相对侧壁的边界。间隔物208可以是或者包括例如氧化硅、氮化硅、氮氧化硅、一些其他介电材料、或上述的任意组合。
上层的层间介电(interlayer dielectric，ILD)层210覆盖连通柱介电层108和电子装置202，且在一些实施例中，密封层212覆盖连通柱介电层108和电子装置202。密封层212共形地(conformally)衬垫电子装置202，且密封层212可以例如是氮化硅、氧化硅、氮氧化硅、或一些其他介电层。更进一步，在为了形成上覆电子装置202的第二电极连通柱214而形成开口时，密封层212可以作为蚀刻停止层。当密封层212存在时，上层的层间介电(ILD)层210上覆密封层212。更进一步，上层的层间介电(ILD)层210可以例如是氧化硅、氮化硅、氮氧化硅、低介电常数(lowκ)介电材料、极低介电常数(extreme lowκ)介电材料、一些其他介电材料、或上述的任意组合。本文中，极低介电常数(extreme lowκ)介电材料是具有介电常数(κ)小于约2或1的低介电常数(lowκ)介电材料。
第二电极连通柱214从电子装置202延伸穿过上层的层间介电(ILD)层210至上覆电子装置202的第一导电线216，以将电子装置202电性耦接至第一导电线216。一些实施例中，第二扩散阻障层218杯形围绕第二电极连通柱214的下侧，以衬垫第二电极连通柱214的底表面和第二电极连通柱214的侧壁。第二扩散阻障层218阻挡第二电极连通柱214的材料迁移(例如，扩散)至第二电极连通柱214的范围之外。第二扩散阻障层218可以例如是氮化钛、氮化钽、或适用于第二电极连通柱214的材料的一些其他阻障材料。
基底106位于电子装置202下方并支撑电子装置202。基底106除了包括连通柱介电层108，还包括半导体基底220和下层的层间介电(ILD)层222。半导体基底220和下层的层间介电(ILD)层222堆叠在连通柱介电层108之下，则下层的层间介电(ILD)层222垂直地位于半导体基底220和连通柱介电层108之间。半导体基底220可以例如是主体硅基底、绝缘体上覆硅(silicon-on-insulator，SOI)基底、或一些其他半导体基底。下层的层间介电(ILD)层222可以例如是氧化硅、氮化硅、氮氧化硅、低介电常数(lowκ)介电材料、极低介电常数(extreme lowκ)介电材料、一些其他介电材料、或上述的任意组合。
一或多个半导体装置224上覆半导体基底220，且垂直地位于半导体基底220和下层的层间介电(ILD)层222之间。此(些)半导体装置224向半导体基底220的顶部内凹陷，且半导体装置224可以例如是绝缘栅极场效应晶体管(insulated gate field-effecttransistors，IGFET)、金属氧化物半导体(metal-oxide-semiconductor，MOS)装置、一些其他半导体装置、或上述的任意组合。一些实施例中，此(些)半导体装置224包括位于电子装置202下方且电性耦接至电子装置202的第一半导体装置224a。当电子装置202是阵列中的许多类似装置的其中一者，第一半导体装置224a可例如作为电子装置202的存取装置。一些实施例中，电子装置202是内嵌式存储单元，则半导体基底220包括存储区106m和逻辑区106l。一些实施例中，电子装置202和第一半导体装置224a位于存储区106m上，而第二半导体装置224b位于逻辑区106l上。
互连结构226位于下层的层间介电(ILD)层222、上层的层间介电(ILD)层210、和连通柱介电层108之内。互连结构226电性耦接至电子装置202，且还电性耦接至半导体装置224。一些实施例中，互连结构226界定从第一半导体装置224a到电子装置202的导电路径。互连结构226包括多个导电线及多个导电连通柱。导电线包括第一导电线216，且还包括多个额外导电线228。为了容易示出，图中仅将额外导电线228的其中一些标示出228。导电连通柱包括第一电极连通柱110和第二电极连通柱214，且还包括多个额外导电连通柱230。为了容易示出，图中仅将额外导电连通柱230的其中一些标示出230。
将导电线(例如，第一导电线216及/或额外导电线228)以及导电连通柱(例如，第一电极连通柱110、第二电极连通柱214及/或额外导电连通柱230)堆叠，以界定使半导体基底220上的多个装置(例如，电子装置202及/或半导体装置224)互连的导电路径。一些实施例中，至少一些(例如，全部的)导电线的各者为导电路径提供侧向拉线(lateralrouting)，且/或导电线的各者从导电连通柱的一者侧向延伸至导电连通柱的另一者。更进一步，一些实施例中，至少一些(例如，全部的)导电连通柱的各者为导电路径提供垂直方向拉线(vertical routing)，且/或导电连通柱的各者从导电线的一者垂直延伸至导电线的另一者或半导体基底220上的一个装置(例如，电子装置202及/或半导体装置224)。导电线和导电连通柱可以是或者包括例如铝、铜、铝铜合金、钨、一些其他金属、一些其他导电材料、或上述的任意组合。
参照图3～图13，其提供根据一些实施例的形成集成电路(IC)的方法的一系列剖面示意图300～1300，此集成电路(IC)包括具有用以增进电极粘合性的粘合层的电子装置。由于粘合层相对于电极具有高表面能，粘合层可以例如防止电极中产生空隙。电子装置可以例如对应至图2的电子装置202。
如图3的剖面示意图300所示，提供基底106。基底106包括连通柱介电层108。更进一步，一些实施例中，基底106包括向连通柱介电层108的顶部内凹陷的第一电极连通柱110，则第一电极连通柱110的顶表面110s与连通柱介电层108的顶表面108s是共平面或实质上共平面。连通柱介电层108可以是或者包括例如氧化硅、碳化硅、氮化硅、富硅氧化物(SRO)、一些其他介电材料、或上述的任意组合。第一电极连通柱110可以是或者包括例如钨、铜、铝铜合金、铝、一些其他金属、或一些其他导电材料。
一些实施例中，基底106包括位于连通柱介电层108下方的额外结构。举例而言，如图2所示，基底106可包括堆叠在连通柱介电层108之下的半导体基底、一或多个半导体装置、导电连通柱、和导电线。更进一步，一些实施例中，第一扩散阻障层112杯形围绕第一电极连通柱110的下侧，则第一扩散阻障层112衬垫第一电极连通柱110的底表面和第一电极连通柱110的侧壁。第一扩散阻障层112可以是或包括例如氮化钛、钛、钽、氮化钽、或适用于第一电极连通柱110的材料的一些其他导电阻障材料。
如图4的剖面示意图400所示，形成粘合层102以覆盖基底106。更进一步，一些实施例中，粘合层102直接接触连通柱介电层108的顶表面108s及/或第一电极连通柱110的顶表面110s。粘合层102在粘合层102的顶表面102s处具有第一表面能，而连通柱介电层108在连通柱介电层108的顶表面108s处具有第二表面能。一些实施例中，第一表面能大于第二表面能。举例而言，第一表面能可以例如是约1.5～1.8J/m2、约1～1.5J/m2、或约1.5～2.0J/m2，且/或第二表面能可以例如是约0.2～0.8J/m2、约0.6～0.8J/m2、或约0.2～0.4J/m2。更进一步，粘合层102可以是或者包括例如纯钛、氮化钛、或其他导电粘合材料，及/或可以例如是均相的(例如，单一材料)。还更进一步，粘合层102可例如具有的厚度Ta是约10埃～30埃、约5埃～20埃、约15埃～40埃之间。一些实施例中，粘合层102由化学气相沉积(CVD)、物理气相沉积(PVD)、或其他沉积工艺来形成。
如图5的剖面示意图500所示，形成第一电极层502以覆盖粘合层102，则第一电极层502的底表面502s直接接触粘合层102的顶表面102s。第一电极层502在第一电极层502的底表面502s处具有第三表面能，且粘合层102在粘合层102的顶表面102s处具有第一表面能。更进一步，第三表面能小于第一表面能，以增进第一电极层502和粘合层102之间的粘合性，因而第一电极层502在形成期间不会凝聚成团且不会形成空隙。这进而可达到跨越后续由第一电极层502所形成的电极的高电场均匀性，及/或达到集成电路主体制造期间的高产率。一些实施例中，当第一表面能是约1.5～1.8J/m2、约1.2～1.5J/m2、或约1.5～2.0J/m2，第三表面能是约0.8～1.2J/m2、约1.1～1.2J/m2、或约1.0～1.2J/m2。更进一步，一些实施例中，第三表面能大于连通柱介电层108的第二表面能。
第一电极层502可以是或者包括例如纯银、银合金、纯铜、铜合金、第10族或第11族金属、第10族或第11族金属化合物、一些其他金属或金属化合物、或其表面能比粘合层102的表面能更低的一些其他金属。一些实施例中，第一电极层502是纯银或银合金，且粘合层102是纯钛或氮化钛。一些实施例中，第一电极层502是电化学活性的、与粘合层冶金性相容的(metallurgically compatible)、均相的(例如，单一材料)、或上述的任意组合。一些实施例中，第一电极层502是一种材料，使得粘合层102相对此材料是扩散阻障层，而可以防止第一电极层502的材料污染基底106。第一电极层502可以例如具有的厚度Te是约200埃～400埃、约100埃～1000埃、或约400埃～800埃之间，及/或此厚度Te是粘合层102的厚度Ta的约5倍～50倍、约5倍～25倍、或约25倍～50倍之间。一些实施例中，第一电极层502由沉积工艺(例如，化学气相沉积(CVD)或物理气相沉积(PVD))及/或镀(plating)工艺(例如，电镀、无电镀等)形成。
如图6的剖面示意图600所示，形成电极间夹层602以覆盖第一电极层502。根据所制作的电子装置，电极间夹层602可以是或者包括例如介电层、数据储存层、一些其他功能层、或上述的任意组合。举例而言，当电子装置是电阻式随机存取存储(RRAM)单元或金属-绝缘体-金属(MIM)电容，电极间夹层602可以是或者包括富硅氧化物(SRO)、氧化铪、或一些其他高介电常数(highκ)介电材料。在另外的范例中，当电子装置是磁阻式随机存取存储(MRAM)单元，电极间夹层602可以是或者包括第一铁磁板、上覆第一铁磁板的介电层、和上覆介电层的第二铁磁板。一些实施例中，电极间夹层602由化学气相沉积(CVD)、物理气相沉积(PVD)、溅镀、一些其他沉积工艺、或上述的任意组合形成。
如图7的剖面示意图700所示，形成第二电极层702以覆盖电极间夹层602。第二电极层702可以是或者包括例如铂(Pt)、铱(Ir)、金(Au)、钨(W)、一些其他金属、氮化钛(TiN)、一些其他导电金属氮化物、一些其他导电材料、或上述的任意组合。更进一步，相对于第一电极层502，第二电极层702可以例如是电化学惰性的(electrochemically inert)。一些实施例中，第二电极层702由沉积工艺(例如，化学气相沉积(CVD)或物理气相沉积(PVD))及/或镀(plating)工艺(例如，电镀、无电镀等)形成。
如图8的剖面示意图800所示，将第二电极层702(参见图7)、电极间夹层602(参见图7)、和第一电极层502(参见图7)图案化，以形成电子装置202。一些实施例中，将第二电极层702、电极间夹层602和第一电极层502图案化时一并将粘合层102图案化。将电子装置202定位在基底106的装置区中，并且在一些实施例中，电子装置202并上覆第一电极连通柱110。更进一步，电子装置202包括粘合层102、上覆粘合层102的第一电极104、上覆第一电极104的电极间元件204以及上覆电极间元件204的第二电极206的至少一部份。第一电极104由第一电极层502形成，电极间元件204由电极间夹层602形成，而第二电极206由第二电极层702形成。可以例如经由蚀刻工艺或一些其他图案化工艺来进行此图案化。
一些实施例中，进行图案化的工艺包括在第二电极层702上形成光刻胶掩模802，用以覆盖并标定基底106的装置区。举例而言，可以在第二电极层702上沉积光刻胶层，随后使用光刻技术将光刻胶层图案化成为光刻胶掩模802。然后在光刻胶掩模802就定位时，对第二电极层702、电极间夹层602、第一电极层502和粘合层102施加一或多个蚀刻剂，直到露出基底106。之后，可以剥除或以其他方式移除光刻胶掩模802。
如图9的剖面示意图900所示，形成一对间隔物208，则这些间隔物208分别衬垫第一电极104的两个相对侧壁。一些实施例中，这些间隔物208也分别衬垫电极间元件204的两个相对侧壁，以及/或者分别衬垫粘合层102的两个相对侧壁。更进一步，一些实施例中，第一电极104的两个相对侧壁分别与电极间元件204的两个相对侧壁共平面或实质上共平面，且/或分别与粘合层102的两个相对侧壁共平面或实质上共平面。间隔物208可以是或者包括例如氮化硅、氧化硅、氮氧化硅、一些其他介电材料、或上述的任意组合。
一些实施例中，形成间隔物208的工艺包括沉积间隔物层以覆盖基底106和电子装置202，且进一步衬垫电子装置202的侧壁。间隔物层可以例如由共形(conformal)沉积工艺形成、及/或例如可由化学气相沉积(CVD)、物理气相沉积(PVD)、或一些其他沉积工艺形成。然后进行回蚀(etch back)至间隔物层中，以移除间隔物层的水平段而不移除间隔物的垂直段，借此存留的垂直段则界定出间隔物208。
如图10的剖面示意图1000所示，形成密封层212以覆盖基底106、电子装置202、和间隔物208，且进一步衬垫电子装置202和间隔物208的侧壁，以密封电子装置202。密封层212可以是或者包括例如氮化硅、氧化硅、氮氧化硅、或一些其他介电材料。更进一步，密封层212可以例如由共形(conformal)沉积工艺形成、及/或例如可由化学气相沉积(CVD)、物理气相沉积(PVD)、或一些其他沉积工艺形成。
如图11的剖面示意图1100所示，形成层间介电(ILD)层210以覆盖基底106、电子装置202、间隔物208、和密封层212，且形成的层间介电(ILD)层210更进一步具有平坦的或实质上平坦的顶表面。层间介电(ILD)层210可以例如是氧化硅、氮化硅、氮氧化硅、低介电常数(lowκ)介电材料、极低介电常数(extreme lowκ)介电材料、一些其他介电材料、或上述的任意组合。一些实施例中，形成层间介电(ILD)层210的工艺包括沉积层间介电(ILD)层210以及随后朝向层间介电(ILD)层210的顶表面内进行平坦化工艺。沉积步骤可以例如由化学气相沉积(CVD)、物理气相沉积(PVD)、溅镀、一些其他沉积工艺、或上述的任意组合所进行。平坦化的步骤可以例如经由化学机械研磨(chemical mechanical polish，CMP)或一些其他平坦化工艺所进行。
如图12的剖面示意图1200所示，将层间介电(ILD)层210和密封层212图案化，以界定上覆并露出第二电极206的连通柱开口1202。此图案化可以经由例如蚀刻工艺或一些其他图案化工艺所进行。一些实施例中，进行图案化的工艺包括在层间介电(ILD)层210上形成光刻胶掩模1204，使得光刻胶掩模1204具有连通柱开口1202的图案设计(layout)。举例而言，可以在层间介电(ILD)层210上沉积光刻胶层，随后使用光刻技术将光刻胶层图案化成为光刻胶掩模1204。然后在光刻胶掩模1204就定位时，对层间介电(ILD)层210和密封层212施加一或多个蚀刻剂，直到露出第二电极206。之后，可以剥除或以其他方式移除光刻胶掩模1204。
如图13的剖面示意图1300所示，在连通柱开口1202(参见图12)之内形成第二电极连通柱214。更进一步，一些实施例中，形成第二扩散阻障层218，以衬垫连通柱开口1202，且将第二电极连通柱214与层间介电(ILD)层210、密封层212和第二电极206分隔开来。第二电极连通柱214可以是或者包括例如钨、铜、铝铜合金、铝、一些其他金属、或一些其他导电材料。第二扩散阻障层218可以是或者包括例如氮化钛、钛、钽、氮化钽、或适用于第二电极连通柱214的材料的一些其他导电阻障材料。
一些实施例中，形成第二电极连通柱214的工艺包括形成导电层以覆盖层间介电(ILD)层210并填充连通柱开口1202。导电层可以经由例如化学气相沉积(CVD)、物理气相沉积(PVD)、溅镀、无电镀、电镀、或一些其他沉积或镀工艺所形成。然后对导电层向内进行平坦化直到抵达层间介电(ILD)层210，借此由导电层形成第二电极连通柱214。平坦化可以例如经由化学机械研磨(CMP)或一些其他平坦化工艺来进行。一些实施例中，此工艺还包括形成第二扩散阻障层218以覆盖层间介电(ILD)层210且共形地衬垫连通柱开口1202。在这些实施例中，导电层形成在第二扩散阻障层218之上，而平坦化也是对第二扩散阻障层218向内进行。
参照图14，其提供如第3～13图所示的方法的一些实施例的流程图1400。
在阶段1402，提供包括连通柱介电层和第一电极连通柱的基底。第一电极连通柱向连通柱介电层的顶部内凹陷，则第一电极连通柱的顶表面与连通柱介电层的顶表面是共平面或实质上共平面。参见例如图3。一些实施例中，省略第一电极连通柱。一些实施例中，第一电极连通柱的底表面电性耦接至位于第一电极连通柱下方的导电线与导电连通柱的交替堆叠。一些实施例中，交替堆叠将第一电极连通柱电性耦接至位于第一电极连通柱下方的半导体装置。
在阶段1404，形成粘合层以覆盖基底。参见例如图4。
在阶段1406，形成第一电极层以覆盖并直接接触粘合层，其中和第一电极层相比，粘合层具有较高的表面能。参见例如图5。一些实施例中，第一电极层具有单一表面能，粘合层具有单一表面能。
在阶段1408，形成电极间夹层以覆盖第一电极层。参见例如图6。电极间夹层可以例如是介电层、数据储存层、或一些其他类型的层。
在阶段1410，形成第二电极层以覆盖电极间夹层。参见例如图7。
在阶段1412，将第一电极层、第二电极层、和电极间夹层图案化，以界定上覆第一电极连通柱的电子装置。参见例如图8。电子装置包括第一电极、上覆第一电极的电极间元件、以及上覆电极间元件的第二电极。第一电极是由第一电极层所形成，电极间元件是由电极间夹层所形成，而第二电极是由第二电极层所形成。电子装置可以例如是电阻式随机存取存储(RRAM)单元、磁阻式随机存取存储(MRAM)单元、导电桥随机存取存储(CBRAM)单元、金属-绝缘体-金属(MIM)电容、或一些其他类型的电子装置。
在阶段1414，在基底上形成一对间隔物，且这些间隔物分别衬垫电子装置的两个相对侧壁。参见例如图9。
在阶段1416，形成密封层以覆盖并共形地衬垫电子装置。参见例如图10。
在阶段1418，形成层间介电(ILD)层以覆盖密封层。参见例如图11。
在阶段1420，延伸穿过层间介电(ILD)层和密封层至电子装置形成第二电极连通柱。参见例如图12和图13。
本文的图14的流程图是以一系列的操作步骤与事例来说明与描述，应理解的是，此些操作步骤或事例的说明顺序并非用以局限所附的申请专利范围。举例而言，一些操作步骤与一些其他操作步骤或事例的发生顺序可以是同时的、或者可以和本文所描述及/或所说明的内容是不同的。更进一步，并非所有说明的操作步骤对于用以实现本发明所述实施例的一或多个方面都是必要的，并且本文所述的一或多个操作步骤可以经由一或更多分别的步骤或阶段来进行。
一些实施例中，本申请案提供集成电路的形成方法，此方法包括：延伸穿过连通柱介电层形成连通柱；形成粘合层，此粘合层覆盖连通柱介电层和连通柱；以及形成第一电极层，此第一电极层上覆并直接接触粘合层，其中粘合层在第一电极层接触粘合层的界面处具有第一表面能，其中第一电极层在界面处具有第二表面能，且其中第一表面能大于第二表面能。
一些实施例中，本申请案提供集成电路，此集成电路包括：介电层；上覆介电层的粘合层；以及上覆并直接接触粘合层的第一电极，其中粘合层在第一电极接触粘合层的界面处具有第一表面能，其中第一电极在界面处具有第二表面能，且其中第一表面能大于第二表面能。
一些实施例中，本申请案提供集成电路的另一形成方法，此方法包括：在连通柱介电层中形成第一连通柱，则第一连通柱的顶表面与连通柱介电层的顶表面共平面；形成导电粘合层，此导电粘合层上覆并直接接触连通柱介电层的顶表面及第一连通柱的顶表面，其中连通柱介电层在连通柱介电层的顶表面处具有第一表面能；形成第一金属层，此第一金属层上覆并直接接触导电粘合层，其中导电粘合层在第一金属层接触导电粘合层的界面处具有第二表面能，其中第一金属层在界面处具有一第三表面能，并且其中第三表面能大于第一表面能且小于第二表面能；形成电极间介电层，此电极间介电层覆盖第一金属层；形成第二金属层，此第二金属层覆盖电极间介电层；图案化第一金属层、电极间介电层、和第二金属层，以界定上覆第一连通柱的电子装置；以及形成第二连通柱，此第二连通柱上覆并直接接触电子装置。
一些实施例中，该第一电极层是一单一材料，且其中该粘合层是一单一材料。
一些实施例中，该粘合层阻挡电极材料从该第一电极层扩散至该连通柱介电层。
一些实施例中，该电极间夹层是一介电层，且其中该电子装置是一金属-绝缘体-金属电容。
一些实施例中，该电极间夹层是一数据储存层，且其中该电子装置是一存储单元。
一些实施例中，该图案化界定上覆该连通柱并穿过该粘合层而电性耦接至该连通柱的该电子装置。
根据本发明的集成电路的形成方法还可包括：形成至少一连通柱和至少一线的一交替堆叠，其中形成该交替堆叠包括形成该连通柱，且其中该粘合层是上覆该交替堆叠并经由该连通柱而电性耦接至该交替堆叠而形成的。
一些实施例中，该粘合层具有约10埃至30埃之间的厚度。
一些实施例中，该第一表面能介于约1.4焦耳/平方米至1.9焦耳/平方米之间，且其中该第二表面能小于约0.8焦耳/平方米。
一些实施例中，集成电路还可包括：一半导体基底；一半导体装置，位于该半导体基底的一顶部中；以及至少一连通柱和至少一线的一交替堆叠，该交替堆叠上覆该半导体基底和该半导体装置，其中该粘合层上覆该交替堆叠，且其中该交替堆叠将该第一电极电性耦接至该半导体装置。
一些实施例中，集成电路还可包括：一数据储存元件，上覆并直接接触该第一电极；以及一第二电极，上覆并直接接触该数据储存元件。
以上概述数个实施例的部件，以便本发明所属技术领域中的普通技术人员可以更加理解本发明实施例的观点。本发明所属技术领域中的普通技术人员应理解，他们能轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。本发明所属技术领域中的普通技术人员也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围应以随附权利要求书范围所界定为准。

Claims (10)

1.一种集成电路的形成方法，包括：
延伸穿过一连通柱介电层形成一连通柱；
形成一粘合层，该粘合层覆盖该连通柱介电层和该连通柱；以及
形成一第一电极层，该第一电极层上覆并直接接触该粘合层，其中该粘合层在该第一电极层接触该粘合层的一界面处具有一第一表面能，其中该第一电极层在该界面处具有一第二表面能，且其中该第一表面能大于该第二表面能。
2.如权利要求1所述的集成电路的形成方法，其中该粘合层在该界面处包括钛或氮化钛，且其中该第一电极层在该界面处包括银，该银直接接触该钛或氮化钛。
3.如权利要求1所述的集成电路的形成方法，其中该粘合层在该连通柱介电层的一顶表面处直接接触该连通柱介电层，其中该连通柱介电层在该连通柱介电层的该顶表面处具有一第三表面能，且其中该第二表面能大于该第三表面能。
4.如权利要求1所述的集成电路的形成方法，还包括：
形成一电极间夹层，覆盖该第一电极层；
形成一第二电极层，覆盖该电极间夹层；以及
图案化该第二电极层、该电极间夹层、和该第一电极层以界定一电子装置。
5.如权利要求1所述的集成电路的形成方法，其中该粘合层是以约10埃至30埃之间的厚度而形成的。
6.如权利要求1所述的集成电路的形成方法，其中该第一表面能介于约1.4焦耳/平方米至1.9焦耳/平方米之间，且其中该第二表面能小于约0.8焦耳/平方米。
7.一种集成电路，包括：
一介电层；
一黏合层，上覆该介电层；以及
一第一电极，上覆并直接接触该粘合层，其中该粘合层在该第一电极接触该粘合层的一界面处具有一第一表面能，其中该第一电极在该界面处具有一第二表面能，且其中该第一表面能大于该第二表面能。
8.如权利要求7所述的集成电路，其中该粘合层在该界面处包括钛或氮化钛，且其中该第一电极在该界面处包括银，该银直接接触该钛或氮化钛。
9.如权利要求14所述的集成电路，其中该粘合层在该介电层的一顶表面处直接接触该介电层，其中该介电层在该介电层的该顶表面处包括氧化硅，其中该介电层在该介电层的该顶表面处具有一第三表面能，且其中该第二表面能大于该第三表面能。
10.一种集成电路的形成方法，包括：
在一连通柱介电层中形成一第一连通柱，则该第一连通柱的一顶表面与该连通柱介电层的一顶表面共平面；
形成一导电粘合层，该导电粘合层上覆并直接接触该连通柱介电层的该顶表面及该第一连通柱的该顶表面，其中该连通柱介电层在该连通柱介电层的该顶表面处具有一第一表面能；
形成一第一金属层，该第一金属层上覆并直接接触该导电粘合层，其中该导电粘合层在该第一金属层接触该导电粘合层的一界面处具有一第二表面能，其中该第一金属层在该界面处具有一第三表面能，并且其中该第三表面能大于该第一表面能且小于该第二表面能；
形成一电极间介电层，该电极间介电层覆盖该第一金属层；
形成一第二金属层，该第二金属层覆盖该电极间介电层；
图案化该第一金属层、该电极间介电层、和该第二金属层，以界定上覆该第一连通柱的一电子装置；以及
形成一第二连通柱，该第二连通柱上覆并直接接触该电子装置。
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