CN1605114A - 具金属－绝缘体－金属电容器之集成半导体产品 - Google Patents

具金属－绝缘体－金属电容器之集成半导体产品 Download PDF

Info

Publication number
CN1605114A
CN1605114A CNA028250125A CN02825012A CN1605114A CN 1605114 A CN1605114 A CN 1605114A CN A028250125 A CNA028250125 A CN A028250125A CN 02825012 A CN02825012 A CN 02825012A CN 1605114 A CN1605114 A CN 1605114A
Authority
CN
China
Prior art keywords
electrode
dielectric
layer
semiconductor product
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA028250125A
Other languages
English (en)
Other versions
CN100576441C (zh
Inventor
K·科勒
H·克尔纳
M·施伦克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1605114A publication Critical patent/CN1605114A/zh
Application granted granted Critical
Publication of CN100576441C publication Critical patent/CN100576441C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

为了制造一种具有结合之金属－绝缘体－金属电容器的集成半导体产品，首先，一介电辅助层(6)系被沉积于一第一电极(2、3、5)之上，该辅助层(6)则接着经该第一电极被形成开口(15)，然后，一介电层(7)被产生，并且第二电极的该金属轨道堆叠(8、9、10)系接着被施加于该介电层(7)之上，而紧接着的则是利用已知蚀刻程序而对该金属－绝缘体－金属电容器进行的图案化。此系使得有可能利用可依所需而进行选择的材质来产生具有任何所需厚度的介电电容器层，特别的是，本发明所具有的优点是，相较于已知技术，通孔蚀刻系可以简单许多的方式加以进行，因为其不需要蚀刻穿透在该金属轨道上方的剩余介电电容器层。

Description

具金属-绝缘体-金属电容器之集成半导体产品
本发明系相关于一种具有互连以及一金属-绝缘体-金属电容器之集成半导体产品，本发明系特别相关于具有包括铝以作为一必要结构成分的互连的一集成半导体产品。
在BIPOLAR、BICMOS、以及CMOS技术中的高频电路，其系需要具有一高电压线性(voltage linearity)、准确之可设定电容值、以及特别是低寄生电容值的集成电容器，但该等已经被使用至今的已知MOS或MIS电容器，则是由于电压感应之空间电荷区域(voltage-induced space charge regions)而具有一不令人满意的电压线性，并且距基板之短距离亦要承担众多的寄生电容值。
这些困难系可以藉由使用已知为金属-绝缘体-金属电容器(MIM电容器)者而加以避免，该MIM电容器系通常被配置于两个金属层之间，并且因此而位于距基板较大的距离，而且，尽可能的，这些金属-绝缘体-金属电容器应该在既存之不改变以及影响相邻互连之情形下所进行的多层金属化概念中进行集成。
前述的方法，正如已经出版之专利文件US 5,946,567，欧洲专利申请第EP 0 800 217 A1号以及第EP 1 130 654 A1号，以及文章“HighDensity Metal Insulator Metal Capacitors Using PECVD Nitridefor Mixed Signal and RF Circuits”IITC，pp.245-247，IEEE(1999)by Kar-Roy et al.中所举的例子一样，系使用材质二氧化硅及/或氮化硅，以作为介电质，而这些材质系于微电子学产业中已被充分地进行特征描绘并为已知。然而，这些材质的介电常数k并不特别的高，大约介于四至七之间，更甚者，由于使用多层金属化，它们必须利用电浆(PECVD)程序来进行沉积，而且，这些程序系典型地藉由高沉积率，但也藉由高缺陷密度以及较低的层品质而具有区别性，因此，在电浆程序中，其系实际上不可能产生具有一可再现之厚度以及足够品质之小于60nm的层。
另外，在上述所引用之集成概念中，该上部电极系藉由一上部电极蚀刻的帮助而加以图案化，并且该上部电极蚀刻系必须停止在该电容器之该介电质之中，所以，为了这个理由，这些程序系绝对必须包括具有至少60nm之一足够厚度的一介电层。
用于制造根据已知技术的一MIM电容器的开始点系为显示于第4图中之该堆叠。在此例子中，一Ti黏胶层2、一Al互连3、以及一Ti/TiN抗反射涂覆(ARC)层5系被沉积于一基板1之上，此堆叠系同时具有一第一电极的功能，一介电层6系被施加至此堆叠，而沉积于该介电层6之上的是，第二电极的金属堆叠，其系包括二TiN(Ti)层8、10以及位于其间的一Al层9。第5图系显示该第二电极8、9、10以及该介电质6已经进行图案化后之一程序阶段，正如可由蚀刻边缘16看出，在该第二电极8、9、10之外的区域中的该介电质6系在此做为一蚀刻停止。
此型态之已知电容器的表面积比电容值(surfacearea-specificcapacitance)系大约在1fF/μm2，然而，对于未来的高频应用而言，将会需要此电阻值的倍数。而由于一电容器的该表面积比电容值乃是实质上藉由该介电质分开层的厚度以及该介电常数所加以决定，因此，一电容器的该表面积比电容值乃可以藉由使用具有一高介电常数(＞8)的介电质而加以增加，再者，较60nnm薄的绝缘层系亦可以导致表面积比电容值的增加。
以前述之已知技术作为基础，本发明作为基础的目的系在于提供一具有互连以及一金属-绝缘体-金属电容器之已获得改善的集成半导体产品，以及叙述其制造的方法。
此目的系藉由如权利要求第1项所述之一集成半导体产品以及权利要求第11项所述之方法所加以达成，而本发明更进一步之具有优势的构型以及构想系叙述于附属权利要求、叙述以及所附图式之中。
本发明系提供一种具有互连之集成半导体产品，该互连系包括铝，以作为一必要结构成分，以及该半导体产品系具有至少一金属-绝缘体-金属电容器，而该电容器系包括一第一电极，一介电层，以及一第二电极。该介电层系被配置在位于该第一电极之上且位于一介电辅助层中的一开口之中。
再者，本发明系提供一种制造具有互连以及至少一金属-绝缘体-金属电容器之一集成半导体产品的方法，其中该互连系包括铝，以作为一必要结构成分，而该电容器系包括一第一电极，一介电层，以及一第二电极。该方法系包括下列步骤：
(a)将该第一电极产生于一层之中，而该层系亦被作为该互连之一层；
(b)施加一介电辅助层；
(c)在该介电辅助层位于该第一电极上方的位置形成开口；
(d)产生该电容器之该介电层；以及
(e)产生该第二电极。
在此所提出的概念系特别地，虽然不是专门地，适合于具有薄介电质的MIM电容器其在不重大改变其它金属轨道之可靠度之情形下的集成，而该等其它金属轨道的可靠性系实质上维持未受到改变，因为，特别是，在该等其它金属轨道之上并没有该介电电容器的剩余。再者，根据本发明之方法于执行个别程序步骤方面相对而言并不严苛，并且，于选择材质以及其厚度上允许较大的自由度，特别地是，根据本发明的方法所具有的优点是，相较于已知技术，通孔蚀刻系可以简单许多的方式加以进行，因为其不需要蚀刻穿透在该金属轨道上方的剩余介电电容器层。
该金属绝缘体-金属电容器系具有一第一电极，其系形成于互连的一金属层之中。而由于该介电中间层以及该第二电极的该金属化层可以维持为薄的，因此该金属绝缘体-金属电容器可以在不比既存藉由被动半导体产品来制造一集成半导体产品的概念更为困难的情形下进行集成。
该金属绝缘体-金属电容器系方便地藉由施加互连的一金属层至一基板而加以制造，此层亦可包括，特别是，一衬层以及一ARC层，然后，一介电辅助层系被沉积于互连的该金属层之上，其系作为一部份牺牲层，而不作用为一MIM介电质，但更确切的是，其系变成将被接续地施加之该金属间介电质(IMD)的部份。已知的微影以及蚀刻方法系被用于移除该介电辅助层打算集成一MIM电容器之位置的部分，而在此例子中，其特别较佳地是，若一相对应的蚀刻可选择性地停止在该下部电极的话。再者，由可依需要进行选择并且具有任何所需厚度的材质所制成的一介电层，其系沉积于该相对应图案化之表面之上，接着，形成该第二电极的材质系加以施加并适当地图案化。
此系打开了藉由ALD(atomic layer deposition，原子层沈积)沉积一极薄之介电层的可能性。特别地是，若该基板在打开该牺牲层之后接着于一含氧的周围环境中轻微地进行表面氧化的话，则可以获得藉由ALD而沉积介电质的理想成长条件。
依照根据本发明之方法的一更进一步较佳实施例，一导电阻障层系在步骤(d)之前被施加至该第一电极，在此背景之下，其特别地较佳地是，若该导电阻障层系仅选择性地被施加至未被覆盖之该第一电极的话。
本发明的一示范性实施例系于之后以所附图式做为参考而加以解释，其中：
第1图：其系显示根据本发明一示范性实施例之包括一金属-绝缘体-金属电容器的一集成半导体产品的一截取剖面图；
第2图：其系显示用作为根据本发明一示范性实施例之一MIM电容器之第一电极的一金属轨道堆叠以及沉积在该堆叠之上的一介电辅助层的一截取剖面图，其中，该介电辅助层位在该第一电极上方的位置系已经被打开；
第3图：其系显示根据本发明一示范性实施例之具有一结合之金属-绝缘体-金属电容器之一集成半导体产品的一截取剖面图；
第4图：其系显示用于制造根据已知技术之一MIM电容器之一层堆叠的一截取剖面图；以及
第5图：其系显示第4图在第二电极之图案化已经进行之后的一截取图。
第2图系显示一金属轨道堆叠，其系具有一Ti黏胶层2，一AlCu互连3，以及一抗反射涂覆(ARC)层5，正如用于已知技术中一样。在此例子中，该互连3系亦打算作用为一下部MIM电极，而具有大约50至100nm之厚度的一介电辅助层6，举例而言，由SiO2或Si3N4制成者，则是藉由使用已知适合于金属化的程序而被沉积于该金属轨道堆叠2、3、4之上，其系作为一部份牺牲层，而非作用为一MIM介电质，但更确切的说，其系会变成将于接续进行施加之金属间介电质(IMD)的部分。然后，藉由使用已知的微影以及蚀刻方法，该介电辅助层系会在位置15处被移除，而此处乃是打算要集成一MIM电容器的位置。
第3图系显示该MIM介电质7以及该上部电极8、9、10之沉积以及蚀刻皆已进行之后的该MIM电容器。现在，具有20nm之厚度的一介电层7，举例而言，由Al2O3所制成者，系被产生于该已经开口之介电辅助层6之上，然而，此系并非为必要，因为该介电质7乃可以依需要而进行选择，并且可以被沈积为任何所需的厚度。此外，一导电阻障层(未显示)系可以在沉积该介电质之前，先被施加于该第一电极，其特别较佳地是，若该导电阻障层可以仅选择性地被施加至未覆盖的该第一电极处的话。
根据此示范性实施例，由于一集成路径并不会对该介电层7之厚度、蚀刻特质、以及其它特质增加任何最小需要的负担，因此，倘若该等层可以在低于400℃的温度之下被产生的话，则任何所需的程序，例如，CVD、PECVD、MOCVD以及PVD，皆可以被用来产生它。该介电层7系亦可以藉由该下部电极之表面之氧化作用的帮助、或是藉由为了此目的而提供于该下部电极上之一层(例如，Ta及/或TaN)之氧化作用的帮助而加以产生。此外，其系有可能该介电层7藉由ALD(atomic layer deposition，原子层沉积)而加以沉积，此程序系使得有可能藉由原子层沉积而产生极薄的层。根据本发明的程序其系使得有可能达成具有比电容值3fF/pm2至大于10fF/pm2的电容器，而以先前的方法，其系不可能再现地产生足够的品质。
若该基板在打开该牺牲层6之后接着于一含氧的周围环境中轻微地进行表面氧化时，则可以获得藉由ALD而沉积介电质的理想成长条件，并且，由于在该ARC层5中所产生之原生氧化物结果系提供了相似的良好先决条件，以用于沈积任何所需氧化物而作为该相邻之介电辅助层6，因此该等所需的氧化物层系会自发地以一可再现以及密集的方式而生长于其上，并且具有最高的品质。
接着，该上部电极的材质系进行施加，这些系依次包括导电阻障层8、10，其系可以，举例而言，包含TiN，而在它们之间系具有一金属层9，其系可以，举例而言，包含AlCu。藉由前述开口15而在该第一介电层6中所产生的拓朴(topology)系相对而言为小：该下部电极之边缘长度系大于1μm，并且阶梯高度系大约50至100nnm，因此，该拓朴可以藉由所选择之沉积程序而被充分地加以覆盖。
此系接着进行对包含该上部电极8、9、10、该介电层7、以及该辅助层6之该堆叠的蚀刻，在此上下文中，没有特殊的需求会被负担于该介电辅助层6的剩余厚度之上，而该剩余厚度系余留在该下部金属轨道2、3、5之上以及因此在该蚀刻程序之选择性之上。结果，不同于已经叙述过的概念以及相似的概念，同时结合该介电质7以及其厚度之一自由选择的整体程序，其系具有一个非常广泛的适用范围(process window)。
接下来，一上部金属间介电质11系加以沉积。该介电辅助层6的任何剩余则简单的变成此IMD 11的部分，再者，通孔12亦加以形成，以形成该电容器与该下部互连4间的接触，并且，这些通孔系以其上端与该上部互连13相连接，而这些上部互连13则依次被嵌入一金属间介电质14之中，其中，该通孔蚀刻比起已知技术系可以更为简单地加以实行，因为其不需要蚀刻穿在该金属轨道上的该剩余介电电容器层。
在前述示范性实施例中所述之金属化以及平板电容器材质，系提出作为举例之用而非暗示任何的限制，特别地是，所有的导电材质，例如，Si、W、Cu、Ag、Au、Ti、Pt、以及其所有的合金，系可以用作为该互连，而除了Ti以及TiN之外，TiW、W、WNx，其中0≤x≤2，Ta、TaN，硅化物以及碳化物系亦特别地适合作为二者择一的阻障层或衬层，所有上述提到之材质以及其结合系可以被用作为电极。而且，除了传统用于半导体技术中之介电质，亦即，SiO2以及Si3N4，之外，所有具有较高k的材质系亦为可利用，特别是，Al2O3、ZrO、HfO2、Ta2O5、La2O3、TiO2以及其混合的氧化物、氧氮化物以及硅化物，SrTiO3、BaxSr1-xTiO3，其中0≤x≤1(BST)，以及PbZrxTi1-xO3，其中0≤x≤1(PZT)。

Claims (21)

1.一种具有互连以及至少一金属-绝缘体-金属电容器之集成半导体产品，而该互连系包括铝，以作为一必要结构成分，并且该电容器系包括一第一电极(2、3、5)，一介电层(7)，以及一第二电极(8、9、10)，其中该介电层(7)系被配置在位于该第一电极之上且位于一介电辅助层(6)中的一开口(15)之中。
2.根据权利要求第1项所述之半导体产品，其中该介电层(7)系包含下列物质至少其中之一：Al2O3、HfO2、La2O3、Ta2O5、TiO2、ZrO2以及其所有混合的氧化物、氧氮化物、以及硅化物，SrTiO3、BaxSr1-xTiO3，其中0≤x≤1(BST)，PbZrxTi1-xO3，其中0≤x≤1(PZT)，SiO2、Si3N4。
3.根据权利要求第1或第2项所述之半导体产品，其中该第一及/或该第二电极系为一包括金属层(3、9)以及导电阻障层(2、5、8、10)的堆叠。
4.根据权利要求第1至3项其中之一所述之半导体产品，其中该第一电极及/或该第二电极除了该铝之外，系包含下列物质至少其中之一：Si、W、Cu、Au、Ag、Ti、Pt。
5.根据权利要求第1至4项其中之一所述之半导体产品，其中该等阻障层(2、5、8、10)系包含下列物质至少其中之一：Ta、TaN、TiW、W、WNx，其中0＜x＜2，Ti、TiN、硅化物、以及碳化物。
6.根据权利要求第1至5项其中之一所述之半导体产品，其中该介电层(7)系藉由具有大于8之介电常数的一介电材质而加以形成。
7.根据权利要求第1至6项其中之一所述之半导体产品，其中该介电层(7)之施加系藉由使用下列程序其中之一：CVD、PECVD、MOCVD、PVD、ALD。
8.根据权利要求第1至第7项其中之一所述之半导体产品，其中该介电层(7)系藉由该第一电极之表面的一氧化作用或是藉由在该第一电极上之一层的一氧化作用而加以产生。
9.根据权利要求第1至8项其中之一所述之半导体产品，其中该介电层(7)的厚度系少于60nm。
10.根据权利要求第1至9项其中之一所述之半导体产品，其中该电容器的表面积比电容值系至少为3fF/μm2。
11.一种制造具有互连以及至少一金属-绝缘体-金属电容器之一集成半导体产品的方法，而该互连系包括铝，以作为一必要结构成分，且该电容器系包括一第一电极(2、3、5)，一介电层(7)以及一第二电极(8、9、10)，该方法系包括下列步骤：
(a)将该第一电极产生于一层之中，而该层系亦被作为该互连之一层；
(b)施加一介电辅助层(6)；
(c)在该介电辅助层(6)位于该第一电极上方形成开口；
(d)产生该电容器之该介电层(7)；以及
(e)产生该第二电极。
12.根据权利要求第11项所述之方法，其中一衬层(2)、一金属层(3)、以及一ARC层(5)系施加于该第一电极。
13.根据权利要求第11或第12项所述之方法，其中二阻障层(8、10)以及配置于两者之间的一金属层(9)系被施加于该第二电极。
14.根据权利要求第11至13项其中之一所述之方法，其中下列程序的其中之一系被用于产生该介电层(7)：CVD、PECVD、MOCVD、PVD、ALD。
15.根据权利要求第11至14项其中之一所述之方法，其中该第一电极之表面或是在该第一电极上的一层系进行氧化，以产生该介电层(7)。
16.根据权利要求第11至15项其中之一所述之方法，其特征在于，位于该第一电极上方之该开口(15)系暴露于一含氧气体。
17.根据权利要求第11至16项其中之一所述之方法，其中该介电辅助层(6)系变成在该第二电极产生之后所沉积之一上部金属间介电质(11)的部分。
18.根据权利要求第11至17项其中之一所述之方法，其特征在于，该上部互连(13)的一更进一步金属化层系被沉积于该上部金属间介电质(11)上方。
19.根据权利要求第11至18项其中之一所述之方法，其中至少一上部互连(13)系透过至少一通孔(12)而被连接至该电容器。
20.根据权利要求第11至19项其中之一所述之方法，其中于该步骤(d)之前，一导电阻障层系被施加于该第一电极。
21.根据权利要求第20项所述之方法，其中于该步骤(d)之前，一导电阻障层系被选择性地加于该第一电极。
CN02825012A 2001-12-13 2002-12-05 具有金属-绝缘体-金属电容器的集成半导体产品 Expired - Fee Related CN100576441C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10161286A DE10161286A1 (de) 2001-12-13 2001-12-13 Integriertes Halbleiterprodukt mit Metall-Isolator-Metall-Kondensator
DE10161286.9 2001-12-13

Publications (2)

Publication Number Publication Date
CN1605114A true CN1605114A (zh) 2005-04-06
CN100576441C CN100576441C (zh) 2009-12-30

Family

ID=7709103

Family Applications (1)

Application Number Title Priority Date Filing Date
CN02825012A Expired - Fee Related CN100576441C (zh) 2001-12-13 2002-12-05 具有金属-绝缘体-金属电容器的集成半导体产品

Country Status (7)

Country Link
US (1) US7233053B2 (zh)
EP (1) EP1454345A1 (zh)
CN (1) CN100576441C (zh)
AU (1) AU2002358618A1 (zh)
DE (1) DE10161286A1 (zh)
TW (1) TW200301963A (zh)
WO (1) WO2003054934A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109560040A (zh) * 2017-09-27 2019-04-02 台湾积体电路制造股份有限公司 集成电路及其形成方法
CN111668186A (zh) * 2020-06-08 2020-09-15 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7112507B2 (en) 2003-11-24 2006-09-26 Infineon Technologies Ag MIM capacitor structure and method of fabrication
US7582549B2 (en) * 2006-08-25 2009-09-01 Micron Technology, Inc. Atomic layer deposited barium strontium titanium oxide films
KR100824627B1 (ko) * 2006-12-22 2008-04-25 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
US7510944B1 (en) * 2007-05-10 2009-03-31 National Semiconductor Corporation Method of forming a MIM capacitor
US7989919B2 (en) * 2009-06-03 2011-08-02 Infineon Technologies Ag Capacitor arrangement and method for making same
US8445353B1 (en) 2009-09-29 2013-05-21 National Semiconductor Corporation Method for integrating MIM capacitor and thin film resistor in modular two layer metal process and corresponding device
US10515949B2 (en) 2013-10-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and manufacturing method thereof

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4971924A (en) * 1985-05-01 1990-11-20 Texas Instruments Incorporated Metal plate capacitor and method for making the same
US5674771A (en) * 1992-04-20 1997-10-07 Nippon Telegraph And Telephone Corporation Capacitor and method of manufacturing the same
US5576240A (en) * 1994-12-09 1996-11-19 Lucent Technologies Inc. Method for making a metal to metal capacitor
US5926359A (en) * 1996-04-01 1999-07-20 International Business Machines Corporation Metal-insulator-metal capacitor
KR100267087B1 (en) * 1997-01-07 2000-10-02 Samsung Electronics Co Ltd Manufacturing method of capacitor device
US6184551B1 (en) * 1997-10-24 2001-02-06 Samsung Electronics Co., Ltd Method of forming integrated circuit capacitors having electrodes therein that comprise conductive plugs
US6025226A (en) * 1998-01-15 2000-02-15 International Business Machines Corporation Method of forming a capacitor and a capacitor formed using the method
JPH11233723A (ja) * 1998-02-13 1999-08-27 Sony Corp 電子素子およびその製造方法ならびに誘電体キャパシタおよびその製造方法ならびに光学素子およびその製造方法
US6291337B1 (en) * 1998-02-20 2001-09-18 Stmicroelectronics, Inc. Elimination of cracks generated after a rapid thermal process step of a semiconductor wafer
US6090656A (en) * 1998-05-08 2000-07-18 Lsi Logic Linear capacitor and process for making same
US6320244B1 (en) * 1999-01-12 2001-11-20 Agere Systems Guardian Corp. Integrated circuit device having dual damascene capacitor
KR100280288B1 (ko) * 1999-02-04 2001-01-15 윤종용 반도체 집적회로의 커패시터 제조방법
US6086951A (en) * 1999-06-14 2000-07-11 United Microelectronics Corp. Method for forming metallic capacitor
KR20010017820A (ko) * 1999-08-14 2001-03-05 윤종용 반도체 소자 및 그 제조방법
DE19945939A1 (de) * 1999-09-24 2001-04-12 Infineon Technologies Ag Integrierte Halbleiterschaltung mit Kondensatoren exakt vorgegebener Kapazität
JP2001291844A (ja) * 2000-04-06 2001-10-19 Fujitsu Ltd 半導体装置及びその製造方法
US6329234B1 (en) * 2000-07-24 2001-12-11 Taiwan Semiconductor Manufactuirng Company Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow
US6313003B1 (en) * 2000-08-17 2001-11-06 Taiwan Semiconductor Manufacturing Company Fabrication process for metal-insulator-metal capacitor with low gate resistance
US6815796B2 (en) * 2001-12-07 2004-11-09 Taiyo Yuden Co., Ltd. Composite module and process of producing same
US6730573B1 (en) * 2002-11-01 2004-05-04 Chartered Semiconductor Manufacturing Ltd. MIM and metal resistor formation at CU beol using only one extra mask

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109560040A (zh) * 2017-09-27 2019-04-02 台湾积体电路制造股份有限公司 集成电路及其形成方法
CN109560040B (zh) * 2017-09-27 2021-08-27 台湾积体电路制造股份有限公司 集成电路及其形成方法
CN111668186A (zh) * 2020-06-08 2020-09-15 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
CN100576441C (zh) 2009-12-30
DE10161286A1 (de) 2003-07-03
US20050012223A1 (en) 2005-01-20
WO2003054934A1 (de) 2003-07-03
AU2002358618A1 (en) 2003-07-09
TW200301963A (en) 2003-07-16
US7233053B2 (en) 2007-06-19
EP1454345A1 (de) 2004-09-08

Similar Documents

Publication Publication Date Title
CN1605113B (zh) 包含mim电容器的集成半导体产品及其制造方法
US6777776B2 (en) Semiconductor device that includes a plurality of capacitors having different capacities
US6072689A (en) Ferroelectric capacitor and integrated circuit device comprising same
US6287965B1 (en) Method of forming metal layer using atomic layer deposition and semiconductor device having the metal layer as barrier metal layer or upper or lower electrode of capacitor
US6590251B2 (en) Semiconductor devices having metal layers as barrier layers on upper or lower electrodes of capacitors
US5670808A (en) Metal oxide capacitor with a WNX electrode
US5348894A (en) Method of forming electrical connections to high dielectric constant materials
EP0697718B1 (en) Method of making electrical connections to materials with high dielectric constant
US5573979A (en) Sloped storage node for a 3-D dram cell structure
EP1275136A2 (en) Multilayered capacitor structure with alternately connected concentric lines for deep submicron cmos
KR20020077923A (ko) 금속-절연체-금속 커패시터를 포함하는 집적 소자
KR20020062775A (ko) 캐패시터 소자 및 이의 제조방법
CN1605114A (zh) 具金属－绝缘体－金属电容器之集成半导体产品
JPH08502859A (ja) 層状の超格子物質を有する集積回路およびその製造方法
JP2000196044A (ja) Ｄｒａｍキャパシタを形成する方法、及びそれにより作成されたキャパシタ
US20220416013A1 (en) Method for fabricating metal-insulator-metal capacitor
US20030179521A1 (en) Electronic microcomponent incorporating a capacitive structure and fabrication process
US20030161081A1 (en) Electronic microcomponent including a capacitive structure, and process for producing it
US20030052335A1 (en) Metal-insulator-metal capacitor and a method for producing same
US6503823B1 (en) Method for manufacturing capacitor elements on a semiconductor substrate
US6498044B1 (en) Capacitor having perovskite series dielectric film containing copper and manufacturing method thereof
US20050285270A1 (en) Capacitors in semiconductor devices and methods of fabricating the same
KR100351011B1 (ko) 다이나믹 램 캐패시터 형성 방법 및 다이나믹 램 셀
WO2003069655A2 (fr) Micro-composant electronique incluant une structure capacitive.
JPH04290262A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20091230

Termination date: 20181205

CF01 Termination of patent right due to non-payment of annual fee