CN1507030A - 使用于低驱动电压的铁电电容制造方法 - Google Patents

Abstract

本发明提供一种使用于低驱动电压的铁电电容制造方法。此铁电电容的工艺首先在下电极上形成一层镍－镧氧化物(LaNiO₃，LNO)层做为一层缓冲层，接着于其上使用溅射沉积(sputter deposition)的方法生长一层由钛酸铅锆(Pb(Zr_1－xTi_x)O₃，PZT)与铂(Pt)共同组成的铁电层，最后在铁电层上生长一层上电极。

Description

使用于低驱动电压的铁电电容制造方法

技术领域

本发明涉及到一种铁电电容，特别涉及到一种可降低驱动电压的铁电电容结构。

背景技术

在内存的结构中，随机存取记忆单元一般是由一个场效应晶体管(FET)和一个电容器所构成。资料的储存借由电容器中存在于两个电极之间的介电层极化而造成的电荷累积来完成。然而，储存在两个电极之间的电荷会因为介电层的物理特性而自动放电，使得随机存取内存必须周期性地充电与更新才能维持其正常操作。也就是说，一旦电源切断，电容器内的电荷会放电，且资料会丢失。因此，一般内存中所使用的电容器为挥发性的(volatile)。

过去曾提出一种使用铁电电容器的内存，利用铁电材料作为介电材料以避免资料丢失。通常，使用铁电电容器作为储存介质，可以有效地储存资料，不需要更新，主要是因为铁电材料的特性，电荷借由铁电材料极化而累积，较不容易因为放电而流失。

请参照图1，其为传统的铁电电容内存。以一晶体管/一电容器(1T/1C)的结构为例，其形成方法一般是先在半导体基底10上形成晶体管的栅极12、栅极介电层14以及源极/漏极区16之后，再覆盖上一层介电层20，然后在介电层20中形成接触窗插塞22连接到源极/漏极区16之一，最后在接触窗插塞22上形成铁电电容。而传统的铁电电容由下向上堆栈，在下电极24上形成铁电层薄膜26，并且在铁电层薄膜26上形成上电极28，而此铁电电容以一绝缘层30所包覆，一般铁电层26的构成材料例如是钛酸铅锆(PZT)或是钛酸锶铋(SBT)等。

铁电材料借由施加外部电场来选定或切换极化状态，并且在移除外部电场之后，依然能保留其极化状态。如熟悉此技术的人所知，铁电电容器可取代传统在动态随机存取存储器(DRAM)内存中所使用的二氧化硅电容器，其可以快速地储存电荷，并且在电力移除之后，铁电电容器依然可以长时间地维持其极化状态。因此，铁电材料提供了发展简单、低价、高密度、非挥发性内存的可能性。而且，传统的DRAM内存容易受到致电离辐射的照射而损坏，铁电材料对辐射损坏具有很高的阻抗性，其极化状态不会因为辐射而改变。然而，传统上所使用的铁电层材料，钛酸铅锆(PZT)或是钛酸锶铋(SBT)等，其极化时所需的操作电压，通常最低仅能到达1.5伏至2伏特左右，对于要于更低的操作电压下进行编写及读取时，确实有必要发展出新的铁电结构以应付未来的需要。

在传统铁电电容内存读写周期中，均会涉及铁电电容的极化状态被切换至另一个完全相反的极化状态，此时通常需要施加一大于强制电压的外加电压来进行切换。一般使用来构成铁电层的材料通常为钛酸铅锆(PZT)或是钛酸锶铋(SBT)等，其切换极化状态所需的外加电压最低仅能低至1.2伏特左右，因此对于一些仅能操作在小于1.2伏特电压下的组件，将不能使用传统的铁电电容内存。

发明内容

针对上述缺陷，本发明主要目的是提供一种铁电材料制造方法，以降低整个读写周期所需外加的电压大小。

本发明的另一目的是提供一种能在低驱动电压的情况下，能提供大极化状态的铁电材料制造方法。

为实现上述目的，本发明提供一种使用于低驱动电压的铁电电容制造方法。此铁电电容的工艺首先在下电极上形成一层镍-镧氧化物(LaNiO₃，LNO)层做为一层缓冲层，接着于其上生长一层由钛酸铅锆(Pb(Zr_1-xTi_x)O₃，PZT)与铂(Pt)共同组成的铁电层，根据本发明的较佳实施例，其使用溅射沉积(sputterdeposition)的方法来沉积上述的铁电层，此种由钛酸铅锆与铂共同组成的铁电层结构中，钛酸铅锆属于多数载子，而铂为少数载子，因此本发明会利用控制施加于钛酸铅锆与铂靶背面的射频能量，来调整彼此的浓度大小。最后在铁电层上生长一层上电极，即完成本发明的铁电电容。

附图简要说明

下面结合附图对本发明的具体实施方式作进一步详细的描述。

附图中，

图1为现有一般1T-1C铁电记忆单元的结构示意图；

图2为铁电材料磁滞曲线；

图3为本发明的较佳实施例的铁电电容组件结构剖面示意图；

图4为本发明的较佳实施例的铁电电容放大图；

图5为用来进行钛酸铅锆(PZT)与铂(Pt)铁电层沉积的溅镀设备示意图；以及

图6为本发明由钛酸铅锆与铂共同形成的铁电薄膜层，与仅由钛酸铅锆所形成的铁电薄膜层两者间于相同驱动电压下的极化状态值差距大小。

具体实施方式

在不限制本发明的构思及应用范围之下，以下即以一铁电材料制造实施例，介绍本发明的实施；熟悉此领域技术的人，在了解本发明的构思后，应当可应用此制造方法于各种不同的铁电内存电路中。借由本发明的铁电材料制造方法，来降低铁电电容在读写周期时所需外加的驱动电压大小，消除传统上由于用来构成铁电层的材料，其切换极化状态时所需的外加电压需大于1.2伏特，造成传统的铁电电容不能使用于操作电压小于1.2伏特下的电路组件，本发明的应用不仅限于以下所述的实施例。

参阅图2，为铁电材料磁滞曲线，其中横坐标代表施加于铁电材料上的电场强度，纵坐标代表铁电材料的极化状态。假如使用铁电材料填充于电容两极板间，由磁滞曲线可看出，流经电容的电流大小是根据先前施加于铁电电容的电压所造成的极化状态，也就是说，假如最初施加于铁电电容的电压为0伏特，铁电电容的极化状态可能在A点或D点，假设极化状态是在A点，当于铁电电容的两极板间施加一高于强制电压(Coercive Voltage)(即图1中B点)的转换电压，会转换铁电电容的极化状态，在此情形下，铁电电容将会释放所储存的电荷并转换到另一种极化状态(即图1中C点)，当移除施加于铁电电容的电压，铁电电容会维持在相同极化状态并转移至D点，而不会回到A点的极化状态，若此时施加正电压于铁电电容上，铁电电容极化状态仅会造成微小的改变，若施加负电压于铁电电容上，此时铁电电容极化状态会从D点转移至E点，当移除施加于铁电电容的电压，铁电电容会维持在相同极化状态并从E点转移至A点，因此，A点和D点可代表当施加于铁电电容的电压为0伏特时，两种不同的逻辑状态，且如果A、D两点相距越远，也就是两者的极化状态值差距越大(2Pr值越大)，代表储存的效能越好。铁电材料就是借由施加外部电场来选定或切换其极化状态，并且在移除外部电场之后，依然能保留其极化状态。然而，由于在切换极化状态时，需在两极板间施加一高于强制电压(即图1中B点)的转换电压，来转换铁电电容的极化状态，因此，若可降低所需强制电压的大小，将可使得铁电电容亦可应用于低驱动电压的各种电路组件中。

首先对本发明较佳实施例的使用于低驱动电压的铁电电容结构进行说明，然而值得注意的是，本发明并非仅限定用于其下所述的较佳实施例结构。请参照图3，其绘示本发明的较佳实施例的结构剖面示意图。首先提供一半导体基底100，例如是具有<100>结构的P型硅基底。在基底100上已完成部分的半导体组件的制作，在基底100的主动区域上制作出晶体管，通常包括栅极102，在栅极102与基底100的间的栅极氧化层104，然后比如以离子植入法在栅极102两侧形成源极/漏极区106。接着在晶体管上覆盖层绝缘层110，比如是二氧化硅、旋涂式玻璃(SOG)、低介电(Low-k)材料或是其组合。并在绝缘层110中形成一接触窗插塞112耦接至源极/漏极区106，接触窗插塞112所使用的材料可以是钨(W)、多晶硅(Poly-Si)或是掺杂多晶硅(Dopedpoly-Si)等，以本最佳实施例而言为钨。其制造方法一般是利用光刻及蚀刻技术，首先在绝缘层110上形成一层图案化光阻层(未显示)，接着以此图案化光阻层为掩膜，蚀刻绝缘层110，以在绝缘层110中形成接触窗开口，之后去除图案化光阻层。由于此结构的工艺多为熟悉此技术的人所熟知，所以仅作简单的说明，但并不因此限制本发明结构的制造方法。

接着在绝缘层110上形成本发明的具低驱动电压的铁电电容，其包括由下向上的下电极134、缓冲层140、铁电薄膜层142与上电极138。其中，下电极134的构成材料比如是铂(Pt)、铱(Ir)或是氧化铱(IrO₂)等，上电极138的构成材料则对应于下电极134，比如是铂(Pt)、铱(Ir)或是氧化铱(IrO₂)等，除了上述举例的材料外，其它适用的材料也可。

至于铁电薄膜层142的制造方法，请参阅图4，其为本发明铁电电容的放大图，本发明的铁电电容，首先在下电极134上形成一层镍-镧氧化物(LaNiO₃，LNO)层1 40，其中此镍-镧氧化物(LaNiO₃，LNO)层140，主要是做为一层缓冲层，由于镍-镧氧化物(LaNiO₃，LNO)层140为一种钙钛矿形式(perovskite-type)的金属氧化物电极，其晶格常数(lattice constant)约为0.383nm，且其晶格方向为(100)，此镍-镧氧化物(LaNiO₃，LNO)层140可帮助铁电材料在低温状况下较容易形成晶体，因为在形成铁电薄膜层142的过程中，工艺温度约为500至700℃，铁电薄膜层142与下电极134间所形成的界面反应将会影响铁电薄膜层142的特性，因此本发明在铁电薄膜层142与下电极134间，生长一层镍-镧氧化物(LaNiO₃，LNO)层140作为缓冲层，可降低铁电薄膜层142所需的结晶温度至500℃，以本较佳实施例而言，此层的厚度约为15纳米。

当完成此镍-镧氧化物(LaNiO₃，LNO)层140后，本发明会于其上生长一层由钛酸铅锆(Pb(Zr_1-xTi_x)O₃，PZT)与铂(Pt)共同组成的铁电薄膜层142，根据本发明的较佳实施例，其使用溅射沉积(sputter deposition)的方法来沉积上述的铁电薄膜层142，但是化学气相沉积方式(CVD)、MBE或电镀的方式亦可被使用。请参阅图5为本发明使用来进行钛酸铅锆(PZT)与铂(Pt)铁电层沉积的溅镀设备概略图，其中溅镀是以离子加速，通常是用Ar⁺，经过一电位梯度，以离子去轰击靶，而靶材背面会施加一射频(RF)，以吸引Ar⁺离子使溅射发生，把靶材表面的原子挥发，而以蒸汽的形式镀到晶圆上。

就本发明的较佳实施例而言，本发明的结晶层142，其使用钛酸铅锆150(PZT)与铂152(Pt)当作靶，当进行沉积时，一完成上述工艺且其上表面具有镍-镧氧化物(LaNiO₃，LNO)层140的基板154被放置于机座156上，其中此机座156会以一角速度ω进行旋转，此旋转目的为获得均匀的沉积。让基板154轮流位于钛酸铅锆150与铂152靶的下方，以交替沉积钛酸铅锆150与铂152。当沉积开始时，首先一Ar⁺离子会轰击钛酸铅锆150的靶及铂152靶，钛酸铅锆150表面及铂152表面的原子会挥发，并以原子的形式镀到基板154的镍-镧氧化物(LaNiO₃，LNO)层140上，以本较佳实施例而言，此层的厚度约为150纳米，且所生长的厚度必须不改变LNO层的结构方向。以本较佳实施例而言，此钛酸铅锆150与铂152的沉积会持续进行至总沉积厚度约为90纳米。

对本发明的较佳实施例来说，此种由钛酸铅锆与铂共同组成的铁电薄膜层142的结构中，钛酸铅锆属于多数载子，而铂为少数载子，因此本发明会利用控制施加于钛酸铅锆150与铂152靶背面的射频能量，来调整彼此的浓度大小。对本较佳实施例来说，在钛酸铅锆与铂共同组成的铁电层结构中，铂的含量比小于10％，且其在其中的密度约小于5×10¹³原子/平方厘米，其中铂的大小为10至70纳米(nm)。

接着一退火(annealing)工艺被施加于此完成钛酸铅锆150与铂152沉积的基板154上，此退火温度约为550℃，而退火时间约为1至10分钟，用来将本发明的钛酸铅锆(Pb(Zr_1-xTi_x)O₃，PZT)与铂(Pt)形成结晶，由于本发明的钛酸铅锆(Pb(Zr_1-xTi_x)O₃，PZT)与铂(Pt)的结晶层生长于镍-镧氧化物(LaNiO₃，LNO)缓冲层140之上，因此在进行退火结晶时的温度可降低至550℃。最后上电极138生长于此结晶层上即完成本发明的铁电电容。

值得注意的是，上述钛酸铅锆(Pb(Zr_1-xTi_x)O₃，PZT)与铂(Pt)的结晶层并非仅限于仅生长一层，在另一实施例中，也可在钛酸铅锆(Pb(Zr_1-xTi_x)O₃，PZT)与铂(Pt)的结晶层上另行生长一层钛酸铅锆(PZT)层，接着在其上形成钛酸铅锆(Pb(Zr_1-xTi_x)O₃，PZT)与铂(Pt)的结晶层，而共同组成铁电薄膜。换句话说，就本发明而言，其中的铁电薄膜层至少由一层钛酸铅锆(Pb(Zr_1-xTi_x)O₃，PZT)与铂(Pt)的结晶层所组成，但并不仅限于一层。

请参阅图6，为本发明由钛酸铅锆与铂共同形成的铁电薄膜层，与仅由钛酸铅锆所形成的铁电薄膜层两者间在相同驱动电压下的极化状态值差距大小，即图中2Pr值，由图中可明显看出在驱动电压仅1伏特的情况下，仅由钛酸铅锆所形成的铁电薄膜层其极化状态值差距几乎为0(μC/cm²)，换句话说，其几乎没有储存能力。而相反的，借由本发明的较优具体实施例的钛酸铅锆与铂共同形成的铁电薄膜层，其于3.4％与4％的铂比率下，其极化状态值差距约为7(μC/cm²)左右，仍具有相当的储存能力，因此很明显的，利用本发明的方法所形成的铁电薄膜层其在1伏特的驱动电压下，仍可正常工作。

综合以上所述，本发明揭露一种铁电层薄膜，可以使铁电电容应用于低驱动电压中，以降低整个读写周期所需外加的电压大小。且能在低驱动电压的情况下，提供大极化状态。

如熟悉此技术的人员所了解的，以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的权利要求；凡其它未脱离本发明所揭示的构思下所完成的等效改变或修饰，均应包含在下述的权利要求内。

Claims (13)

1、一种可使用于低驱动电压下的铁电电容制造方法，该方法至少包括：

形成一下电极；

形成一缓冲层于该下电极上；

形成一由钛酸铅锆与铂共同组成的铁电层于该镍-镧氧化物缓冲层之上；

执行一退火工艺，结晶化该钛酸铅锆与铂共同组成的铁电层成为一结晶层；以及

形成一上电极于该结晶层上。

2、根据权利要求1所述的方法，其中所述的缓冲层由镍-镧氧化物所构成，厚度约为35纳米至150纳米。

3、根据权利要求1所述的方法，其中所述的钛酸铅锆与铂共同组成的铁电层以溅镀的方式沉积于缓冲层上。

4、根据权利要求1所述的方法，其中所述的钛酸铅锆与铂共同组成的铁电层厚度约为35纳米至200纳米。

5、根据权利要求1所述的方法，其中所述的钛酸铅锆与铂共同组成的铁电层结构中，其中铂的大小为10至70纳米。

6、根据权利要求1所述的方法，其中所述的钛酸铅锆与铂共同组成的铁电层结构中，铂的含量比约为2.5％至8.5％，铂的密度约为5×10¹¹至5×10¹³原子/平方厘米。

7、根据权利要求1所述的方法，其中所述的退火工艺温度约为250至750℃，而退火工艺温度时间约为1至10分钟。

8、根据权利要求1所述的方法，其中形成所述的上电极和下电极材料选自铂(Pt)、铱(Ir)或氧化铱(IrO₂)。

9、一种可使用于低驱动电压下的铁电电容结构，其中该铁电电容架构在一半导体基底上，该半导体基底中具有一晶体管，以及连接该晶体管源极或漏极的接触窗插塞，该结构至少包括：

第一导体层，位于该半导体基底上，且与该接触窗插塞连接，作为该铁电电容的下电极；

一缓冲层，位于该第一导体层上；

一由钛酸铅锆与铂共同组成的铁电材料层，位于该缓冲层上；以及

第二导体层，位于该铁电材料层上，作为该铁电电容的下电极。

10、根据权利要求9所述的结构，其中所述的缓冲层由镍-镧氧化物所构成，厚度约为35纳米至150纳米。

11、根据权利要求9所述的结构，其中所述的钛酸铅锆与铂共同组成的铁电层以溅镀的方式沉积于缓冲层上，厚度约为35纳米至200纳米。

12、根据权利要求9所述的结构，其中所述的钛酸铅锆与铂共同组成的铁电层结构中，铂的含量比约为2.5％至8.5％，铂的密度约为5×10¹¹至5×10¹³原子/平方厘米。

13、根据权利要求9所述的结构，其中所述的第一导体层和第二导体层材料选自铂(Pt)、铱(Ir)或氧化铱(IrO₂)。

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