TW201926438A - 積體電路及其形成方法 - Google Patents

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Abstract

本發明實施例有關於一種包含用以增進電極黏合性的黏合層之積體電路。一些實施例中，積體電路包含連通柱介電層、黏合層及第一電極。黏合層上覆連通柱介電層，第一電極上覆並直接接觸黏合層。黏合層在第一電極接觸黏合層的界面具有第一表面能，第一電極在界面具有第二表面能。並且，第一表面能大於第二表面能，用以增進黏合性。本發明實施例亦有關於一種積體電路的形成方法。

Description

積體電路及其形成方法
本發明實施例是關於積體電路及其形成方法，特別是有關於包含用以增進電極黏合性的黏合層之積體電路及其形成方法。
積體電路(IC)包括共同整合在一個半導體基底上的一組電子電路。在積體電路(IC)的製造期間，進行半導體製程的多步驟的歷程而在半導體基底上逐漸形成這些電子電路。這些半導體製程的範例包括沉積和圖案化。
本發明的一些實施例提供積體電路的形成方法，此方法包含延伸穿過連通柱介電層形成連通柱；形成黏合層，此黏合層覆蓋連通柱介電層和連通柱；以及形成第一電極層，此第一電極層上覆並直接接觸黏合層，其中黏合層在第一電極層接觸黏合層的界面具有第一表面能，其中第一電極層在界面具有第二表面能，且其中第一表面能大於第二表面能。
本發明的一些實施例提供積體電路，此積體電路包含介電層、上覆介電層的黏合層、以及上覆並直接接觸黏合層的第一電極。黏合層在第一電極接觸黏合層的界面具有 第一表面能，第一電極在界面具有第二表面能，且第一表面能大於第二表面能。
本發明的一些實施例提供積體電路的形成方法，此方法包含在連通柱介電層中形成第一連通柱，則第一連通柱的頂表面與連通柱介電層的頂表面共平面；形成導電黏合層，此導電黏合層上覆並直接接觸連通柱介電層的頂表面及第一連通柱的頂表面，其中連通柱介電層在連通柱介電層的頂表面具有第一表面能；形成第一金屬層，此第一金屬層上覆並直接接觸導電黏合層，其中導電黏合層在第一金屬層接觸導電黏合層的界面具有第二表面能，其中第一金屬層在界面具有一第三表面能，並且其中第三表面能大於第一表面能且小於第二表面能；形成電極間介電層，此電極間介電層覆蓋第一金屬層；形成第二金屬層，此第二金屬層覆蓋電極間介電層；圖案化第一金屬層、電極間介電層、和第二金屬層，以界定上覆第一連通柱的電子裝置；以及形成第二連通柱，此第二連通柱上覆並直接接觸電子裝置。
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300‧‧‧剖面示意圖
102‧‧‧黏合層
102s、108s、110s‧‧‧頂表面
104‧‧‧第一電極
106‧‧‧基底
106l‧‧‧邏輯區
106m‧‧‧記憶區
108‧‧‧連通柱介電層
110‧‧‧第一電極連通柱
111‧‧‧界面
112‧‧‧第一擴散阻障層
202‧‧‧電子裝置
204‧‧‧電極間元件
206‧‧‧第二電極
208‧‧‧間隔物
210、222‧‧‧層間介電層
212‧‧‧密封層
214‧‧‧第二電極連通柱
216‧‧‧第一導電線
218‧‧‧第二擴散阻障層
220‧‧‧半導體基底
224‧‧‧半導體裝置
224a‧‧‧第一半導體裝置
224b‧‧‧第二半導體裝置
226‧‧‧互連結構
228‧‧‧額外導電線
230‧‧‧額外導電連通柱
502‧‧‧第一電極層
502s‧‧‧底表面
602‧‧‧電極間夾層
702‧‧‧第二電極層
802、1204‧‧‧光阻遮罩
1202‧‧‧連通柱開口
1400‧‧‧流程圖
1402、1404、1406、1408、1410、1412、1414、1416、1418、1420‧‧‧階段
T a、T e‧‧‧厚度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1圖是根據一些實施例，包含用以增進電極黏合性的黏合層之積體電路(IC)的剖面示意圖。
第2圖是根據如第1圖所示的積體電路(IC)的一些較詳細實 施例，其中黏合層和電極整合至一個電子裝置中的剖面示意圖。
第3~13圖是根據一些實施例的形成積體電路(IC)的方法的一系列剖面示意圖，此積體電路(IC)包含具有用以增進電極黏合性的黏合層之電子裝置。
第14圖是根據如第3~13圖所示的方法的一些實施例的流程圖。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體實施例或範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
此外，此處可能使用空間上的相關用語，例如「在...之下」、「在...下方」、「下方的」、「在...上方」、「上方的」和其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置或設備的不同方位。裝置或設備可以被轉至其他方位 (旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。更進一步，「第一」、「第二」、「第三」、「第四」、和其他類似的用語只是用於上位化表示，因而可以在多個實施例之間互換。舉例而言，一個元件(例如，開口)可以在一些實施例中被稱為一個「第一」元件，而此元件可以在其他實施例中被稱做一個「第二」元件。
根據形成積體電路(IC)的製程，提供包括連通柱和連通柱介電層的基底。連通柱位於連通柱介電層中，則連通柱的頂表面與連通柱介電層的頂表面是共平面或實質上共平面。在基底之上沉積金屬層，金屬層直接接觸基底，並之後圖案化金屬層以界定出上覆連通柱的電極。電極可以例如部分地界定金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容、電阻式隨機存取記憶(resistive random-access memory，RRAM)單元、磁阻式隨機存取記憶(magnetoresistive random-access memory，MRAM)單元、導電橋隨機存取記憶(conductive-bridging random-access memory，CBRAM)單元、或積體電路的一些其他電子組件。
金屬層與電極通常是銀，因為銀在所有金屬中具有最高的導電性。然而，當金屬層是銀且經由基底的材料(例如，單晶矽或二氧化矽)而直接接觸基底，銀相對於基底的此材料具有相對較高的表面能，因此產生了挑戰。舉例而言，金屬層可在連通柱介電層的二氧化矽直接接觸基底。許多挑戰中主要的是黏合性穩定度和材料遷徙(material migration)。
銀具有低熱穩定性，因而銀很容易在一般形成積 體電路期間使用的高溫下凝聚成團(agglomeration)。此種高溫可例如包括超過約800℃、1000℃、1200℃、或1400℃的溫度，及/或在後段製程(back-end-of-line，BEOL)之金屬化製程中或其他在形成積體電路期間進行的製程的溫度。由於金屬層相對於基底所具有的高表面能，金屬層對於基底具有低黏合性穩定度，且無法充分地黏合至基底以防止金屬層在高溫下凝聚成團。因此，在形成積體電路期間，金屬層可能發生凝聚成團，因而金屬層中可能形成空隙(voids)，並且對於電極的電場均勻性有負面的影響。不均勻的電場可能進而在積體電路的主體製造期間導致產率不良及/或不均勻的性能參數。當積體電路的功能密度持續性地增加，則預期電場密度均勻性變得更加重要。並且由於高表面能，金屬層的材料可能很容易地從金屬層遷徙到基底中。這可能進而導致基底中的半導體裝置的參數偏移，這例如是由半導體裝置的摻雜輪廓的偏移造成的。
有鑑於上述內容，本申請案的多個實施例是導向增進電極黏合性穩定度的方法。一些實施例中，提供基底。基底具有頂表面，此頂表面具有第一表面能。形成上覆並直接接觸基底之頂表面的導電黏合層。導電黏合層具有頂表面，此頂表面具有第二表面能。形成上覆導電黏合層之頂表面的第一電極層。第一電極層具有底表面，此底表面具有第三表面能，第三表面能小於第二表面能並且大於第一表面能。更進一步，此底表面直接接觸導電黏合層的頂表面。然後將第一電極層圖案化成為第一電極。
相對於第一電極層，導電黏合層具有的相對較高的表面能促進了第一電極層的材料與導電黏合層的材料之間的黏合性。這促進了「潤濕效應(wetting effect)」，其中第一電極的材料傾向分散並完全「潤濕(wet)」導電黏合層。因此，無論第一電極層是否是銀，第一電極層不會凝聚成團且不會形成空隙。這進而達到高電場均勻性。更進一步，導電黏合層可以加倍地作為擴散阻障層，防止第一電極層的材料遷徙(例如，擴散)到基底。這進而防止基底的摻雜輪廓的偏移，並因而防止半導體裝置的參數偏移。上述內容共同地產生高產率的結果。
參照第1圖，其提供一些實施例的積體電路(IC)的剖面示意圖100，此積體電路(IC)具有用以增進第一電極104對基底106的黏合性的黏合層102。如圖式所示，基底106支撐黏合層102和第一電極104，且基底106包括連通柱介電層108。一些實施例中，基底106更包括向連通柱介電層108的頂部內凹陷的第一電極連通柱110，則第一電極連通柱110的頂表面110s與連通柱介電層108的頂表面108s是共平面或實質上共平面。連通柱介電層108可以是或者包括例如氧化矽、氮化矽、碳化矽、富矽氧化物(silicon rich oxide，SRO)、低介電常數(low κ)介電材料、一些其他介電材料、或上述的任意組合。本文中所使用的低介電常數(low κ)介電材料可以是具有介電常數(κ)小於約3.9、3、2、或1的介電材料。第一電極連通柱110可以是或者包括例如鎢、銅、鋁銅合金、鋁、一些其他金屬、或一些其他導電材料。
一些實施例中，基底106更包括位於連通柱介電層108和第一電極連通柱110下方的額外結構(例如，未繪示的半導體裝置)。更進一步，一些實施例中，第一擴散阻障層112杯形圍繞第一電極連通柱110的下側，以襯墊第一電極連通柱110的底表面和第一電極連通柱110的側壁。第一擴散阻障層112阻擋第一電極連通柱110的材料遷徙(例如，擴散)至第一電極連通柱110的範圍之外。第一擴散阻障層112可以例如是氮化鈦、氮化鉭、或適用於第一電極連通柱110的材料的一些其他阻障材料。
黏合層102上覆連通柱介電層108，且在一些實施例中，黏合層102並上覆第一電極連通柱110。一些實施例中，黏合層102直接接觸連通柱介電層108的頂表面108s及/或第一電極連通柱110的頂表面110s。更進一步，黏合層102位於第一電極104的下方且直接接觸第一電極104。在黏合層102和第一電極104直接接觸的界面111，黏合層102具有第一表面能，而第一電極104具有第二表面能。第一表面能大於第二表面能，以促進第一電極104和黏合層102之間的黏合性，並因此在形成積體電路的期間，第一電極104不會發生凝聚成團而形成空隙。這進而達到跨第一電極104的高電場均勻性以及積體電路主體製造期間的高產率。更進一步，和第一電極104相比，黏合層102具有高熱穩定性，使得黏合層102不會在形成積體電路期間所使用的溫度下發生凝聚成團。
一些實施例中，第一表面能是約1.5~1.7焦耳/平方公尺(J/m2)，且第二表面能是約1.0~1.3J/m2。一些實施例 中，第一表面能和第二表面能大於位於連通柱介電層108的頂表面108s的連通柱介電層108的第三表面能。舉例而言，第一表面能和第二表面能可大於約1J/m2，而第二表面能可小於約0.8J/m2。黏合層102可以是或者包括例如純鈦、氮化鈦、銅、或其表面能比第一電極104的表面能更高的一些其他導電材料。第一電極104可以是或者包括例如銀或一些其他金屬。一些實施例中，第一電極104在界面111是或者包括純銀，而黏合層102在界面111是或者包括純鈦或氮化鈦。一些實施例中，第一電極104在界面111是或者包括純銀，而黏合層102在界面111是或者包括銅。
一些實施例中，黏合層102加倍地作為擴散阻障層，防止第一電極104的材料遷徙(例如，擴散)至基底106。一些此種實施例中，這防止了位於第一電極連通柱110下方的半導體裝置(未繪示)的摻雜輪廓的偏移。防止摻雜輪廓偏移則防止半導體裝置的參數偏移，而可進而增加積體電路的主體製造期間的產率。一些實施例中，黏合層102是或者包括過度金屬或金屬化合物。舉例而言，黏合層102可包括例如純鈦、氮化鈦、或一些其他過度金屬或金屬化合物。一些實施例中，黏合層102是均相的(homogeneous)(例如，單一材料)。一些實施例中，黏合層102具有的厚度T a 是約10~20埃(angstroms)、約25~35埃、約15~30埃、約15~22埃、或約22~30埃之間。
一些實施例中，第一電極104是或者包括電化學活性金屬或一些其他金屬。電化學活性金屬可以是或者包括 例如銀(Ag)或一些其他電化學活性金屬。一些實施例中，第一電極104是均相的(例如，單一材料)。一些實施例中，第一電極104具有的厚度T e 是約300~500埃、約700~900埃、約400~800埃、約400~600埃、或約600~800埃之間。一些實施例中，第一電極104的厚度T e 是黏合層102的厚度T a 的約5~50倍、約5~25倍、或約25~50倍之間。
參照第2圖，其提供如第1圖所示的積體電路(IC)的一些較詳細實施例的剖面示意圖200，其中黏合層102和第一電極104整合至一個電子裝置202中。電子裝置202可以例如是電阻式隨機存取記憶(RRAM)單元、磁阻式隨機存取記憶(MRAM)單元、導電橋隨機存取記憶(CBRAM)單元、金屬-絕緣體-金屬(MIM)電容、一些其他類型的記憶單元、或一些其他類型的電子裝置。
如圖式所示，電子裝置202包括黏合層102、上覆黏合層102的第一電極104、上覆第一電極104的電極間(inter-electrode)元件204、以及上覆電極間元件204的第二電極206。電極間元件204可以是或者包括例如介電層、資料儲存元件、或一些其他材料或結構。資料儲存元件可以例如是藉由其電阻以儲存資料位元(例如「1」或「0」)、且根據跨資料儲存元件施加的電壓而在高電阻態和低電阻態之間可反覆改變的材料或結構。第二電極206可以是或者包括例如鉑(Pt)、銥(Ir)、金(Au)、鎢(W)、一些其他金屬、氮化鈦(TiN)、一些其他導電金屬氮化物、一些其他導電材料、或上述的任意組合。
在一些電子裝置202是金屬-絕緣體-金屬(MIM)電 容的實施例中，電極間元件204是或者包括二氧化矽、高介電常數(high κ)介電材料、或一些其他介電材料。本文中所使用的高介電常數(high κ)介電材料是具有介電常數(κ)大於約3.9、5、10、15、或20的介電材料。在一些電子裝置202是電阻式隨機存取記憶(RRAM)單元的實施例中，電極間元件204包括介電層，且一些實施例中，電極間元件204還包括上覆介電層的覆蓋層。介電層可以例如是富矽氧化物(SRO)、氧化鉿、一些其他高介電常數(high κ)介電材料、或一些其他介電材料。覆蓋層可以例如是鈦、鉿、鋁、或一些其他的和第二電極206相比與氧具有高反應性(例如，依據大量能量與氧反應)的金屬。在一些電子裝置202是磁阻式隨機存取記憶(MRAM)單元的實施例中，電極間元件204是或者包括金屬穿隧接面(metal tunnel junction、MTJ)及/或包括下層鐵磁板(ferromagnetic plate)、上覆下層鐵磁板的介電層、和上覆介電層的上層鐵磁板。在一些電子裝置202是導電橋隨機存取記憶(CBRAM)單元的實施例中，電極間元件204是或者包括固態電解質。
一些實施例中，在連通柱介電層108上設置一對間隔物208，則這些間隔物208分別位於第一電極104的兩個相對側壁的邊界。為了容易繪示，圖式中僅將間隔物208的其中一個標示出208。一些實施例中，這些間隔物208也分別位於黏合層102的兩個相對側壁的邊界，以及/或者分別位於電極間元件204的兩個相對側壁的邊界。間隔物208可以是或者包括例如氧化矽、氮化矽、氮氧化矽、一些其他介電材料、或 上述的任意組合。
上層的層間介電(interlayer dielectric，ILD)層210覆蓋連通柱介電層108和電子裝置202，且在一些實施例中，密封層212覆蓋連通柱介電層108和電子裝置202。密封層212共形地(conformally)襯墊電子裝置202，且密封層212可以例如是氮化矽、氧化矽、氮氧化矽、或一些其他介電層。更進一步，在為了形成上覆電子裝置202的第二電極連通柱214而形成開口時，密封層212可以作為蝕刻停止層。當密封層212存在時，上層的層間介電(ILD)層210上覆密封層212。更進一步，上層的層間介電(ILD)層210可以例如是氧化矽、氮化矽、氮氧化矽、低介電常數(low κ)介電材料、極低介電常數(extreme low κ)介電材料、一些其他介電材料、或上述的任意組合。本文中，極低介電常數(extreme low κ)介電材料是具有介電常數(κ)小於約2或1的低介電常數(low κ)介電材料。
第二電極連通柱214從電子裝置202延伸穿過上層的層間介電(ILD)層210至上覆電子裝置202的第一導電線216，以將電子裝置202電性耦接至第一導電線216。一些實施例中，第二擴散阻障層218杯形圍繞第二電極連通柱214的下側，以襯墊第二電極連通柱214的底表面和第二電極連通柱214的側壁。第二擴散阻障層218阻擋第二電極連通柱214的材料遷徙(例如，擴散)至第二電極連通柱214的範圍之外。第二擴散阻障層218可以例如是氮化鈦、氮化鉭、或適用於第二電極連通柱214的材料的一些其他阻障材料。
基底106位於電子裝置202下方並支撐電子裝置 202。基底106除了包括連通柱介電層108，更包括半導體基底220和下層的層間介電(ILD)層222。半導體基底220和下層的層間介電(ILD)層222堆疊在連通柱介電層108之下，則下層的層間介電(ILD)層222垂直地位於半導體基底220和連通柱介電層108之間。半導體基底220可以例如是主體矽基底、絕緣體上覆矽(silicon-on-insulator，SOI)基底、或一些其他半導體基底。下層的層間介電(ILD)層222可以例如是氧化矽、氮化矽、氮氧化矽、低介電常數(low κ)介電材料、極低介電常數(extreme low κ)介電材料、一些其他介電材料、或上述的任意組合。
一或多個半導體裝置224上覆半導體基底220，且垂直地位於半導體基底220和下層的層間介電(ILD)層222之間。此(些)半導體裝置224向半導體基底220的頂部內凹陷，且半導體裝置224可以例如是絕緣閘極場效電晶體(insulated gate field-effect transistors，IGFET)、金屬氧化物半導體(metal-oxide-semiconductor，MOS)裝置、一些其他半導體裝置、或上述的任意組合。一些實施例中，此(些)半導體裝置224包括位於電子裝置202下方且電性耦接至電子裝置202的第一半導體裝置224a。當電子裝置202是陣列中的許多類似裝置的其中一者，第一半導體裝置224a可例如作為電子裝置202的存取裝置。一些實施例中，電子裝置202是內嵌式記憶單元，則半導體基底220包括記憶區106m和邏輯區106l。一些實施例中，電子裝置202和第一半導體裝置224a位於記憶區106m上，而第二半導體裝置224b位於邏輯區106l上。
互連結構226位於下層的層間介電(ILD)層222、上層的層間介電(ILD)層210、和連通柱介電層108之內。互連結構226電性耦接至電子裝置202，且更電性耦接至半導體裝置224。一些實施例中，互連結構226界定從第一半導體裝置224a到電子裝置202的導電路徑。互連結構226包括多個導電線及多個導電連通柱。導電線包括第一導電線216，且更包括多個額外導電線228。為了容易繪示，圖式中僅將額外導電線228的其中一些標示出228。導電連通柱包括第一電極連通柱110和第二電極連通柱214，且更包括多個額外導電連通柱230。為了容易繪示，圖式中僅將額外導電連通柱230的其中一些標示出230。
將導電線(例如，第一導電線216及/或額外導電線228)以及導電連通柱(例如，第一電極連通柱110、第二電極連通柱214及/或額外導電連通柱230)堆疊，以界定使半導體基底220上的多個裝置(例如，電子裝置202及/或半導體裝置224)互連的導電路徑。一些實施例中，至少一些(例如，全部的)導電線的各者為導電路徑提供側向拉線(lateral routing)，且/或導電線的各者從導電連通柱的一者側向延伸至導電連通柱的另一者。更進一步，一些實施例中，至少一些(例如，全部的)導電連通柱的各者為導電路徑提供垂直方向拉線(vertical routing)，且/或導電連通柱的各者從導電線的一者垂直延伸至導電線的另一者或半導體基底220上的一個裝置(例如，電子裝置202及/或半導體裝置224)。導電線和導電連通柱可以是或者包括例如鋁、銅、鋁銅合金、鎢、一些其他金屬、一些其 他導電材料、或上述的任意組合。
參照第3~13圖，其提供根據一些實施例的形成積體電路(IC)的方法的一系列剖面示意圖300~1300，此積體電路(IC)包括具有用以增進電極黏合性的黏合層之電子裝置。由於黏合層相對於電極具有高表面能，黏合層可以例如防止電極中產生空隙。電子裝置可以例如對應至第2圖的電子裝置202。
如第3圖的剖面示意圖300所示，提供基底106。基底106包括連通柱介電層108。更進一步，一些實施例中，基底106包括向連通柱介電層108的頂部內凹陷的第一電極連通柱110，則第一電極連通柱110的頂表面110s與連通柱介電層108的頂表面108s是共平面或實質上共平面。連通柱介電層108可以是或者包括例如氧化矽、碳化矽、氮化矽、富矽氧化物(SRO)、一些其他介電材料、或上述的任意組合。第一電極連通柱110可以是或者包括例如鎢、銅、鋁銅合金、鋁、一些其他金屬、或一些其他導電材料。
一些實施例中，基底106包括位於連通柱介電層108下方的額外結構。舉例而言，如第2圖所示，基底106可包括堆疊在連通柱介電層108之下的半導體基底、一或多個半導體裝置、導電連通柱、和導電線。更進一步，一些實施例中，第一擴散阻障層112杯形圍繞第一電極連通柱110的下側，則第一擴散阻障層112襯墊第一電極連通柱110的底表面和第一電極連通柱110的側壁。第一擴散阻障層112可以是或包括例如氮化鈦、鈦、鉭、氮化鉭、或適用於第一電極連通 柱110的材料的一些其他導電阻障材料。
如第4圖的剖面示意圖400所示，形成黏合層102以覆蓋基底106。更進一步，一些實施例中，黏合層102直接接觸連通柱介電層108的頂表面108s及/或第一電極連通柱110的頂表面110s。黏合層102在黏合層102的頂表面102s具有第一表面能，而連通柱介電層108在連通柱介電層108的頂表面108s具有第二表面能。一些實施例中，第一表面能大於第二表面能。舉例而言，第一表面能可以例如是約1.5~1.8J/m2、約1~1.5J/m2、或約1.5~2.0J/m2，且/或第二表面能可以例如是約0.2~0.8J/m2、約0.6~0.8J/m2、或約0.2~0.4J/m2。更進一步，黏合層102可以是或者包括例如純鈦、氮化鈦、或其他導電黏合材料，及/或可以例如是均相的(例如，單一材料)。還更進一步，黏合層102可例如具有的厚度T a 是約10~30埃、約5~20埃、約15~40埃之間。一些實施例中，黏合層102是由化學氣相沉積(CVD)、物理氣相沉積(PVD)、或其他沉積製程所形成。
如第5圖的剖面示意圖500所示，形成第一電極層502以覆蓋黏合層102，則第一電極層502的底表面502s直接接觸黏合層102的頂表面102s。第一電極層502在第一電極層502的底表面502s具有第三表面能，且黏合層102在黏合層102的頂表面102s具有第一表面能。更進一步，第三表面能小於第一表面能，以增進第一電極層502和黏合層102之間的黏合性，因而第一電極層502在形成期間不會凝聚成團且不會形成空隙。這進而可達到跨越後續由第一電極層502所形成的電極 的高電場均勻性，及/或達到積體電路主體製造期間的高產率。一些實施例中，當第一表面能是約1.5~1.8J/m2、約1.2~1.5J/m2、或約1.5~2.0J/m2，第三表面能是約0.8~1.2J/m2、約1.1~1.2J/m2、或約1.0~1.2J/m2。更進一步，一些實施例中，第三表面能大於連通柱介電層108的第二表面能。
第一電極層502可以是或者包括例如純銀、銀合金、純銅、銅合金、第10族或第11族金屬、第10族或第11族金屬化合物、一些其他金屬或金屬化合物、或其表面能比黏合層102的表面能更低的一些其他金屬。一些實施例中，第一電極層502是純銀或銀合金，且黏合層102是純鈦或氮化鈦。一些實施例中，第一電極層502是電化學活性的、與黏合層冶金性相容的(metallurgically compatible)、均相的(例如，單一材料)、或上述的任意組合。一些實施例中，第一電極層502是一種材料，使得黏合層102相對此材料是擴散阻障層，而可以防止第一電極層502的材料污染基底106。第一電極層502可以例如具有的厚度T e 是約200~400埃、約100~1000埃、或約400~800埃之間，及/或此厚度T e 是黏合層102的厚度T a 的約5~50倍、約5~25倍、或約25~50倍之間。一些實施例中，第一電極層502是由沉積製程(例如，化學氣相沉積(CVD)或物理氣相沉積(PVD))及/或鍍(plating)製程(例如，電鍍、無電鍍等)所形成。
如第6圖的剖面示意圖600所示，形成電極間夾層602以覆蓋第一電極層502。根據所製作的電子裝置，電極間夾層602可以是或者包括例如介電層、資料儲存層、一些其他 功能層、或上述的任意組合。舉例而言，當電子裝置是電阻式隨機存取記憶(RRAM)單元或金屬-絕緣體-金屬(MIM)電容，電極間夾層602可以是或者包括富矽氧化物(SRO)、氧化鉿、或一些其他高介電常數(high κ)介電材料。在另外的範例中，當電子裝置是磁阻式隨機存取記憶(MRAM)單元，電極間夾層602可以是或者包括第一鐵磁板、上覆第一鐵磁板的介電層、和上覆介電層的第二鐵磁板。一些實施例中，電極間夾層602是由化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍、一些其他沉積製程、或上述的任意組合所形成。
如第7圖的剖面示意圖700所示，形成第二電極層702以覆蓋電極間夾層602。第二電極層702可以是或者包括例如鉑(Pt)、銥(Ir)、金(Au)、鎢(W)、一些其他金屬、氮化鈦(TiN)、一些其他導電金屬氮化物、一些其他導電材料、或上述的任意組合。更進一步，相對於第一電極層502，第二電極層702可以例如是電化學惰性的(electrochemically inert)。一些實施例中，第二電極層702是由沉積製程(例如，化學氣相沉積(CVD)或物理氣相沉積(PVD))及/或鍍(plating)製程(例如，電鍍、無電鍍等)所形成。
如第8圖的剖面示意圖800所示，將第二電極層702(參見第7圖)、電極間夾層602(參見第7圖)、和第一電極層502(參見第7圖)圖案化，以形成電子裝置202。一些實施例中，將第二電極層702、電極間夾層602和第一電極層502圖案化時一併將黏合層102圖案化。將電子裝置202定位在基底106的裝置區中，並且在一些實施例中，電子裝置202並上覆第一 電極連通柱110。更進一步，電子裝置202包括黏合層102、上覆黏合層102的第一電極104、上覆第一電極104的電極間元件204以及上覆電極間元件204的第二電極206的至少一部份。第一電極104是由第一電極層502所形成，電極間元件204是由電極間夾層602所形成，而第二電極206是由第二電極層702所形成。可以例如經由蝕刻製程或一些其他圖案化製程來進行此圖案化。
一些實施例中，進行圖案化的製程包括在第二電極層702上形成光阻遮罩802，用以覆蓋並標定基底106的裝置區。舉例而言，可以在第二電極層702上沉積光阻層，隨後使用光微影技術將光阻層圖案化成為光阻遮罩802。然後在光阻遮罩802就定位時，對第二電極層702、電極間夾層602、第一電極層502和黏合層102施加一或多個蝕刻劑，直到露出基底106。之後，可以剝除或以其他方式移除光阻遮罩802。
如第9圖的剖面示意圖900所示，形成一對間隔物208，則這些間隔物208分別襯墊第一電極104的兩個相對側壁。一些實施例中，這些間隔物208也分別襯墊電極間元件204的兩個相對側壁，以及/或者分別襯墊黏合層102的兩個相對側壁。更進一步，一些實施例中，第一電極104的兩個相對側壁分別與電極間元件204的兩個相對側壁共平面或實質上共平面，且/或分別與黏合層102的兩個相對側壁共平面或實質上共平面。間隔物208可以是或者包括例如氮化矽、氧化矽、氮氧化矽、一些其他介電材料、或上述的任意組合。
一些實施例中，形成間隔物208的製程包括沉積 間隔物層以覆蓋基底106和電子裝置202，且進一步襯墊電子裝置202的側壁。間隔物層可以例如是由共形(conformal)沉積製程所形成、及/或例如可由化學氣相沉積(CVD)、物理氣相沉積(PVD)、或一些其他沉積製程所形成。然後進行回蝕(etch back)至間隔物層中，以移除間隔物層的水平段而不移除間隔物的垂直段，藉此存留的垂直段則界定出間隔物208。
如第10圖的剖面示意圖1000所示，形成密封層212以覆蓋基底106、電子裝置202、和間隔物208，且進一步襯墊電子裝置202和間隔物208的側壁，以密封電子裝置202。密封層212可以是或者包括例如氮化矽、氧化矽、氮氧化矽、或一些其他介電材料。更進一步，密封層212可以例如是由共形(conformal)沉積製程所形成、及/或例如可由化學氣相沉積(CVD)、物理氣相沉積(PVD)、或一些其他沉積製程所形成。
如第11圖的剖面示意圖1100所示，形成層間介電(ILD)層210以覆蓋基底106、電子裝置202、間隔物208、和密封層212，且形成的層間介電(ILD)層210更進一步具有平坦的或實質上平坦的頂表面。層間介電(ILD)層210可以例如是氧化矽、氮化矽、氮氧化矽、低介電常數(low κ)介電材料、極低介電常數(extreme low κ)介電材料、一些其他介電材料、或上述的任意組合。一些實施例中，形成層間介電(ILD)層210的製程包括沉積層間介電(ILD)層210以及隨後朝向層間介電(ILD)層210的頂表面內進行平坦化製程。沉積步驟可以例如由化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍、一些其他沉積製程、或上述的任意組合所進行。平坦化的步驟可以 例如經由化學機械研磨(chemical mechanical polish，CMP)或一些其他平坦化製程所進行。
如第12圖的剖面示意圖1200所示，將層間介電(ILD)層210和密封層212圖案化，以界定上覆並露出第二電極206的連通柱開口1202。此圖案化可以經由例如蝕刻製程或一些其他圖案化製程所進行。一些實施例中，進行圖案化的製程包括在層間介電(ILD)層210上形成光阻遮罩1204，使得光阻遮罩1204具有連通柱開口1202的圖案設計(layout)。舉例而言，可以在層間介電(ILD)層210上沉積光阻層，隨後使用光微影技術將光阻層圖案化成為光阻遮罩1204。然後在光阻遮罩1204就定位時，對層間介電(ILD)層210和密封層212施加一或多個蝕刻劑，直到露出第二電極206。之後，可以剝除或以其他方式移除光阻遮罩1204。
如第13圖的剖面示意圖1300所示，在連通柱開口1202(參見第12圖)之內形成第二電極連通柱214。更進一步，一些實施例中，形成第二擴散阻障層218，以襯墊連通柱開口1202，且將第二電極連通柱214與層間介電(ILD)層210、密封層212和第二電極206分隔開來。第二電極連通柱214可以是或者包括例如鎢、銅、鋁銅合金、鋁、一些其他金屬、或一些其他導電材料。第二擴散阻障層218可以是或者包括例如氮化鈦、鈦、鉭、氮化鉭、或適用於第二電極連通柱214的材料的一些其他導電阻障材料。
一些實施例中，形成第二電極連通柱214的製程包括形成導電層以覆蓋層間介電(ILD)層210並填充連通柱開 口1202。導電層可以經由例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍、無電鍍、電鍍、或一些其他沉積或鍍製程所形成。然後對導電層向內進行平坦化直到抵達層間介電(ILD)層210，藉此由導電層形成第二電極連通柱214。平坦化可以例如經由化學機械研磨(CMP)或一些其他平坦化製程來進行。一些實施例中，此製程更包括形成第二擴散阻障層218以覆蓋層間介電(ILD)層210且共形地襯墊連通柱開口1202。在這些實施例中，導電層是形成在第二擴散阻障層218之上，而平坦化也是對第二擴散阻障層218向內進行。
參照第14圖，其提供如第3~13圖所示的方法的一些實施例的流程圖1400。
在階段1402，提供包括連通柱介電層和第一電極連通柱的基底。第一電極連通柱向連通柱介電層的頂部內凹陷，則第一電極連通柱的頂表面與連通柱介電層的頂表面是共平面或實質上共平面。參見例如第3圖。一些實施例中，省略第一電極連通柱。一些實施例中，第一電極連通柱的底表面電性耦接至位於第一電極連通柱下方的導電線與導電連通柱之交替堆疊。一些實施例中，交替堆疊將第一電極連通柱電性耦接至位於第一電極連通柱下方的半導體裝置。
在階段1404，形成黏合層以覆蓋基底。參見例如第4圖。
在階段1406，形成第一電極層以覆蓋黏合層，其中和第一電極層相比，黏合層具有較高的表面能。參見例如第5圖。一些實施例中，第一電極層具有單一表面能，黏合層 具有單一表面能。
在階段1408，形成電極間夾層以覆蓋第一電極層。參見例如第6圖。電極間夾層可以例如是介電層、資料儲存層、或一些其他類型的層。
在階段1410，形成第二電極層以覆蓋電極間夾層。參見例如第7圖。
在階段1412，將第一電極層、第二電極層、和電極間夾層圖案化，以界定上覆第一電極連通柱的電子裝置。參見例如第8圖。電子裝置包括第一電極、上覆第一電極的電極間元件、以及上覆電極間元件的第二電極。第一電極是由第一電極層所形成，電極間元件是由電極間夾層所形成，而第二電極是由第二電極層所形成。電子裝置可以例如是電阻式隨機存取記憶(RRAM)單元、磁阻式隨機存取記憶(MRAM)單元、導電橋隨機存取記憶(CBRAM)單元、金屬-絕緣體-金屬(MIM)電容、或一些其他類型的電子裝置。
在階段1414，在基底上形成一對間隔物，則這些間隔物分別襯墊電子裝置的兩個相對側壁。參見例如第9圖。
在階段1416，形成密封層以覆蓋並共形地襯墊電子裝置。參見例如第10圖。
在階段1418，形成層間介電(ILD)層以覆蓋密封層。參見例如第11圖。
在階段1420，延伸穿過層間介電(ILD)層和密封層至電子裝置形成第二電極連通柱。參見例如第12圖和第13圖。
本文的第14圖的流程圖是以一系列的操作步驟與事例來說明與描述，應理解的是，此些操作步驟或事例的說明順序並非用以侷限所附的申請專利範圍。舉例而言，一些操作步驟與一些其他操作步驟或事例的發生順序可以是同時的、或者可以和本文所描述及/或所說明的內容是不同的。更進一步，並非所有說明的操作步驟對於用以實現本發明所述實施例的一或多個方面都是必要的，並且本文所述的一或多個操作步驟可以經由一或更多分別的步驟或階段來進行。
一些實施例中，本申請案提供積體電路的形成方法，此方法包括：延伸穿過連通柱介電層形成連通柱；形成黏合層，此黏合層覆蓋連通柱介電層和連通柱；以及形成第一電極層，此第一電極層上覆並直接接觸黏合層，其中黏合層在第一電極層接觸黏合層的界面具有第一表面能，其中第一電極層在界面具有第二表面能，且其中第一表面能大於第二表面能。
一些實施例中，本申請案提供積體電路，此積體電路包括：介電層；上覆介電層的黏合層；以及上覆並直接接觸黏合層的第一電極，其中黏合層在第一電極接觸黏合層的界面具有第一表面能，其中第一電極在界面具有第二表面能，且其中第一表面能大於第二表面能。
一些實施例中，本申請案提供積體電路的另一形成方法，此方法包括：在連通柱介電層中形成第一連通柱，則第一連通柱的頂表面與連通柱介電層的頂表面共平面；形成導電黏合層，此導電黏合層上覆並直接接觸連通柱介電層 的頂表面及第一連通柱的頂表面，其中連通柱介電層在連通柱介電層的頂表面具有第一表面能；形成第一金屬層，此第一金屬層上覆並直接接觸導電黏合層，其中導電黏合層在第一金屬層接觸導電黏合層的界面具有第二表面能，其中第一金屬層在界面具有一第三表面能，並且其中第三表面能大於第一表面能且小於第二表面能；形成電極間介電層，此電極間介電層覆蓋第一金屬層；形成第二金屬層，此第二金屬層覆蓋電極間介電層；圖案化第一金屬層、電極間介電層、和第二金屬層，以界定上覆第一連通柱的電子裝置；以及形成第二連通柱，此第二連通柱上覆並直接接觸電子裝置。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

Claims (20)

  1. 一種積體電路的形成方法，包括：延伸穿過一連通柱介電層形成一連通柱；形成一黏合層，該黏合層覆蓋該連通柱介電層和該連通柱；以及形成一第一電極層，該第一電極層上覆(overlying)並直接接觸該黏合層，其中該黏合層在該第一電極層接觸該黏合層的一界面具有一第一表面能，其中該第一電極層在該界面具有一第二表面能，且其中該第一表面能大於該第二表面能。
  2. 如申請專利範圍第1項所述之積體電路的形成方法，其中該黏合層在該界面包括鈦或氮化鈦，且其中該第一電極層在該界面包括銀，該銀直接接觸該鈦或氮化鈦。
  3. 如申請專利範圍第1項所述之積體電路的形成方法，其中該第一電極層是一單一材料，且其中該黏合層是一單一材料。
  4. 如申請專利範圍第1項所述之積體電路的形成方法，其中該黏合層在該連通柱介電層的一頂表面直接接觸該連通柱介電層，其中該連通柱介電層在該連通柱介電層的該頂表面具有一第三表面能，且其中該第二表面能大於該第三表面能。
  5. 如申請專利範圍第1項所述之積體電路的形成方法，其中該黏合層阻擋電極材料從該第一電極層擴散至該連通柱介電層。
  6. 如申請專利範圍第1項所述之積體電路的形成方法，更包括：形成一電極間夾層，覆蓋該第一電極層；形成一第二電極層，覆蓋該電極間夾層；以及圖案化該第二電極層、該電極間夾層、和該第一電極層以界定一電子裝置。
  7. 如申請專利範圍第6項所述之積體電路的形成方法，其中該電極間夾層是一介電層，且其中該電子裝置是一金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容。
  8. 如申請專利範圍第6項所述之積體電路的形成方法，其中該電極間夾層是一資料儲存層，且其中該電子裝置是一記憶單元。
  9. 如申請專利範圍第6項所述之積體電路的形成方法，其中該圖案化界定上覆該連通柱並穿過該黏合層而電性耦接至該連通柱的該電子裝置。
  10. 如申請專利範圍第1項所述之積體電路的形成方法，其中該黏合層是以約10至30埃(angstrom)之間的厚度而形成。
  11. 如申請專利範圍第1項所述之積體電路的形成方法，其中該第一表面能是約1.4至1.9焦耳/平方公尺(J/m2)之間，且其中該第二表面能是小於約0.8J/m2。
  12. 如申請專利範圍第1項所述之積體電路的形成方法，更包括：形成至少一連通柱和至少一線的一交替堆疊，其中形成該交替堆疊包括形成該連通柱，且其中該黏合層是上覆該交 替堆疊並經由該連通柱而電性耦接至該交替堆疊而形成。
  13. 一種積體電路，包括：一介電層；一黏合層，上覆該介電層；以及一第一電極，上覆並直接接觸該黏合層，其中該黏合層在該第一電極接觸該黏合層的一界面具有一第一表面能，其中該第一電極在該界面具有一第二表面能，且其中該第一表面能大於該第二表面能。
  14. 如申請專利範圍第13項所述之積體電路，其中該黏合層在該界面包括鈦或氮化鈦，且其中該第一電極在該界面包括銀，該銀直接接觸該鈦或氮化鈦。
  15. 如申請專利範圍第14項所述之積體電路，其中該黏合層在該介電層的一頂表面直接接觸該介電層，其中該介電層在該介電層的該頂表面包括氧化矽，其中該介電層在該介電層的該頂表面具有一第三表面能，且其中該第二表面能大於該第三表面能。
  16. 如申請專利範圍第13項所述之積體電路，其中該黏合層具有約10至30埃之間的厚度。
  17. 如申請專利範圍第13項所述之積體電路，其中該第一表面能是約1.4至1.9焦耳/平方公尺(J/m2)之間，且其中該第二表面能是小於約0.8J/m2。
  18. 如申請專利範圍第13項所述之積體電路，更包括：一半導體基底；一半導體裝置，位於該半導體基底的一頂部中；以及 至少一連通柱和至少一線的一交替堆疊，該交替堆疊上覆該半導體基底和該半導體裝置，其中該黏合層上覆該交替堆疊，且其中該交替堆疊將該第一電極電性耦接至該半導體裝置。
  19. 如申請專利範圍第13項所述之積體電路，更包括：一資料儲存元件，上覆並直接接觸該第一電極；以及一第二電極，上覆並直接接觸該資料儲存元件。
  20. 一種積體電路的形成方法，包括：在一連通柱介電層中形成一第一連通柱，則該第一連通柱的一頂表面與該連通柱介電層的一頂表面共平面；形成一導電黏合層，該導電黏合層上覆並直接接觸該連通柱介電層的該頂表面及該第一連通柱的該頂表面，其中該連通柱介電層在該連通柱介電層的該頂表面具有一第一表面能；形成一第一金屬層，該第一金屬層上覆並直接接觸該導電黏合層，其中該導電黏合層在該第一金屬層接觸該導電黏合層的一界面具有一第二表面能，其中該第一金屬層在該界面具有一第三表面能，並且其中該第三表面能大於該第一表面能且小於該第二表面能；形成一電極間介電層，該電極間介電層覆蓋該第一金屬層；形成一第二金屬層，該第二金屬層覆蓋該電極間介電層；圖案化該第一金屬層、該電極間介電層、和該第二金屬層，以界定上覆該第一連通柱的一電子裝置；以及 形成一第二連通柱，該第二連通柱上覆並直接接觸該電子裝置。
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