CN1154164C - 长久保持记忆力的低印记铁电材料及其液体前体和制作方法 - Google Patents

长久保持记忆力的低印记铁电材料及其液体前体和制作方法 Download PDF

Info

Publication number
CN1154164C
CN1154164C CNB998121568A CN99812156A CN1154164C CN 1154164 C CN1154164 C CN 1154164C CN B998121568 A CNB998121568 A CN B998121568A CN 99812156 A CN99812156 A CN 99812156A CN 1154164 C CN1154164 C CN 1154164C
Authority
CN
China
Prior art keywords
precursor
ferroelectric
metal ingredient
chemical formula
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB998121568A
Other languages
English (en)
Other versions
CN1329750A (zh
Inventor
ƽ
科吉·阿里塔
林慎一郎
��D�����氢��
约瑟夫·D·库奇阿罗
��A����˹���°���Լ
卡洛斯·A·帕斯·德阿劳约
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Symetrix Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Symetrix Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd, Symetrix Corp filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1329750A publication Critical patent/CN1329750A/zh
Application granted granted Critical
Publication of CN1154164C publication Critical patent/CN1154164C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Inorganic Insulating Materials (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

一种液态前体，用于在集成电路中形成铁电金属氧化物薄膜(313)，其中包含超过了化学计量平衡量的金属氧化物。当前体包括用于形成锶、铋、钽、铌酸盐的锶、铋、钽和铌时，这个前体包含过量的钽和铌中的至少一种。电容器包含分层超晶格材料的薄膜(313)，此超晶格材料由包含了过量的钽和铌的前体制造，因此在75℃下经过1010个负极化转换脉冲之后，以及在125℃下经过109个负极化转换脉冲之后，电容器表现出优良的极化率和低百分率印记。

Description

长久保持记忆力的低印记铁电材料及其液体前体和制作方法
技术领域
本发明涉及用于集成电路的薄膜材料，更具体地说，涉及用于集成存储电路的铁电材料。更准确地说，本薄膜铁电材料是分层超晶格材料，在单向电压脉冲的多次重复之后，此材料展现出低的印记(imprinting)和极化疲劳。
背景技术
众所周知，薄膜铁电材料可以应用于各种非易失性的随机存取存储器装置。例如，授予Koike的第5,600,587号美国专利讲授了一种铁电体非易失性的随机存取存储器，此存储器使用包括一个铁电体电容器和一个开关晶体管的存储单元。授予Omura的第5,495,438号美国专利讲授了一种由并联的铁电体电容器形成的铁电体存储器。这些电容器具有矫顽磁场值不同的铁电材料，因此可以使用或储存多值数据。授予Nishimura等人的第5,592,409号美国专利讲授了一种包括铁电体层的非易失性存储器，该铁电体层由两次开启之间的加入电压极化。此极化或存储器存储状态被读出，作为流过铁电体层的高或低电流，它允许无破坏性的读出。授予Takeuchi等人的第5,539,279号美国专利讲授了一种高速的单晶体管单电容器铁电体存储器，它在动态随机存取存储器模式(＂DRAM＂)和铁电体随机存取存储器模式(＂FERAM＂)之间切换。
图1示出了一种用于铁电体薄膜的理想极化磁滞曲线100。在施加的电场E从正值变为负值时，通过测量铁电体电容器上的电荷得到了曲线100的侧线102。在施加的电场E从负值变为正值的同时，通过测量铁电体电容器上的电荷得到了曲线100的侧线104。传统上，点-Ec和Ec被称为需要把极化率P变为零的矫顽磁场。同样地，剩余极化强度Pr或-Pr是铁电材料的零电场值下的极化。Pr和-Pr值理论上有相同的数量级，但是实际上其值常常是不同的。因此，即使这些值在大小上可能不同，作为2Pr被测量的极化率也是通过增加Pr和-Pr值的实际绝对值来计算的。自发极化值Ps和-Ps是通过把磁滞回线的线性末梢例如末梢106延伸到与极化轴相交而测量的。在理想的铁电体中，Ps等于Pr，但是由于线性的电介质特性和非线性的铁电体特性，这些值在实际的铁电体中是不同的。就矫顽磁场和极化来说，曲线102和104之间的间隔较大，从而形成一个大的、盒状的(boxy)、基本上矩形的中央区域108，这表明它适合用作存储器。
目前，可用的铁电材料偏离了如图1所示的理想磁滞特性。研究人员已经研究了自1970以来的用在集成铁电器件上的材料，但是由于偏离了理想的磁滞作用，这些研究尚未获得商业上的成功。例如，授予Rohrer的第3,939,292号美国专利公开了用在铁电存储器上的铁电材料的早期研究，这些存储器是在硝酸钾的第III相(Phase III)完成的。在实践中，硝酸钾材料的极化率如此低，并且如此受疲劳和印记(imprint)的不良影响，以致于事实上此材料在微电子存储器中没有使用价值。
很难找到满足特定商业需求的铁电物质。用于集成铁电器件的最好材料是利用矫顽电场变换的，所述的矫顽电场是从常规集成电路的工作电压得到的，也就是说三到五伏电压。此材料应该有很高的极化率，例如，超过十二到十五μC/cm2的极化率定为2Pr，以能够构造有足够密度的存储器。极化疲劳应该很低或不存在。而且，铁电材料不应该有印记；也就是说，磁滞曲线不应该偏移而出现正或负的矫顽磁场。
图2示出了磁滞曲线100，磁滞曲线100接近曲线200。曲线200显示曲线100上的疲劳效应。疲劳减少了确定中央区域108的曲线102和104之间的间隔。中央区域108随着疲劳的增加而逐渐地变得越来越小。由于施加的电场的极化转换和相关屏蔽效应，导致在铁电材料中产生点电荷缺陷，因此使分离程度发生变化。因此，由于重复的极化转换，随时间的消逝引起铁电材料的疲劳。
授予Araujo等人的第5,519,234号美国专利指出，曲线200疲劳问题的克服基本上是使用了分层超晶格混合物，例如G.A.Smolenskii等人的文章“铁电物质以及相关材料”[“Ferroelectrics and RelatedMaterials，Vol.3，Gordon and Breach Publishing Group，(1984)]中所描述的“分层的钙钛矿状(perovskite-like)”材料。分层超晶格混合物能够提供薄膜铁电材料，其中极化态在小于百分之三十疲劳的情况下至少可以转换109次。疲劳持久性的水准在技术上有了显著的进步，这是因为与其它铁电物质，例如铅锆钛酸盐(＂PZT＂)或铅镧锆钛酸盐(＂PLZT＂)相比，它的疲劳持久性至少高出一个数量级。
根据Smolenskii著作的15.3部分，分层钙钛矿状材料或分层超晶格混合物有三种普通的类型：
(I)符合化学式Am-1S2MmO3m+3的混合物，其中，A＝Bi3+，Ba2+，SR2+，Ca2+，Pb2+，K+，Na+以及其它大小可比的离子；S＝Bi3+；并且，M＝Ti4+，Nb5+，Ta5+，Mo6+，W6+，Fe3+以及其它具有氧八面体的离子；
(II)符合化学式Am+1MmO3m+1的混合物，包括例如锶钛酸盐Sr2TiO4、Sr3Ti2O7以及Sr4Ti3O10之类的混合物；以及
(III)符合化学式AmMmO3m+2的混合物，包括例如Sr2Nb2O7、La2Ti2O7、Sr5TiNb4O17、以及Sr6Ti2Nb4O20之类的混合物。
Smolenskii指出，钙钛矿状层可能会有取决于M值的不同厚度，并且钙钛矿AMO3首先是“M＝无限(infinity)”的情况下任何分层钙钛矿状结构类型的有限实例。同时Smolenskii指出，如果最小厚度(m＝1)层由P表示、并且铋-氧层由B表示，那么此类型的混合物可以被描述为...BPmBPm......。此外，Smolenskii指出，如果m是一个小数，那么此晶格包括不同厚度的钙钛矿状层，并且所有已知类型混合物都是铁电物质。
根据本发明，一般地说分层超晶格材料可以归纳为如下化学式：
(1)A1w1 +a1A2w2 +a2...Ajwj +ajS1x1 +s1S2x2 +s2...Skxk +skB1y1 +b1B2y2 +b2...B1y1 +b1Qz -2其中，A1、A2...Aj代表钙钛矿状结构中的A位元素，它可以是诸如：锶、钙、钡、铋、铅、以及其它元素；S1、S2...SK代表超晶格生成器(＂S位＂)元素，它通常是铋，但还可以是诸如：钇、钪、镧、锑、铬、铊、以及其它+3价元素；B1、B2...BL代表钙钛矿状结构的B位元素，它可以是诸如：钛、钽、铪、钨、铌、锆、以及其它诸如此类的元素；并且Q代表一种阴离子，它通常是氧，然而也可以是其它元素，诸如氟、氯以及这些元素的化合物，诸如氟氧化物、氯氧化物等。化学式(1)上标表示各自元素的价态，并且下标表示在一摩尔混合物中该材料的摩尔数，或者晶胞中该元素的平均原子数。下标可以是整数或小数。即，化学式(1)包括材料各位置的晶胞可以变化的所有情况，例如在Sr75Ba25Bi2Ta2O9中，平均来说，A位的75％由锶原子占据并且A位的25％由钡原子占据。如果混合物中只有一种A位元素，那么它由A1元素表示，并且W2...Wj都等于零。如果混合物只有一种B位元素，那么它就由B1元素来表示，并且y2...y1都等于零，此情况同样适用于超晶格生成器元素。正如本发明那样，通常情况存在一种A位元素、一种超晶格生成器元素以及一、两种B位元素，尽管化学式(1)是以更通用的包括分层超晶格混合物的形式表达的，在该分层超晶格混合物中，A和B位以及超晶格生成器位都可以有多种元素。
Z的值从下列等式中得到：
(2)(a1w1+a2w2...+ajwj)+(s1x1+s2x2...+skxk)+(b1y1+b2y2...+b1y1)＝2Z.
化学式(1)包括全部三种Smolenskii类型的混合物。
分层的超晶格材料不包括可以满足化学式(1)中的每种材料，而是只包括在结晶期间以明晰的交互层自然深入晶体结构之中那些材料。在通常情况下，对混合物成份的热处理或退火，会有助于自发结晶。增高的温度促使超晶格形成部分排序成热力学上有利的结构。例如，钙钛矿状八面体。应用到S1、S2...Sk上的术语＂超晶格生成器元素＂，是指下述事实：与遍及混合的分层超晶格材料的均匀随机分布相反，这些金属以集中的(concentrated)金属氧化层的形式在两个钙钛矿状层之间特别稳定。具体地说，铋有一个离子半径，这使得它既可以作为A位材料，也可以作为超晶格生成器。但是，如果铋的量小于阈值化学计量比，则它将作为非钙钛矿状铋氧化层自然地集中(concentrate)。
尽管低疲劳铁电物质的巨大改善可归于分层超晶格混合物，但仍然存在一个由图2的曲线202表示的印记问题。曲线202说明曲线100可以被印记或转变到右或左。当铁电材料经受重复的单向电压脉冲时，印记就会发生。铁电材料保持一个剩余极化或偏磁，以便相对于施加的场、在正向、反向上移动侧线102和104。因此，通过铁电体电容器的重复负脉冲，曲线202在正向204上移动。由于正压产生重复脉冲而导致反向移动也是可能发生的。这类脉冲表示由于重复的单向电压周期铁电材料发生什么，诸如：在FERAMs(铁电物质随机存取存储器)中的读出操作。印记可以如此严重，以致于铁电材料不再保持与逻辑1或0值相对应的二元极化态。
授予Verhaeghe的第5,592,410号美国专利指出了作为‘补偿’的铁电物质印记现象。该专利给人们这样的指教：与曲线202相比较，在返回到图100非印记位置的磁滞回线期间，印记问题经由脉冲电压颠倒。因此，印记问题经由专门的写入操作被反向，其中脉冲电压与转换电压反向。然而，推荐的电压脉冲没有解决整个问题，因为印记现象部分不可逆。观察的印记反映了铁电物质晶体在显微结构上的相应变化，例如随着极化晶体区域的联合捕获，点电荷缺陷的产生。显微结构上的这些变化并不都是可逆的。
其中，仍然需要基本上没有印记和极化疲劳问题的铁电体薄膜材料。
发明内容
本发明减轻了上述问题，其中，提供了铁电体薄膜，在标准的集成电路工作条件下，即，在电压为正负三伏到五伏之间或更小范围内，温度在-55℃到150℃之间的条件下，该铁电体薄膜基本上无印记。铁电体薄膜在集成电路存储器中有用，并且利用其盒状的磁滞作用特性，提供非常高的极化率。本发明的薄膜铁电材料，在75℃下、1010个单向电压脉冲之后，以及125℃下、109个脉冲之后，其百分比印记值仅仅在大约百分之五到百分之十的范围内。并且，电压周期之后，其极化率保持高水平，相当于大于12μC/cm2。
因此，包括本发明的薄膜铁电材料的电子器件，基本上无印记并且无疲劳。这种改善源自薄膜铁电材料的使用，此材料包括含过量B位元素和不足量A位元素的分层超晶格材料。在下面的实例中，分层超晶格材料包含锶铋钽铌，它们由含有超过化学计量数量的钽和铌的前体制造。锶铋钽铌酸盐的平衡化学式是：
(3)SrBi2(Ta1-xNbx)2O9
其中，0≤x≤1。锶铋钽铌酸盐的“非化学计量”化学式可以被写成：
(4)(SrBi2(Ta1-xNbx)2O9)p(Bi2O3)q(Ta2O5)r(Nb2O5)s(SrO)t
在概念上它可以被看作是铋超晶格氧化物和各元素简单氧化物的混合物。实验结果常常表明：当薄膜由下面这样的前体溶液制造，并且t＝0，0≤x≤1，0≤q≤p，r加s的总数大于零、小于p时，就可得到优良的极化和印记特性。
化学式(3)与化学式(1)相对应，其中，A位金属是锶，S位金属(也就是说超晶格生成器)是铋，B位金属是铌和钽，并且Z＝9。更具体地说，化学式(3)与Smolenskii类型I的化学式相当，其中，A位金属是锶，S位金属是铋，M位金属是铌和钽，并且m＝2。化学式(4)与化学式(3)相对应，只是它提供了附加的、非化学计量数量的A、S和B位元素。
本发明的薄膜铁电材料较好的是小于大约600毫微米(nm)的厚度，更好的是小于大约400nm的厚度，最好是大约200nm的厚度。
锶铋钽铌酸盐的薄膜对于用在集成电路内的环境中展现了对印记的优良抵抗力。例如，在75℃下优选的装置可以经得起1010个单向(负的)电压脉冲周期，每个周期都具有三伏特的电压振幅，其中只有百分之六的反状态印记。类似地，在125℃下优选的装置经得起超过109个单向电压脉冲周期，每个周期都具有从三伏特到五伏特的数量级，其中，只有小于百分之五的印记。
因此，本发明的一个目的是提供一种前体，该前体包含在烘干和加热所述前体的过程中形成铁电分层超晶格材料的有效数量的金属成份。
本发明的一个特征是：一种液态前体，其特征在于：所述前体所包含的金属成份的量与化学计量不平衡化学式AaSbBcO[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)]相对应；其中a≤1、b≥2、并且c＞b。
本发明的另一个目的是提供一种含有金属成份的前体，包含在烘干和加热所述前体的过程中形成铁电分层超晶格材料的有效数量的金属成份，其特征在于：所述前体所包含的金属成份的量与化学计量不平衡化学式AaSbBcO[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)]相对应；其中a＝1、2.0＜b＜2.2、并且2.05＜c≤2.4。
优选地，2.2＜c≤2.3。
本发明的另一个目的是提供一种前体，其中，所述前体所包含的金属成份的量与化学计量不平衡化学式SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)+(c+d-2)(2.5)]对应；其中a＝1、b≥2.0、(c+d)≥2.05、并且1＜(c/d)＜2。在本发明的一个最佳实施例中，比率c/d等于0.6/0.4；并且更好的是2.1≤(c+d)≤2.4。该最佳实施例在(c+d)等于2.3时特别有效；在另一最佳实施例中2.0≤b≤4.0。
本发明进一步目的是提供一种方法，包括提供含有用于形成铁电分层超晶格混合物的有效数量的金属成份的前体；在基片上形成一前体薄膜；对所述前体薄膜进行退火，其特征在于：所述前体所包含的金属成份的量与化学计量不平衡化学式AaSbBcO[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)]相对应；其中a≤1、b≥2、并且c＞b。
根据本发明的另一种方法，其特征在于：所述前体所包含的金属成份的量与化学计量不平衡化学式AaSbBcO[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)]相对应；其中a＝1、2.0＜b＜2.2、并且2.05＜c≤2.4。
根据本发明的另一种方法，其特征在于：所述前体所包含的金属成份的量与化学计量不平衡化学式SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)+(c+d-2)(2.5)]对应；其中a＝1、b≥2.0、(c+d)≥2.05、并且1＜(c/d)＜2。
本发明进一步目的是在包括分层超晶格材料薄膜的集成电路中提供铁电器件，该铁电器件包括一个分层超晶格材料的薄膜，其特征在于：所述薄膜包含金属成份，该金属成份的量与化学计量不平衡化学式AaSbBcO[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)]相对应；其中a≤1、b≥2、并且c＞b。
根据本发明的另一种铁电器件，其特征在于：所述前体所包含的金属成份的量与化学计量不平衡化学式AaSbBcO[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)]相对应；其中a＝1、2.0＜b＜2.2、并且2.05＜c≤2.4。
根据本发明的另一种铁电器件，其特征在于：所述前体所包含的金属成份的量与化学计量不平衡化学式SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)+(c+d-2)(2.5)]对应；其中a＝1、b≥2.0、(c+d)≥2.05、并且1＜(c/d)＜2。
对本领域的普通技术人员来说，通过阅读下面结合附图的详细描述，本发明的其它特征、目的以及优点将变得更明显。
附图说明
图1参照描述曲线外观的常规命名法，示出了一条理想的常规铁电物质极化磁滞曲线；
图2示出了理想化的图1曲线，它邻近于其它表示极化疲劳和极化印记问题的曲线；
图3示出了一个分层结构，此结构表示在实现本发明的集成电路存储器中是怎样实现单个存储单元的；
图4示出了一个概要的用于制造存储单元的处理流程图，与图3所示的分层结构相对应；
图5是一个示意性晶片的俯视图，其中按照本发明制造的薄膜电容器被极大地扩大显示；
图6是沿图5中线6-6的剖面图的一部分，示出了按照本发明制造的薄膜电容器装置；
图7参考描述PUND测量特征的标准命名法，示出了常规PUND测量的简要特性。
具体实施方式
1.概述
应该理解：图3、5、6不是指实际的集成电路器件或元件中任意特殊部分的实际平面图或剖视图。在实际器件中，这些层不是规则的，并且厚度可以有不同的大小。这些实际器件中的不同层，时常是弯曲的并且具有重叠边缘。这些图只是理想化表述，用来更清楚、更完全地描述本发明的结构和过程，也可采用别的方式。而且，这些图仅仅表示利用本发明的方法制造的铁电器件和结构的无数变化中的一种。
这些一般的、用于制造含有MOSFET和铁电体电容器元素的集成电路的制造步骤在授予给Yoshimori的第5,561,307号美国专利上得到描述。一般的制造方法也已经在其它参考文献中得到了描述。
图3为剖视图，示出了一个可以根据本发明的方法制造的、示范性的非易失性铁电存储器单元。如图3所示，存储单元300包括锶、铋、钽、铌酸盐的一个薄膜铁电层313，此物质层具有按照上述化学式(4)的经验式。晶片302可以是包括红宝石、蓝宝石、石英、或镓砷化物的任意晶片，但是最好的是商业上可得到的硅晶片，并且有一个用于隔离的厚氧化层303。晶片302被掺杂，以提供源极/漏极区308和310。隔离层311较好的是由磨光玻璃形成。底部电极312较好的是由溅射淀积的铂和钛形成的，但是任何合适的导体都可以使用。通常情况下，底部电极312的铂厚度在150nm-350nm的范围内，较好的是大约200nm，并且通常情况下钛粘接层的厚度在20nm-50nm范围内。按照本发明，薄膜铁电层313含有分层超晶格材料，此材料有过量B位元素以改善疲劳特性。通常情况下，顶部电极314的厚度在150nm-350nm范围内，并且较好的是大约200nm厚的铂。用常规的材料和方法形成的层间电介质层315，覆盖了顶部电极314和绝缘层311。配线层316和322较好的是包括一个常规的金属化堆层(metallization stack)，在至少一个下面的粘接层和/或阻挡层上，诸如Al/TiN/Ti或Al/TiW，此堆层有一个铝顶层。
图4示出了一个图解流程图，表示制造本发明的存储单元300的过程400。在步骤402中，已经用普通的方法制成晶片302，用于接收薄膜铁电层313。因此，晶片302可以在氧扩散炉中加热，用于生长氧化层303。可以用离子蚀刻或其它工艺形成接触孔307，接触孔307穿过氧化层303，以露出晶片302，然后利用普通装置，对它进行n掺杂或P掺杂，以提供源极/漏极区308和310。栅极306是用普通方法形成的。隔离层311可以是作为磨光玻璃或其它普通材料而淀积。底部电极312溅射进入位置，并且用普通装置退火。在薄膜铁电层313形成中，过程400不同于常规过程。
步骤404包括液态前体的制备。较好的是使用根据下列反应制备的金属烷氧基羧酸盐(alkoxycarboxylate)前体：
(5) ；
(6) ；
(7) ；
(8) ；以及，
(9) ，
其中，M是一种有n电荷的金属阳离子；b是羧酸的摩尔数，其范围在0到n之间；较好的是，R′是一个有4到15个碳原子的烷基；R是一个有三到九个碳原子的烷基；较好的是，R″是一个有大约零到16个碳原子的烷基；并且a、b、以及x是表示相应取代者的相对量的整数，以便符合M和M′的各自的价态。M和M′最好是从包括锶、铋、铌和钽中选择的。上述反应过程的示例性讨论是广义的，因此是没有限制的。具体发生的反应取决于所使用的金属、醇和羧基酸，以及所加的热量。
包括醇、羧基酸以及金属的反应混合物，在大约70℃到200℃的温度下加热一到两天，以便促进反应。然后这些反应混合物在超过100℃的温度下蒸馏，以从溶液中除去水和短链酯。较好的是，醇为2-甲氧乙醇(2-methoxyethanol)或2-甲氧丙醇(2-methoxypropanol)。较好的是，羧基酸为2-乙基己酸。较好的是，反应在二甲苯或正辛烷溶剂中进行。反应产物被稀释到下面这样的摩尔浓度：能从每升溶液中得到所要求的锶、铋、钽、铌酸盐0.1到0.3摩尔。
如果步骤404的液态前体溶液被混合，以包括与化学式(4)中的下标q相比过量的铋，则由过程400产生的分层超晶格材料在它们将来的使用环境中能够以最佳状态工作。用于薄膜铁电层313的材料已经包含百分之100的过量铋等。较好的是，加入过量的铋，使得铋的量在化学计量平衡量的基础上超出百分之五到百分之十，它是满足上述Smolenskii类型I的化学式所要求的。
一般分层超晶格混合物前体的制备以及具体锶、铋、钽、铌酸盐前体的制备，已经在1995年7月18日公开的美国专利第5,434,102号和1996年9月24日公开的美国专利第5,559,260号以及其它出版物中有详细说明。
在步骤406中，来自步骤404的前体溶液被涂敷到来自步骤402的基片上，该基片呈现出底部电极312的最上层表面，该上层表面用于接收薄膜铁电层313。最好通过下列过程来涂敷液态前体，即，在环境温度和压力下，滴一到两毫升液态前体溶液到底部电极312的最上层表面上，然后以大约2000转/分钟的转速旋转晶片302大约30秒钟，以除去多余的溶液并且留下薄膜液体。首选转速是1500转/分钟。或者，用雾淀积工艺或化学蒸汽淀积工艺来涂敷液态前体。
在步骤408和410中，对前体进行热处理，以形成有混合分层超晶格结构的固体金属氧化物。本处理步骤是将步骤406所制成的液态前体膜烘干而进行的。在步骤408中，前体在干燥空气气氛中、并且在大约200℃到500℃的温度下的热板上干燥充分的时间，以从液体薄膜中基本上除去所有的有机材料，并且留下干燥的金属氧化物。较好的是，这一处理时间为大约1分钟到大约30分钟。最好是，在空气中，并且在400℃的烘干温度下，持续大约二到十分钟的时间。为了使过程400所产生的分层超晶格材料的最终结晶成份具有可预言或可重复的电子特性，该高温烘干步骤是必需的。
在步骤410中，如果通过步骤408所留下的干燥前体未达到所要求的厚度，那么步骤406和408就会重复直到达到所要求的厚度。在通常情况下，根据这里所公开的参数，大约180nm的厚度需要两个0.130M的涂层。
在步骤412中，干燥后的前体剩余物被退火，以形成份层超晶格材料的铁电体薄膜层313(见图3)。此退火步骤被称为第一次退火，以便与稍后的退火步骤相区分。较好的是，第一次退火在氧气中，并且在500℃到1000℃的温度下，持续30分钟到两个小时。更好的是，步骤412在750℃到850℃的温度下持续80分钟，退火温度最好为800℃。步骤412的第一次退火最好在氧气环境中进行，并且在第一次退火时，采用80分钟的推/拉(push/pull)过程，此过程包括五分钟用于“推”入炉，以及五分钟用于从炉中“拉”出。标明的退火时间包括进出炉时温度上升和下降的时间。
在步骤414中，用溅射的方法来淀积顶部电极314。然后用传统的光蚀刻工艺制作器件的布线图形，包括涂敷光致抗蚀剂，及随后的离子蚀刻，这对本领域的普通技术人员来说是公知的技术。最好在第二个退火步骤416之前制作布线图形，以使第二次退火能够从存储单元300中除去布线图形的张力，并且校正制作布线图形过程中所引发的任何缺陷。
与步骤412的第一次退火类似，第二个退火步骤416最好以下述方式进行：就第一次退火温度(例如800℃)而言，注意退火温度不要大于50℃到100℃的小温度范围。第二次退火的时间较好的是大约20到90分钟的持续时间，并且30分钟是最好的。
最后，在步骤418中，完成器件的制作并且对其进行评估。此过程需要附加层的淀积，接触孔的离子蚀刻以及其它常规过程，这些过程对本领域的普通技术人员来说是公知的。晶片302可以被锯开，分成独立的单元，以便将多个同时制成的集成电路器件分离。
图5是一个示意性晶片的俯视图，其中按照本发明在基片500上制造的薄膜电容器510、520以及530被极大地扩大示出了。图6是沿图5中的线6-6的剖面图的一部分，表示按照本发明制造的薄膜电容器装置。二氧化硅层604在硅晶片602上形成。钛粘接层616在二氧化硅层604上形成。然后，由铂构成的底部电极620被溅射淀积在粘接层616上。薄膜铁电层622包含分层超晶格材料。顶部电极624由铂组成。
下列非限制性的实例说明实现本发明的最佳材料和方法。
                   实例1
在升温情况下对锶铋钽铌酸盐铁电体电容器的单向脉冲检测
在升温情况下，在单向电压周期之后，利用PUND曲线测量来计算极化率和百分率印记。
如图6所示的多个铁电体电容器600，在硅晶片602上形成，硅晶片602距有二氧化硅层604、钛粘接层616、铂底部电极620以及铂顶部电极624，在基于辛烷的溶剂中，分别包括锶2-乙基己酸、铋2-乙基己酸、钽2-乙基己酸以及铌2-乙基己酸的最初的前体溶液，被用来制备一个最终的前体溶液。溶剂正辛烷是主要的使用溶剂。
薄膜铁电层622是由最终的液态前体溶液制备的。最终的液态前体是通过将最初的、用于与下列实验式相对应的每一种金属元素专用的有机金属前体进行混合而制成的。
(10)SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)+(c+d-2)(2.5)]；
其中，b＝2.18，并且a、c以及d随表I和II而变化。化学式(10)的元素摩尔比率与化学式(4)固有的比率相同，但是它的形式与化学式(3)的形式更接近。最终前体溶液的摩尔浓度大约是0.2摩尔/公升。
含有分层超晶格混合物的铁电体电容器由前体溶液形成，大体上与Watanabe的第5,434,102号美国专利所描述的方法一致。
一系列P型100的硅晶片602被氧化，以形成二氧化硅层604。大体上由钛组成的粘接层616淀积在基片上，随后形成有300nm厚度的铂底部电极620。其次，在180℃的温度下，在低度真空中，晶片被脱水30分钟。第一锶、铋、钽、铌酸盐混合物的、0.2摩尔溶液的旋转涂层，在大约2500-2800转/分钟的转速下，在底部电极620上淀积30秒。然后在150℃的温度下脱水两分钟，温度提高到260℃再脱水四分钟。在22.5分钟的时间内，第一旋转涂层被“推”入炉，其中，此涂层在800℃的温度下，随着六升/分钟流速的氧气退火10分钟，然后用22.5分钟从炉中“拉”出。此旋转涂层和退火步骤按顺序被重复，以形成第二旋转涂层。此序列被重复用于第三旋转涂层，除了炉退火步骤是60分钟完成之外。这些步骤形成一个有230±10nm厚度的薄膜铁电层622，象表1所标明的那样。铂被溅射淀积，以制造200nm厚度的顶部电极层624。铂和锶、铋、钽、铌酸盐层是离子碾磨的，以形成电容器，然后进行去尘，随后是800℃下30分钟的第二次氧气退火。电容器表面面积为6940平方微米。
                              表1
         对用前体制造的电容器进行实验的结果数据，前体满足经验式：
            SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)+(c+d-2)(2.5)]
晶片号 化学式下标b＝2.18 Ta/Nb比                 极化(μC/cm2) 膜的厚度nm
  周期之前     周期之后Prp+Prd
  Sr(a)   Ta(c)   Nb(d)     Ta+Nb(c+d) 2Pr@3V     测试175℃1010cycles     测试2125℃109cycles
    12     11     1.21.2   0.80.8     22   0.6/0.4     5.806.23     4.605.03     3.653.51    225225
    34     11     1.251.25   0.80.8     2.052.05   0.625/0.4     15.5415.14     13.5513.35     11.3710.73    230230
    56     11     1.261.26   0.840.84     2.12.1   0.6/0.4     18.1817.12     17.2815.73     14.6613.31    230230
    78     11     1.31.3   0.80.8     2.12.1   0.65/0.4     16.9216.94     15.4815.77     13.2913.45    225225
    910     11     1.21.2   0.90.9     2.12.1   0.65/0.45     15.2714.79     13.5513.79     11.7711.07    240240
    1112     11     1.381.38   0.920.92     2.32.3   0.6/0.4     12.5012.19     14.2013.88     13.3513.01    230220
    1314     1.11.1     1.21.2   0.80.8     22   0.6/0.4     1.681.67     ----------     0.230.26    225225
    1516     1.21.2     1.21.2   0.80.8     22   0.6/0.4     漏的漏的     ----------     --------    220220
                                                表2
                    对用前体制造的电容器进行实验的结果数据，前体满足经验式：
                         SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)+(c+d-2)(2.5)]
晶片号                 化学式下标b＝2.18     极化     百分比印记
    Sr(a)     Ta(c)     Nb(d)   Ta+Nb(c+d) 2Pr@3V(μC/cm2)   测试175℃1010周期     测试2125℃109周期
    12     11     1.21.2     0.80.8     22     5.806.23   58.0660.00     65.3-6.4
    34     11     1.251.25     0.80.8     2.052.05     15.5415.14   26.9816.67     28.729.1
    56     11     1.261.26     0.840.84     2.12.1     18.1817.12   17.1212.50     12.814.8
    78     11     1.31.3     0.80.8     2.12.1     16.9216.94   13.7916.55     12.811.8
    910     11     1.21.2     0.90.9     2.12.1     15.2714.79   20.005.88     6.813.5
    1112     11     1.381.38     0.920.92     2.32.3     12.5012.19   6.665.37     -4.5-2.5
在每个电容器上进行三组测量：在室温下，常规的磁滞作用测量；在升温情况下进行的两组PUND转换测量。磁滞作用测量被用于计算最初的2Pr值。PUND测量用于计算单向电压周期之后的、电容器的极化率以及相反状态的百分率印记值。因此，此PUND测量表示电容器中的疲劳效应。
一个Hewlett Packard 8115A二通道脉冲生成器和一个HewlettPackard 54502A数字化示波器被连接到一个10-8法拉负荷(load)的电容器上。设置探头，以接触底部电极620和顶部电极624，进行PUND转换测量。通常以电荷位移(μC/cm2)与时间(秒)的关系来绘制PUND转换曲线图。如图7的示意性曲线图所示，PUND曲线以下述一个熟知的方式产生，即先以两个负方向上的脉冲对样品进行初始化，然后用一系列(四个)电压脉冲测量负载电容器上的电荷，该四个电压脉冲的测量名称为：正(P)脉冲、第二正或向上(U)脉冲、负(N)脉冲，以及另一个负或向下(D)脉冲。所有的脉冲有相同的绝对振幅。当铁电材料中的区域定向到施加的电场时，通过从一个线性的电介质图形转换到一个非线性的铁电物质图形，开始的负脉冲确保材料以负的极化率开始。因此，第一个正的＂Psp＂或＂p＂脉冲沿着曲线100的侧线104(见图1)，把材料切换为一个正的极化率。由于样品以一个剩余铁电物质电荷+Pr，已经确实被极化，第二个脉冲＂Psu＂或＂U＂测量在剩余极化强度Pr和正向的自发极化率Ps之间的线性介电损耗的变化。同样地，＂Psu＂或＂U＂脉冲测量负的转换电荷，并且Psd或D脉冲测量在剩余极化强度Pr和负向的自发极化率Ps之间的线性介电损耗的变化。印记的一个效果是由于将Psp和Psu曲线向0μ/cm2移动或远离它，从而减小存储器的读出。即，当剩余极化率的效果由于单向的转换产生疲劳而增加时，在相同的方向上极化材料通常随着转换而需要较少电荷，而反向极化材料需要更多的电荷。另一个相关效果是在一个以上状态下存储数据的能力的损失，因为一旦磁滞曲线通过Pr或-Pr达到零值时，铁电材料不再保持两种存储器极化态。
对于存储单元的标准结构(但是不是对于所有结构)，PUND曲线指出了对于转换存储器应用的非易失性铁电物质来说材料的适合性。通常，需要将＂P＂和＂N＂曲线分别适当地从＂U＂和＂D＂曲线分离，它提供了标准结构下的一个大信号。
在图7的曲线上还示出了剩余极化值。在图7中，在转换时间Ts的期间内加转换脉冲，转换时间Ts通常被称为＂脉冲宽度＂。当转换脉冲电压被移去时，由于线性的电介质性能造成的损失引起铁电材料中的极化率电荷迅速地减少为通过Prp、Pru、Prn以及Prd表示在各自的PUND曲线上的剩余值。
PUND测量的两种组合旨在计算由于单向电压周期造成的极化疲劳以及百分率印记。在测试1中，随着30毫微秒的上升时间、30毫微秒的下落时间、以及1微秒的脉冲宽度，并且随着脉冲之间75毫微秒的脉冲延迟，最初的PUND测量利用2.7伏特的转换脉冲振幅来完成。随着最初的＂之前＂PUND曲线测量，PUND测量装置被用于给铁电体电容器600传递1010负的方波电压印记周期。这些脉冲的每个都有一个六伏的印记振幅，并且在1MHz的频率下，在75℃的温度下被传递。等候时间是一秒。然后，如上所述，进行＂之后＂的PUND曲线测量。在美国卡罗拉多春季(Colorado Springs，Colorado)大气环境压力下，此测量在一个测试实验室中完成。在测试2中，电容器承受125℃下的109个负极印记周期，其中，印记振幅是三伏并且印记频率是1MHz。除了脉冲振幅是三伏之外，PUND曲线测量如测试1那样进行。
在疲劳周期之后，停留于每个样品电容器的极化率，根据PUND曲线数据，通过将Prp和Prd的绝对值相加而计算如下：
(11)极化率＝Prp+[Prd]
(Prp+[Prd])的值理论上相当于磁滞曲线的值2Pr。表1包括2Pr的值和极化率值，2Pr来自于室温下最初的、预先周期的磁滞作用测量，极化率值是根据化学式PUND曲线数据，利用化学式(11)而计算获得的。最初的磁滞作用曲线值的比较通常表示：当铋的下标等于2.18时，如果前体包含了相对量超过化学计量平衡量的B位元素钽和铌，那么2Pr的值就会显著地增加。例如，晶片1和2中B位元素的下标值(c+d)是2，即化学计量平衡值，2Pr值仅仅是大约6μC/cm2。然而，当前体溶液中的B位元素的数量增加到与2.05到2.3的下标值(c+d)相对应时，2Pr值增加到12和18μC/cm2之间。将2Pr值与后循环极化率值的比较可以看出：晶片3-10的电容器中的极化疲劳导致75℃下1010个周期之后百分之5到15的减少，以及125℃下109个周期之后百分之15到30的减少。值得注意的是：在晶片11和12的电容器中，计算的极化率事实上由于单向电压周期而增加。这个现象被称为电压周期的＂复苏＂效应。相反，当铁电材料是由包含过量的锶，一种如晶片13-16中那样的A位元素的前体制造时，电容器就会拥有不充足的极化率。
每个电容器中由于疲劳而造成的百分率印记，通过利用PUND曲线值在如下的化学式中计算：
(12)％印记＝[1-(Psn-Psu)周期之后/(Psn-Psu)周期之前]×100
低百分率印记值是所需要的。百分率印记通常随着电压转换周期的数目以及温度的升高而增加。
表II包含实验电容器的百分率印记值，正如利用化学式(12)所计算的那样。将这些值进行比较可以看出：如果前体所包含的B位元素钽和铌的相对量超过了化学计量平衡量，那么百分率印记值就会增加。晶片11和12中的百分率印记值，在测试1中仅仅是大约百分之六，而在测试2中是大约百分之四。将表I和II中这些值进行比较可以看出：两者的低百分率印记以及优良的极化率在晶片11和12中达到了。因此，许多与2.3的下标值(c+d)相对应的B位元素，作为测试的最高相对量，导致测试1和测试2中的最佳的整体疲劳性能。
在前体中，钽铌的比率在所有的测试样品中大约是0.6/0.4。人们相信：当钽/铌的比率不是0.6/0.4时，向前体中增加过量的B位元素也能实现理想的效果。因此，本发明的一个特征是：当前体中的B位元素的整体数量超过化学计量平衡量时，无论这些B位元素是否具有同一性，集成电路中的铁电物质元素的优良疲劳特性都是可以实现的。换句话说，不论B位金属是钽、铌、另一种金属或两种或更多B位金属的组合，过量的B位元素的这些有益的效果都是可以实现的。本发明的另一个观点是：用于制造铁电材料的前体包含许多小于化学计量平衡量的A位元素。因此，关于这些实例，前体可以被看作贫锶的而不是富锶的。
我们已经描述了用于制造铁电集成电路的一种方法和结构：在高温下、大量的极化率转换周期之后，给铁电器件提供优良的电特性。应该这样理解：如图所示，在此说明书中所描述的具体实施例是作为示例性的，不应该被解释为限制了由下面的权利要求书所确定的本发明。例如，本发明可以做到：图3和6中的层313、622可以由包含在Smolenskii一般等级(A)中的分层超晶格材料构成，而且可以由通过化学式(1)表示的任何分层超晶格混合物构成。因此，本发明不仅仅被限制为锶、铋、钽、铌酸盐。更正确地，本发明包含任何由前体制造的分层超晶格混合物，为了改进疲劳特性而包含化学计量之外过量的B位金属。因此，本发明包括那些可以通过如下的化学计量不平衡化学式所描绘的分层超晶格混合物：
(13)AaSbBcO[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)]
其中，A表示至少一种A位元素，S表示至少一种超晶格生成器元素，B表示至少一种B位元素，a≤1，b≥2，并且c＞2。
此外，显然在不脱离发明的原理的情况下，本领域的普通技术人员可以对所描述的具体实施例做出许多改型和修改。例如，既然在集成电路中提供抗疲劳分层超晶格材料的方法和结构，已经作为铁电存储器件制造过程的一个重要的部分，那么这种方法可以与其它处理过程组合，以提供一些改型的方法。同时，显然的是：在一些情况下，所述步骤可以在一个不同的顺序下被完成。或者相当的结构和过程可以用来替换所描述的结构和过程。因此，本发明应该包括一切新特征以及新特征的组合，这些特征可以表现在制造过程、电子器件、以及电子器件制造方法中，和/或它们具有的特征。

Claims (24)

1.一种制造集成电路的方法，包括提供含有用于形成铁电分层超晶格混合物的有效数量的金属成份的前体；在基片上形成一前体薄膜；对所述前体薄膜进行退火，其特征在于：所述前体所包含的金属成份的量与化学计量不平衡化学式AaSbBcO[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)]相对应；其中a≤1、b≥2、并且c＞b。
2.一种制造集成电路的方法，包括提供含有用于形成铁电分层超晶格混合物的有效数量的金属成份的前体；在基片上形成一前体薄膜；对所述前体薄膜进行退火，其特征在于：所述前体所包含的金属成份的量与化学计量不平衡化学式AaSbBcO[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)]相对应；其中a＝1、2.0＜b＜2.2、并且2.05＜c≤2.4。
3.按照权利要求2的方法，其特征在于：2.2＜c≤2.3。
4.一种制造集成电路的方法，包括提供含有用于形成铁电分层超晶格混合物的有效数量的金属成份的前体；在基片上形成一前体薄膜；对所述前体薄膜进行退火，其特征在于：所述前体所包含的金属成份的量与化学计量不平衡化学式SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)+(c+d-2)(2.5)]对应；其中a＝1、b≥2.0、(c+d)≥2.05、并且1＜(c/d)＜2。
5.按照权利要求4的方法，其特征在于：比率c/d等于0.6/0.4。
6.按照权利要求4的方法，其特征在于：2.1≤(c+d)≤2.4。
7.按照权利要求4的方法，其特征在于：(c+d)为2.3。
8.按照权利要求4的方法，其特征在于：2.0≤b≤4.0。
9.一种集成电路中的铁电器件，包括一个分层超晶格材料的薄膜，其特征在于：所述薄膜包含金属成份，该金属成份的量与化学计量不平衡化学式AaSbBcO[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)]相对应；其中a≤1、b≥2、并目c＞b。
10.一种集成电路中的铁电器件，包括一个分层超晶格材料的薄膜，其特征在于：所述薄膜包含金属成份，该金属成份的量与化学计量不平衡化学式AaSbBcO[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)]相对应；其中a＝1、2.0＜b＜2.2、并且2.05＜c≤2.4。
11.按照权利要求10的铁电器件，其特征在于：2.2＜c≤2.3。
12.一种集成电路中的铁电器件，包括一个分层超晶格材料的薄膜，其特征在于：所述薄膜包含金属成份，该金属成份的量与化学计量不平衡化学式SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)+(c+d-2)(2.5)]对应；其中a＝1、b≥2.0、(c+d)≥2.05、并且1＜(c/d)＜2。
13.按照权利要求12的铁电器件，其特征在于：比率c/d等于0.6/0.4。
14.按照权利要求12的铁电器件，其特征在于：2.1≤(c+d)≤2.4。
15.按照权利要求12的铁电器件，其特征在于：(c+d)为2.3。
16.按照权利要求12的铁电器件，其特征在于：2.0≤b≤4.0。
17.一种液态前体，包含在烘干和加热所述前体的过程中形成铁电分层超晶格材料的有效数量的金属成份，其特征在于：所述前体所包含的金属成份的量与化学计量不平衡化学式AaSbBcO[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)]相对应；其中a≤1、b≥2、并且c＞b。
18.一种液态前体，包含在烘干和加热所述前体的过程中形成铁电分层超晶格材料的有效数量的金属成份，其特征在于：所述前体所包含的金属成份的量与化学计量不平衡化学式AaSbBcO[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)]相对应；其中a＝1、2.0＜b＜2.2、并且2.05＜c≤2.4。
19.按照权利要求18的铁电器件，其特征在于：2.2＜c≤2.3。
20.一种液态前体，包含在烘干和加热所述前体的过程中形成铁电分层超晶格材料的有效数量的金属成份，其特征在于：所述前体所包含的金属成份的量与化学计量不平衡化学式SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)+(c+d-2)(2.5)]对应；其中a＝1、b≥2.0、(c+d)≥2.05、并且1＜(c/d)＜2。
21.按照权利要求20的液态前体，其特征在于：比率c/d等于0.6/0.4。
22.按照权利要求20的液态前体，其特征在于：2.1≤(c+d)≤2.4。
23.按照权利要求20的液态前体，其特征在于：(c+d)为2.3。
24.按照权利要求20的液态前体，其特征在于：2.0≤b≤4.0。
CNB998121568A 1998-10-13 1999-09-21 长久保持记忆力的低印记铁电材料及其液体前体和制作方法 Expired - Lifetime CN1154164C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/170,417 1998-10-13
US09/170,417 US6281534B1 (en) 1998-10-13 1998-10-13 Low imprint ferroelectric material for long retention memory and method of making the same

Publications (2)

Publication Number Publication Date
CN1329750A CN1329750A (zh) 2002-01-02
CN1154164C true CN1154164C (zh) 2004-06-16

Family

ID=22619773

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB998121568A Expired - Lifetime CN1154164C (zh) 1998-10-13 1999-09-21 长久保持记忆力的低印记铁电材料及其液体前体和制作方法

Country Status (8)

Country Link
US (2) US6281534B1 (zh)
EP (1) EP1127373B1 (zh)
JP (1) JP3590353B2 (zh)
KR (1) KR100413618B1 (zh)
CN (1) CN1154164C (zh)
DE (1) DE69931276T2 (zh)
TW (1) TW440959B (zh)
WO (1) WO2000022663A1 (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174735B1 (en) * 1998-10-23 2001-01-16 Ramtron International Corporation Method of manufacturing ferroelectric memory device useful for preventing hydrogen line degradation
US6372518B1 (en) * 2000-01-26 2002-04-16 Matsushita Electric Industrial Co., Ltd. Method using unreactive gas anneal and low temperature pretreatment for fabricating layered superlattice materials and making electronic devices including same
CA2403480A1 (en) 2000-04-11 2001-10-18 Dupont Displays, Inc. Soluble poly(aryl-oxadiazole) conjugated polymers
US6392922B1 (en) * 2000-08-14 2002-05-21 Micron Technology, Inc. Passivated magneto-resistive bit structure and passivation method therefor
JP2004519864A (ja) * 2000-08-24 2004-07-02 コバ・テクノロジーズ・インコーポレイテッド シングルトランジスタ希土類亜マンガン酸塩強誘電体不揮発性メモリセル
KR100382719B1 (ko) * 2000-08-25 2003-05-09 삼성전자주식회사 강유전체 커패시터를 포함하는 반도체 장치 및 그 제조방법
US20020164850A1 (en) 2001-03-02 2002-11-07 Gnadinger Alfred P. Single transistor rare earth manganite ferroelectric nonvolatile memory cell
US6690251B2 (en) * 2001-04-11 2004-02-10 Kyocera Wireless Corporation Tunable ferro-electric filter
US7174147B2 (en) * 2001-04-11 2007-02-06 Kyocera Wireless Corp. Bandpass filter with tunable resonator
US6937195B2 (en) * 2001-04-11 2005-08-30 Kyocera Wireless Corp. Inverted-F ferroelectric antenna
US7221243B2 (en) * 2001-04-11 2007-05-22 Kyocera Wireless Corp. Apparatus and method for combining electrical signals
US7154440B2 (en) * 2001-04-11 2006-12-26 Kyocera Wireless Corp. Phase array antenna using a constant-gain phase shifter
US7746292B2 (en) 2001-04-11 2010-06-29 Kyocera Wireless Corp. Reconfigurable radiation desensitivity bracket systems and methods
US6734456B2 (en) * 2001-11-15 2004-05-11 Matsushita Electric Industrial Co., Ltd. Ferroelectric film and semiconductor device
US7176845B2 (en) * 2002-02-12 2007-02-13 Kyocera Wireless Corp. System and method for impedance matching an antenna to sub-bands in a communication band
US7184727B2 (en) * 2002-02-12 2007-02-27 Kyocera Wireless Corp. Full-duplex antenna system and method
US6825517B2 (en) * 2002-08-28 2004-11-30 Cova Technologies, Inc. Ferroelectric transistor with enhanced data retention
US6888736B2 (en) 2002-09-19 2005-05-03 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US6714435B1 (en) * 2002-09-19 2004-03-30 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US6928376B2 (en) * 2002-10-03 2005-08-09 Texas Instruments Incorporated Apparatus and methods for ferroelectric ram fatigue testing
US7720443B2 (en) 2003-06-02 2010-05-18 Kyocera Wireless Corp. System and method for filtering time division multiple access telephone communications
JP2005085332A (ja) * 2003-09-05 2005-03-31 Seiko Epson Corp 強誘電体記憶装置、その駆動方法及び駆動回路
CN100592426C (zh) * 2004-06-08 2010-02-24 富士通微电子株式会社 半导体存储装置的检查方法
US20060080414A1 (en) * 2004-07-12 2006-04-13 Dedicated Devices, Inc. System and method for managed installation of a computer network
US20060274476A1 (en) * 2005-04-13 2006-12-07 Andrew Cervin-Lawry Low loss thin film capacitor and methods of manufacturing the same
US20070063777A1 (en) * 2005-08-26 2007-03-22 Mircea Capanu Electrostrictive devices
US7548762B2 (en) * 2005-11-30 2009-06-16 Kyocera Corporation Method for tuning a GPS antenna matching network
CN100424878C (zh) * 2006-11-21 2008-10-08 华中科技大学 铁电存储器用铁电薄膜电容及其制备方法
US9846664B2 (en) 2010-07-09 2017-12-19 Cypress Semiconductor Corporation RFID interface and interrupt
US9092582B2 (en) 2010-07-09 2015-07-28 Cypress Semiconductor Corporation Low power, low pin count interface for an RFID transponder
US8723654B2 (en) 2010-07-09 2014-05-13 Cypress Semiconductor Corporation Interrupt generation and acknowledgment for RFID

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6056994A (en) * 1988-12-27 2000-05-02 Symetrix Corporation Liquid deposition methods of fabricating layered superlattice materials
US5519234A (en) 1991-02-25 1996-05-21 Symetrix Corporation Ferroelectric dielectric memory cell can switch at least giga cycles and has low fatigue - has high dielectric constant and low leakage current
US5434102A (en) 1991-02-25 1995-07-18 Symetrix Corporation Process for fabricating layered superlattice materials and making electronic devices including same
US6072207A (en) 1991-02-25 2000-06-06 Symetrix Corporation Process for fabricating layered superlattice materials and making electronic devices including same
US6133050A (en) * 1992-10-23 2000-10-17 Symetrix Corporation UV radiation process for making electronic devices having low-leakage-current and low-polarization fatigue
US5784310A (en) 1997-03-03 1998-07-21 Symetrix Corporation Low imprint ferroelectric material for long retention memory and method of making the same
US5942376A (en) * 1997-08-14 1999-08-24 Symetrix Corporation Shelf-stable liquid metal arylketone alcoholate solutions and use thereof in photoinitiated patterning of thin films
US5943111A (en) 1998-06-09 1999-08-24 Symetrix Corporation Layered superlattice ferroelectric liquid crystal display
US6171934B1 (en) * 1998-08-31 2001-01-09 Symetrix Corporation Recovery of electronic properties in process-damaged ferroelectrics by voltage-cycling

Also Published As

Publication number Publication date
DE69931276T2 (de) 2006-09-28
JP3590353B2 (ja) 2004-11-17
US6358758B2 (en) 2002-03-19
US20010031505A1 (en) 2001-10-18
TW440959B (en) 2001-06-16
KR100413618B1 (ko) 2004-01-03
JP2002527903A (ja) 2002-08-27
EP1127373B1 (en) 2006-05-10
CN1329750A (zh) 2002-01-02
KR20010080131A (ko) 2001-08-22
EP1127373A1 (en) 2001-08-29
WO2000022663A1 (en) 2000-04-20
US6281534B1 (en) 2001-08-28
DE69931276D1 (de) 2006-06-14

Similar Documents

Publication Publication Date Title
CN1154164C (zh) 长久保持记忆力的低印记铁电材料及其液体前体和制作方法
CN1174473C (zh) 层状超晶格材料和abo3型金属氧化物材料的制备方法
US10192972B2 (en) Semiconductor ferroelectric storage transistor and method for manufacturing same
KR100329533B1 (ko) 페로브스카이트형산화물막을포함한전자장치와그제조방법및강유전체커패시터
US6080592A (en) Method of making layered superlattice materials for ferroelectric, high dielectric constant, integrated circuit applications
JP3747325B2 (ja) 薄膜電子素子、電子素子を作成する方法、薄膜強誘電容量素子の作成に使用する液状前駆体溶液、薄膜強誘電材料の製造に使用する前駆体溶液を作成する方法
US5434102A (en) Process for fabricating layered superlattice materials and making electronic devices including same
KR100433819B1 (ko) 초격자재료층및이를포함하는전자소자제조방법
CN1302456A (zh) 具有成分分级的铁电材料的铁电场效应晶体管及其制造方法
CN1169193C (zh) 工序被破坏的铁电膜的电压循环恢复
CN1249849A (zh) 钽酸锶铋铌铁电薄膜
CN1618123A (zh) 用于集成电路应用的镧系分层超晶格材料
JPH07502150A (ja) 集積回路メモリー
Zhang et al. Strain engineered CaBi2Nb2O9 thin films with enhanced electrical properties
CN1132234C (zh) 通过采用光滑底电极结构具有改进的存储保持的薄膜铁电电容器
CN1338113A (zh) 带覆盖层的铁电装置及其制造方法
JP2005159308A (ja) 強誘電体膜、強誘電体キャパシタ、および強誘電体メモリ
CN1311896A (zh) 制造叠层超晶格材料和制造包括该材料的电子器件的低温处理方法
JP3924928B2 (ja) 強誘電体材料及び強誘電体メモリ
CN100388420C (zh) 具有改进微型结构的层状超晶格材料的制造方法
Jana Growth and characterization of barium strontium titanate thin films by metal-organic decomposition
CN1620719A (zh) 制造具有超薄顶层的层状超点阵材料的方法
Mensur Study on improvement of fatigue behaviour of ferroelectric Pb (Zr, Ti) O [3] thin films using PbZrO [3] buffer layers
JPH10297922A (ja) 強誘電体薄膜の形成方法およびその方法に用いる前駆体溶液
JP2002299573A (ja) 強誘電体薄膜素子の製造方法ならびに強誘電体薄膜素子

Legal Events

Date Code Title Description
C06 Publication
C10 Entry into substantive examination
PB01 Publication
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20040616

CX01 Expiry of patent term