JP2002527903A - 長いリテンションメモリのための低インプリント強誘電体材料およびそれを製造する方法 - Google Patents

長いリテンションメモリのための低インプリント強誘電体材料およびそれを製造する方法

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Abstract

(57)【要約】 集積回路における強誘電体金属酸化物の薄膜(313)を形成するための液体前駆体は、化学量論的平衡量より多くの金属Bサイト元素および化学量論的平衡量より少ない金属Aサイト元素を含む。ニオブ酸ストロンチウムビスマスタンタルを形成するために、前駆体がストロンチウム、ビスマス、タンタルおよびニオブを含有する場合、前駆体は、タンタルおよびニオブの内、少なくとも1つの過剰量を含む。過剰なタンタルおよびニオブを含む前駆体から作製される層状超格子材料の薄膜(313)を含むキャパシタは、75℃での1010負の分極スイッチングパルス、および125℃での109負の分極スイッチングパルスの後で、良好な分極率および低いパーセンテージのインプリントを示す。

Description

【発明の詳細な説明】
【0001】 (発明の背景) (1.発明の分野) 本発明は、集積回路で使用するための薄膜材料に関し、より詳細には集積メモ
リ回路で使用するための強誘電体材料に関する。よりさらに具体的には、薄膜強
誘電体材料は、同一方向性の電圧パルスを何回も繰り返した後に、インプリント
および分極疲労の程度が低いことを示す層状超格子材料である。
【0002】 (2.問題提起) 薄膜強誘電体材料は、様々な不揮発性ランダムアクセスメモリデバイスで用い
られ得ることが周知である。例えば、Koikeに発行された米国特許第5,6
00,587号は、強誘電体キャパシタおよびスイッチングトランジスタからな
るメモリセルを用いる強誘電体不揮発性ランダムアクセスメモリを教示する。O
muraに発行された米国特許第5,495,438号は、並列に接続した強誘
電体キャパシタから形成される強誘電体メモリを教示する。キャパシタは、異な
る抗電界値の強誘電体材料を有しており、従って、多値データを使用または格納
することができる。Nishimuraらに発行された米国特許第5,592,
409号は、2つのゲート間の印加電圧により分極される強誘電体層を含む不揮
発性メモリを教示する。分極、またはメモリ格納状態は、強誘電体層を流れる高
電流、または低電流として読み出され、これにより非破壊読み出しを可能にする
。Takeuchiらに発行された米国特許第5,539,279号は、ダイナ
ミックランダムアクセスメモリ(「DRAM」)モードおよび強誘電体ランダム
アクセスメモリ(「FERAM」)モードを含む2つの動作モード間を切り換え
る高速1−トランジスタ−1−キャパシタ強誘電体メモリを教示する。
【0003】 図1は、強誘電体薄膜の理想的な分極ヒステリシス曲線100を示す。曲線1
00の102側は、印加電界Eを正の値から負の値へと変化させながら強誘電体
キャパシタ上の電荷を測定することによって生じる。曲線100の104側は、
印加電界Eを負の値から正の値へと変化させながら強誘電体キャパシタ上の電荷
を測定することによって生じる。点−EcおよびEcは、従来より、抗電界と呼ば
れており、この抗電界は分極Pをゼロにするために必要とされる。同様に、残留
分極Prまたは−Prは、電界値ゼロでの強誘電体材料の分極である。理想的に
は、Prおよび−Pr値は同じ大きさであるが、実際には、それらの値は、異な
っている場合が多い。従って、2Prとして測定される分極は、実際のPrおよ
び−Pr値の大きさが異なり得るとしても、これらの絶対値を足すことにより計
算される。自発分極値Psおよび−Psは、ヒステリシスループの直線状の遠位
端(例えば、106)を外挿して、分極軸と交わることにより測定される。理想
的な強誘電体では、PsはPrに等しいが、線形誘電体と非線形強誘電体の振る
舞いにより、実際の強誘電体では、これらの値は異なる。大きく、角型の、実質
に矩形の中央領域108は、抗電界と分極の両方に関して、曲線102と104
との間の大きな分離によりメモリとしての使用について適していることを示す。
【0004】 現在、利用可能な強誘電体材料は、図1に示される理想的なヒステリシスから
外れている。研究者は、集積強誘電体デバイスで使用するための材料を1970
年代から研究しているが、これらの研究は、理想的なヒステリシスから外れるた
めに商業的には未だ成功していない。例えば、Rohrerに発行された米国特
許第3,939,292号は、強誘電体メモリで使用するための強誘電体材料の
初期の研究が、硝酸カリウムの第III相について行われたと報告する。実際に
、硝酸カリウム材料は低い分極率を有し、疲労とインプリントによる悪影響がひ
どいので、実用的には超小型電子メモリとしては役に立たない。
【0005】 特定の商業的な要件を満たす強誘電体を見出すのは困難である。集積強誘電体
デバイスに最良の材料は、従来の集積回路の動作電圧、すなわち3〜5ボルトか
ら得られ得る抗電界を用いて、スイッチングされる。材料は、十分な密度を有す
るメモリの構成を可能にするために、極めて高い分極を有すべきである。例えば
、2Prとして測定される分極は、12〜15μC/cm2を越える分極である。
分極疲労は極めて低く、または存在しないようにすべきである。さらに、強誘電
体材料はインプリントすべきでない。すなわち、ヒステリシス曲線は、正または
負の抗電界に片寄るようにシフトすべきではない。
【0006】 図2は曲線200と並んでヒステリシス曲線100を示す。曲線200は、曲
線100における疲労の影響を示す。疲労により中央領域108を定義する曲線
102と104との間の分離が減少する。中央領域108は、さらなる疲労に伴
い、次第に減少する。分離におけるこの変化は、分極のスイッチングの結果とし
て、強誘電体材料に生じる点電荷欠陥の生成および印加電界下でそれら欠陥に関
連したスクリーニング効果によるものである。このように、疲労により、強誘電
体材料は繰り返された分極スイッチングによって時間が経つと使えなくなる。
【0007】 Araujoらに発行された米国特許第5,519,234号は、曲線200
の疲労問題が、Smolenskiiらの「Ferroelectrics a
nd Related Materials」、Gordon and Bre
ach(1984)で述べられた「層状ペロブスカイト型」材料のような、層状
超格子化合物を用いることによって、実質的に克服されると教示する。層状超格
子化合物は、分極状態が、30%未満の疲労で少なくとも109回までスイッチ
ングされ得る薄膜強誘電体材料を提供することができる。疲労耐性のこのレベル
は、他の強誘電体(例えば、ジルコン酸チタン酸鉛「PZT」、またはジルコン
酸チタン酸鉛ランタン「PLZT」)の疲労耐性より少なくとも高い大きさのオ
ーダーのレベルであるので、技術上の著しい発展をもたらす。
【0008】 Smolenskii bookの15.3節によれば、層状ペロブスカイト
型材料または層状超格子化合物は3つの一般的なタイプから成る。
【0009】 (I)式Am-12m3m+3を有する化合物、ここでA=Bi3+、Ba2+、 Sr2+、Ca2+、Pb2+、K+、Na+および匹敵するサイズの他のイオン、S=
Bi3+、およびM=Ti4+、Nb5+、Ta5+、Mo6+、W6+、Fe3+および酸素
8面体を占める他のイオン、 (II)式Am+1m3m+1を有する化合物(チタン酸ストロンチウムSr2 TiO4、Sr3Ti27およびSr4Ti310などの化合物を含む)、および (III)式Amm3m+2を有する化合物(Sr2Nb27、La2Ti27、Sr5TiNb417、およびSr6Ti2Nb420などの化合物を含む)
【0010】 Smolenskiiは、ペロブスカイト型層が、mの値に依存して種々の厚
さを有し得、ペロブスカイトAMO3は、主に、mが無限の層状ペロブスカイト
型構造の任意タイプの限定した例であると指摘した。Smolenskiiはま
た、最小の厚さ(m=1)の層をPで表し、ビスマス−酸素層をBで表す場合、
タイプIの化合物は...BPmBPm....と記載され得ると述べた。さら に、Smolenskiiは、mが分数である場合、格子は種々の厚さのペロブ
スカイト型層を含み、既知のタイプI全ての化合物は強誘電体であると言及して
た。
【0011】 本発明によれば、層状超格子材料は、次の式でさらに一般的にまとめることが
できる。
【0012】
【数1】 ここで、A1、A2...Ajは、ストロンチウム、カルシウム、バリウム、ビ
スマス、鉛等の元素であり得るペロブスカイト型構造におけるAサイトの元素を
表す。S1、S2...Skは通常ビスマスであるが、イットリウム、スカンジ
ウム、ランタン、アンチモン、クロム、タリウム、および原子価が+3の他の元
素のような材料もまた可能である超格子ジェネレータ(「Sサイト」)元素を表
す。B1、B2...Blは、チタン、タンタル、ハフニウム、タングステン、
ニオブ、ジルコニウム、およびその他のような元素であり得るペロブスカイト型
構造のBサイトの元素を表す。Qは、アニオンを表す。アニオンは一般的には酸
素であるが、フッ素、塩素、および酸フッ化物、酸塩化物等のようなこれらの元
素の混成もまた可能である。式(1)における上付き添字は、個々の元素の原子
価を示し、下付き添字は、化合物の1モル中のその材料のモル数、または単位格
子の点から見ると、単位格子中の平均の元素の原子数を示す。下付き添字は、整
数または分数であり得る。すなわち、式(1)は、単位格子が材料中で異なり得
る場合(例えば、Sr.75Ba.25Bi2Ta29では、平均でAサイトの75%
はストロンチウム原子で占められ、Aサイトの25%がバリウム原子で占められ
ている)を含む。化合物にAサイト元素が1つのみである場合、それは「A1」
元素で表され、w2...wj全てはゼロに等しい。化合物にBサイト元素が1
つのみである場合、それは「B1」元素で表され、y2...yl全てはゼロに
等しく、超格子ジェネレータ元素に対しても同様である。本発明におけるように
、1つのAサイト元素、1つの超格子ジェネレータ元素、および1つまたは2つ
のBサイト元素であることが通常の場合であるが、式(1)は、AおよびBサイ
ト、ならびに超格子ジェネレータサイトが複数の元素を有し得る層状超格子化合
物を含むために、さらに一般的な形で書かれている。
【0013】 zの値は次の等式から見出される。
【0014】
【数2】 式(1)は、3つのSmolenskiiタイプ化合物全てを含む。
【0015】 層状超格子材料は、式(1)に適し得る全ての材料を含むのではなく、結晶化
中に自発的に自身を明確な交互層を有する結晶構造にする材料のみを含む。この
自発的結晶化は典型的には、成分の混合を熱的に処理すること、またはアニーリ
ングにより、容易になる。温度を上げることにより、超格子を形成している部分
の、ペロブスカイト型八面体のような熱力学的に有利な構造への秩序化を促進す
る。S1、S2...Skに適用される「超格子ジェネレータ元素」という用語
は、これらの金属が、混合した層状超格子材料中の超格子ジェネレータ金属の一
様なランダムな分布とは逆に、2つのペロブスカイト型層の間に置かれた凝縮し
た金属酸化物層の形態で特に安定であるという事実を指す。特に、ビスマスは、
Aサイト材料または超格子ジェネレータのいずれかとして機能を果たすことがで
きるイオン半径を有するが、ビスマスが閾値化学量論的比未満の量で存在してい
る場合、自発的に非ペロブスカイト型酸化ビスマス層として凝縮する。
【0016】 層状超格子化合物に起因する低い疲労の強誘電体における凄まじい発展にも関
わらず,図2の曲線202に代表されるインプリント問題が残っている。曲線2
02は、曲線100がインプリントされ得るか、または右または左にシフトし得
ることを示す。強誘電体材料が繰り返し同一方向の電圧パルスを受ける場合、こ
のインプリンティングが生じる。強誘電体材料は、印加電界に関して正または負
方向に102および104側をシフトする残留分極またはバイアスを保持する。
従って、曲線202は、強誘電体キャパシタの負のパルスを繰り返すことにより
正の向き204にシフトする。逆向きのシフトもまた、正電圧のパルスの繰り返
しにより生じ得る。このタイプのパルシングは、FERAM(強誘電体ランダム
アクセスメモリ)におけるセンス動作のような同一方向電圧サイクルを繰り返し
た結果として、強誘電体材料に生じることを表す。インプリントは極めて深刻で
あり得るので、強誘電体材料はもはや論理1または0値に相当する2値分極状態
を保持することができない。
【0017】 Verhaegheに発行された米国特許第5,592,410号は、強誘電
体インプリント現象を「補償」と呼ぶ。米国特許第5,592,410号は、曲
線202と比べると、図中の100のインプリントしていない位置にヒステリシ
スループを戻すために、書き込みサイクルの間の電圧パルスシングにより、イン
プリント問題をなくすことができることを教示する。従って、インプリント問題
は、パルス電圧がスイッチング電圧と逆である特定の書き込み動作によってなく
なる。インプリント現象は部分的にはなくすことができない現象なので、やはり
勧められた電圧パルスシングは問題全体に取り組んでいない。観測されたインプ
リティングは、強誘電体結晶の微細構造での対応する変化(例えば、分極した結
晶のドメインの関連したトラッピングによる点電荷欠陥の生成)を反映してる。
微細構造でのこれらの変化は、全て可逆的であるとは限らない。
【0018】 インプリントおよび分極−疲労問題の実質的に無い強誘電体薄膜材料に対する
必要性が依然として存在する。
【0019】 (3.問題解決) 本発明は、標準集積回路動作条件の下で使用される場合(すなわち、電圧範囲
は±3〜5ボルト以下および温度範囲は−55〜150℃)に、本質的にインプ
リントの無い強誘電体薄膜を提供することにより、以上の議論で言及された問題
を解決する。強誘電体薄膜は集積回路メモリで有用であり、例外的に角形のヒス
テリシス特性を有する高い分極を提供する。本発明による薄膜強誘電体材料は、
75℃の温度で1010同一方向電圧パルス、および125℃の109パルス後で
約5〜10%のみの範囲内でインプリント率値を示す。電圧サイクル後、それら
の分極率もまた、12μC/cm2より高いレベルに相当する高いレベルのままで
ある。
【0020】 従って、本発明による薄膜強誘電体材料を含む電子デバイスは、本質的にイン
プリントがなく、かつ疲労がない。この改良点は、過剰なBサイト元素を含有す
る層状超格子材料を含む薄膜強誘電体材料を使用することにより生じる。下記の
例では、層状超格子材料は、化学量論的量より多くの量のタンタルおよびニオブ
を含有する前駆体から作製されるストロンチウムビスマスタンタルニオベートを
含む。ストロンチウムビスマスタンタルニオベートの平衡化学量論式は、 (3)SrBi2(Ta1-xNbx29 である。但し、0≦x≦1である。ストロンチウムビスマスタンタルニオベート
の「非化学量論」式は、 (4)(SrBi2(Ta1-xNbx29p(Bi23q(Ta25r(Nb 25s(SrO)t と書かれ得る。式(4)は、概念的にビスマス層状超格子酸化物化合物および各
元素の単純な酸化物の混合物と考えられ得る。実験結果は、薄膜がt=0、0≦
x≦1、0≦q≦p、およびsとrの和が0より大きく、p未満である前駆体溶
液から作製される場合、良好な分極率およびインプリント特性が達成されること
を一般的に示す。
【0021】 式(3)は、Aサイト金属がストロンチウム、Sサイト金属(すなわち、超格
子ジェネレータ)がビスマス、Bサイト金属がニオブおよびタンタル、並びにz
=9の場合の一般式(1)に相当する。式(3)は、さらに具体的に言うと、A
サイト金属はストロンチウム、Sサイト金属はビスマス、M−サイト金属はニオ
ブおよびタンタル、ならびにm=2の場合のタイプIのSmolenskii式
に相当する。式(4)は、さらなる非化学量論的量のA−、S−およびBサイト
の元素を供給する場合を除き、式(3)に相当する。
【0022】 本発明の薄膜強誘電体材料は、好ましくは、約600ナノメートル(nm)未
満の厚さであり、さらに好ましくは約400ナノメートル(nm)未満の厚さで
あり、最も好ましい厚さは約200nmである。
【0023】 ストロンチウムビスマスタンタルニオベートの薄膜は、集積回路内で用いる意
図された環境の中で、インプリントへの優れた耐性を示す。例えば、好適なデバ
イスは、75℃で、最小で6%の反対状態のインプリント状態で1010同一方向
性(負)電圧パルスサイクルに耐え得、各電圧パルスサイクルは、3ボルトの電
圧振幅を有する。同様に、好適なデバイスは、125℃で、5%未満のインプリ
ント状態で109以上の同一方向性の電圧パルスサイクルに耐え得、各パルスは
3〜5ボルトの範囲の大きさを有する。
【0024】 従って、本発明の目的は、強誘電体層状超格子化合物を形成するのに有効な量
で金属部分を含む前駆体を提供することであり、それによって、前駆体は、少な
くとも1つのBサイト元素の化学量論的平衡量より多い相対量の少なくとも1つ
のBサイト元素を含む。
【0025】 本発明の特徴は、前駆体が少なくとも1つのAサイト元素の化学量論的平衡量
未満の相対量の少なくとも1つのAサイト元素を含むことである。
【0026】 本発明の別の目的は、化学量論的非平衡式Aabc[9+(a-1)+(b-2)(1.5)+( c-2)(2.5)] (ここでAは少なくとも1つのAサイト元素を表し、Sは少なくとも
1つの超格子ジェネレータ元素を表し、Bは少なくとも1つのBサイト元素を表
し、a≦1、b≧2、およびc>2.4である)にほぼ相当する量の金属部分を
含む前駆体を提供することである。
【0027】 本発明の別の目的は、金属部分が、ストロンチウム(Sr)、ビスマス(Bi
)、タンタル(Ta)、およびニオブ(Nb)であり、これらが化学量論的非平
衡化学式SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)+(c+d-2)(2.5)](a
≦1、b≧2、および(c+d)>2である)にほぼ相当する相対量で存在する
前駆体を提供することである。本発明の1つの好適な実施形態では、a=1、2
.1≦b≦2.2、および(c+d)>2であり、さらに好ましくは、2<(c
+d)≦2.4である。この好適な実施形態は、(c+d)が約2.3である場
合、特に有効であり、比c/dが、約0.6/0.4である場合、有効であると
分かる。
【0028】 本発明のさらなる目的は、基板上に第1の電極を形成し、強誘電体層状超格子
化合物を含有する薄膜を形成するために上記の前駆体を付与し、この薄膜上に第
2の電極を形成する方法を提供することである。
【0029】 本発明のさらなる目的は、少なくとも1つのBサイト元素の化学量論的平衡量
より多い相対量の少なくとも1つのBサイト元素を有する層状超格子材料の薄膜
を含む集積回路における強誘電体デバイスを提供することである。本発明の強誘
電体デバイスの好適な実施形態において、層状超格子材料は、少なくとも1つの
Aサイト元素の化学量論的平衡量より少ない相対量の少なくとも1つのAサイト
元素を含む。本発明の特徴は、薄膜が化学量論的非平衡式Aabc[9+(a-1)+ (b-2)(1.5)+(c-2)(2.5)] (ここでAは、少なくとも1つのAサイト元素を表し、
Sは少なくとも1つの超格子ジェネレータ元素を表し、Bは少なくとも1つのB
サイト元素を表し、a≦1、b≧2、およびc>2)にほぼ相当する量で金属部
分を含むことである。
【0030】 強誘電体デバイスの好適な実施形態において、薄膜は、化学量論的非平衡化学
式SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)+(c+d-2)(2.5)](ここで、
a≦1、b≧2、および(c+d)>2)にほぼ相当する量でストロンチウム、
ビスマス、タンタルおよびニオブを含む。好ましくは、a=1、2.1≦b≦2
.2、および(c+d)>2であり、さらに好ましくは、2<(c+d)≦2.
4である。この好適な実施形態は、(c+d)が約2.3である場合に、特に有
効であり、比c/dが約0.6/0.4である場合に、有効であると分かる。
【0031】 本発明の別の目的は、上記の第1の電極、第2の電極、および層状超格子材料
の薄膜を含む強誘電体デバイスであり、それによって、薄膜は、実質的に第1の
電極と第2の電極との間に位置される。
【0032】 他の特徴、目的、および利点は、添付の図面と組み合わせて以下の詳細な説明
を読めば、当業者には明らかとなる。
【0033】 (好適な実施形態の詳細な説明) (1.概要) 図3、5〜6は、実際の集積回路デバイスまたは構成要素の任意の特定の部分
の平面図または断面図であるように意図されないことを理解すべきである。実際
のデバイスにおいて、層は一定ではなく、厚さの異なる部分を有し得る。実際の
デバイスにおける種々の層は、曲がっており、重なったエッジ有する場合が多い
。その代わりに図面は、そうでない場合に可能であるよりも本発明の構造および
プロセスをより明確にかつ完全に示すために用いられる理想化された図を示す。
また、図面は、本発明の方法を用いて製造され得る強誘電体デバイスおよび構造
の多数の変形例のうちの1つのみを示す。
【0034】 MOSFETおよび強誘電体キャパシタ素子を含む集積回路を製造するための
一般的な製造工程は、Yoshimoriの米国特許第5,561,307号に
記載される。一般的な製造方法は、他の参考文献にも記載される。
【0035】 図3では、本発明の方法に従って製造され得る例示的な不揮発性強誘電体メモ
リの断面図を示す。図3に示されるように、メモリセル300は、上記の式(4
)に従う経験的な式を有するストロンチウムビスマスタンタルニオベートの薄膜
強誘電体層313を含む。層302は、ルビー、サファイア、石英、またはガリ
ウムヒ素を含む任意のウェハであり得るが、最も好適には、絶縁するためには厚
い酸化物層303を有する市販のシリコンウェハである。ウェハ302は、ソー
ス領域308およびドレイン領域310を提供するためにドープされる。絶縁層
311は、好適にはスピンオンガラスから作られる。下部電極312は、好適に
はスパッタリング蒸着されたプラチナおよびチタンから作られるが、任意の適切
な導電体を用いてもよい。下部電極312のプラチナは、典型的には、150n
m〜350nmの範囲の厚さを有し、好適には約200nmの厚さを有する。チ
タン接着層は、典型的には、20nm〜50nmの範囲の厚さを有する。本発明
によると、薄膜強誘電体層313は、過剰量のBサイト元素を有する層状超格子
材料を含み、それにより疲労特性を改善する。上部電極314は、典型的には、
150nm〜350nmの範囲の厚さを有し、好適には約200nmの厚さのプ
ラチナを有する。従来の材料および方法を用いて形成される中間誘電体層315
は、上部電極314および絶縁層311を覆う。配線層316および322は、
好適には、下にある接着および/またはバリア層の少なくとも1つ上にアルミニ
ウム上部層を有する従来のメタライゼーションスタック(例えば組み合わせであ
るAl/TiN/TiまたはAl/TiW)を含む。
【0036】 図4は、本発明のメモリセル300を製造するためのプロセス400の模式的
プロセス図を示す。工程402において、ウェハ302は、従来の手段によって
薄膜強誘電体層313を受け入れるように準備される。従って、ウェハ302は
、酸化物層303を成長させるために、酸素拡散炉中で加熱され得る。コンタク
トホール307は、イオンエッチングまたはウェハ302を露出させるための他
の技術によって酸化物層303を通って形成され得、次いで、従来の手段によっ
てnドープまたはpドープされてソース領域308およびドレイン領域310を
提供する。ゲート306は、従来の手段によって形成される。絶縁層311は、
スピンオングラスまたは他の従来の材料として堆積され得る。下部電極312は
、その場所にスパッタリングされて従来の手段によってアニーリングされる。プ
ロセス400は、薄膜強誘電体層313の形成における従来のプロセスと異なる
【0037】 工程404は、液体前駆体の調製を含む。以下の反応に従って調製される金属
アルコキシカルボキシレート前駆体を用いることが好ましい。
【0038】
【数3】 ここでMは電荷nを有する金属カチオンであり、bは0〜nの範囲のカルボン酸
のモル数であり、R’は好適には4〜15個の炭素原子を有するアルキル基であ
り、Rは3〜9個の炭素原子を有するアルキル基であり、R”は好適には0〜1
6個の炭素を有するアルキル基であり、a、bおよびxは、MおよびM’の各原
子価状態を満たす対応する置換基の相対量を示す整数である。MおよびM’は、
好適には、ストロンチウム、ビスマス、ニオブ、およびタンタルからなる群から
選択される。上記に挙げられる反応プロセスについての例示的な論議は一般化さ
れ、従って限定されない。生じる特定の反応は、金属、アルコール、および用い
られるカルボン酸、ならびに与えられる熱量に依存する。
【0039】 アルコール、カルボン酸、および金属を含む反応混合物は、反応を促進させる
ために、1〜2日間約70℃〜200℃の範囲の温度で還流される。次いで反応
混合物は、溶液から水および短鎖のエステルを除去するために100℃を越える
温度で蒸留される。アルコールは、好適には、2−メトキシエタノールまたは2
−メトキシプロパノールである。カルボン酸は、好適には、2−ヘキサン酸エチ
ルである。反応は、好適には、キシレンまたはn−オクタン溶媒中で行われる。
反応生成物は、溶液1リットル当たり所望のストロンチウムビスマスタンタルニ
オベート材料が0.1〜0.3モルとなるモル濃度まで蒸留される。
【0040】 プロセス400から得られる層状超格子材料は、工程404の液体前駆体溶液
が式(4)中の下付き文字qに対応する過剰ビスマス量を含むように混合される
場合、用いられる意図される環境下で最良に機能する。薄膜強誘電体層313の
ための材料は、100%以上の過剰ビスマス量を含むように調製された。過剰ビ
スマスは、好適には、ビスマスの化学量論的平衡量の5%〜10%の範囲量だけ
追加され、この追加される量は、先に示されるSmolenskiiタイプIの
式を満たすために必要とされる量である。
【0041】 一般に層状超格子化合物の前駆体の調製、特にストロンチウムビスマスタンタ
ルニオベート前駆体の調製は、1995年7月18日に発行された米国特許第5
,434,102号、1996年9月24日に発行された米国特許第5,559
,260号、および他の刊行物に詳細に記載される。
【0042】 工程406において、工程404からの前駆体溶液は、薄膜強誘電体層313
を受け入れるための下部電極312の最上面を示す、工程402からの基板に付
与される。液体前駆体の付与は、好適には、下部電極312の最上面に周囲温度
および大気圧で液体前駆体を1〜2ml滴下し、次いで過剰の溶液を除去し、そ
して薄膜液体残留物を残すように、ウェハ302を約30秒間約2000RPM
まで回転させることによって行われる。最も好適な回転速度は、1500RPM
である。あるいは、液体前駆体は、ミスト堆積技術または化学気相成長によって
付与されてもよい。
【0043】 工程408および410において、前駆体は熱処理されて、混合層状超格子構
造を有する固体金属酸化物を形成する。この処理工程は、工程406から得られ
る液体前駆体膜を乾燥することによって行われる。工程408において、前駆体
は、液体薄膜から有機材料の実質的にすべてを除去し、乾燥した金属酸化物残留
物を残すために、十分な期間、乾燥空気雰囲気中約200℃〜500℃の温度の
ホットプレート上で乾燥される。この期間は、好適には、約1分〜約30分であ
る。空気中約2分〜10分の期間、400℃の乾燥温度が最も好適である。この
高温乾燥工程は、プロセス400から得られるべき層状超格子材料の最終的な結
晶の組成における予測可能なまたは再現性のある電気特性を得る際に、不可欠で
ある。
【0044】 工程410において、工程408から得られた乾燥前駆体残留物が、所望の厚
さでない場合、工程406および408は、所望の厚さが得られるまで繰り返さ
れる。約180nmの厚さには、典型的に、本明細書中で開示されるパラメータ
下で0.130M溶液を2回コーティングすることを必要とする。
【0045】 工程412において、乾燥前駆体残留物をアニーリングして層状超格子材料の
強誘電体薄膜層313を形成する(図3を参照されたい)。このアニーリング工
程を後のアニーリング工程と区別するために第1のアニーリングと呼ぶ。第1の
アニーリングは、好適には、500℃〜1000℃の温度で30分〜2時間の時
間酸素中で行われる。工程412は、さらに好適には、750℃〜850℃で8
0分間行われ、最も好適なアニーリング温度は約800℃である。工程412の
第1のアニーリングは、最も好適には、80分のプッシュ/プルプロセスを用い
て酸素雰囲気中で行われる。この80分のプッシュ/プルプロセスは、炉への「
押し込み(push)」のための5分間および炉からの「取り出し(pull)
」のための5分間を含む。示されるアニーリング時間は、炉への熱ランプおよび
炉からの熱ランプを作り出すために用いられるこの時間を含む。
【0046】 工程414において、上部電極314がスパッタリングによって堆積される。
次いで、デバイスは、当業者によって理解されるように、フォトレジスタを付与
し、続いてイオンエッチングを行うことを含む従来のフォトエッチングプロセス
によってパターニングされる。このパターニングは、好適には、第2のアニーリ
ング工程416の前に行われ、そのため第2のアニーリングがメモリセル300
からパターニングによる応力を除去し、パターニング手順によって作られる任意
の欠陥を直す役目を果たす。
【0047】 第2のアニーリング工程416は、好適には、第1のアニーリング温度(例え
ば、800℃)に対して、約50℃〜100℃の小さな温度範囲よりも大きな温
度量だけアニーリング温度を変化させないように気を付けながら、工程412の
第1のアニーリングと同様に行われる。第2のアニーリングの時間は、好適には
、約20〜90分間の持続時間であり、約30分の持続時間が最も好適である。
【0048】 最後に、工程418においてデバイスが完成し、評価される。当業者によって
理解されるように、完成には、さらなる層の堆積、コンタクトホールのイオンエ
ッチング、および他の従来の手順を伴い得る。ウェハ302は、ウェハ上に同時
に生成される複数の集積回路デバイスを切り離すために、別個のユニットに分け
られ得る。
【0049】 図5は、例示的なウェハの上面図であり、本発明に従って基板500上に製造
された、薄膜キャパシタ510、520、および530を大きく拡大して示す。
図6は、本発明に従って製造された薄膜キャパシタデバイスを示す、線6−6を
通って切り取られた図5の断面の一部である。二酸化シリコン層604は、シリ
コンウェハ602上に形成される。チタン接着層616は、二酸化シリコン層6
04上に形成される。次いで、プラチナから作られる下部電極620は、接着層
616上にスパッタリング蒸着される。薄膜強誘電体層622は、層状超格子材
料を含む。上部電極624はプラチナから作られる。
【0050】 以下の限定されない実施例は、好適な材料およびその発明を実現する方法を示
す。
【0051】 (実施例1;高温でのストロンチウムビスマスタンタルニオベート強誘電体キ
ャパシタの同一方向性パルステスト) 高温での同一方向性電圧サイクル後の分極率およびそのインプリント率をPU
ND曲線測定法を用いて計算した。
【0052】 図6に示すタイプの複数の強誘電体キャパシタ600は、シリコンウェハ60
2上に形成された。それは、二酸化シリコン層604、チタン接着層616、P
t下部電極620およびPt上部電極624を有する。オクタン系溶媒中にスト
ロンチウム2−エチルヘキサノエート、ビスマス2−エチルヘキサノエート、タ
ンタル2−エチルヘキサノエート、およびニオブ2−エチルヘキサノエートをそ
れぞれ含む初期前駆体溶液を用いて、最終前駆体溶液を調製した。溶媒n−オク
タンは、用いられる主要な溶媒であった。
【0053】 薄膜強誘電体層622を最終液体前駆体溶液から調製した。以下の経験式に対
応する金属元素の各々の初期の個別の金属有機前駆体を混合することによって、
最終液体前駆体を作製した。 (10) SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)+(c+d-2)(2.5)] ここで、b=2.18、ならびにa、c、およびdは表IおよびIIに示される
ように変化させた。式(10)は、式(4)に固有の元素と同じモル比を表すが
、式(3)のより見慣れた形態である。最終前駆体溶液のモル濃度は、1リット
ル当たり約0.2モルであった。
【0054】 層状超格子化合物を含む強誘電体キャパシタをWatanabeの米国特許第
5,434,102号に記載の方法に通常従って、前駆体溶液から形成した。
【0055】 一連のp型100Siウェハ602を酸化させ、二酸化シリコン層604を形
成した。実質的にチタンからなる接着層616を基板上に堆積し、続いて300
nmの厚さを有するプラチナ下部電極620を形成した。次に、ウェハを低真空
中180℃で30分間脱水した。0.2モル溶液のストロンチウムビスマスタン
タルニオベート化合物の第1のスピンコートを、30秒間約2500〜2800
rpmで下部電極620上に堆積した。これを150℃で2分間、260℃まで
上昇させて4分間脱水した。第1のスピンコートを22.5分間の間、炉への「
押し込み」を行った。ここで第1のスピンコートを6リットル/分の酸素流量で
800℃10分間のアニーリングを行い、その後22.5分の炉からの「取り出
し」を行った。スピンコート工程およびアニーリング工程のこのシーケンスを繰
り返して第2のスピンコートを行った。炉アニーリング工程を60分間行った点
を除いて、このシーケンスを繰り返して第3のスピンコートを行った。表Iに示
されるように、これらの工程により、230±10nmの厚さを有する薄膜強誘
電体層622を形成した。プラチナをスパッタリング蒸着して、200nmの厚
さを有する上部電極層624を作製した。プラチナ層およびストロンチウムビス
マスタンタルニオベート層をイオンミリングして、キャパシタを形成し、その後
アッシングを行った。続いて800℃で30分間の第2のO2アニーリングを行
った。キャパシタは、6940平方マイクロメートルの表面積を有した。
【0056】
【表1】
【0057】
【表2】 3つの測定セットを各キャパシタについて行った。すなわち、室温における従
来のヒステリシス測定、および高温での2つのセットのPUNDスイッチング測
定である。ヒステリシス測定を用いて初期2Pr値を算出した。PUND測定を
用いて、同一方向電圧サイクリング後のキャパシタの分極率値および反対状態イ
ンプリント率値の両方を算出した。従って、PUND測定は、キャパシタの疲労
による影響を示す。
【0058】 Hewlett Packard 8115Aデュアルチャネルパルス発生器
およびHewlett Packard 54502Aデジタル化オシロスコー
プを10-8ファラッド負荷キャパシタに接続した。PUNDスイッチング測定を
行うために、プローブを下部電極620および上部電極624を接触するように
位置付けた。PUNDスイッチング曲線は、一般に、電荷変位量(μC/cm2
)対時間(秒)に関してグラフ上にプロットされる。図7の例示的なグラフに示
されるように、PUND曲線は、まず負方向の2回のパルスでサンプルを初期化
し、次いで一連の4回の電圧パルスについて負荷キャパシタにかかる電荷を測定
することによって周知の様態で生成される。この4回の電圧パルス名は、正(P
)パルス、第2の正パルスまたはアップ(U)パルス、負(N)パルス、次いで
別の負パルスまたはダウン(D)パルスである。すべてのパルスは、同じ絶対値
の振幅を有する。初期負パルスによって、強誘電体材料中のドメインが印加電界
に配向するように、材料が線形誘電体パターンから非線形強誘電体パターンへス
イッチングすることで材料は負の分極から開始することが確実になる。従って、
第1の正「Psp」パルスまたは「P」パルスは、材料を曲線100の104側
に沿って正の分極へとスイッチングさせる(図1を参照)。サンプルがすでに残
留強誘電体電荷+Prを有した正の状態で分極しているので、第2のパルス「P
su」または「U」が、正の方向の残留分極Prと自発分極Psとの間の線形誘
電損から電荷を測定する。同様に、「Psn」パルスまたは「N」パルスは、負
のスイッチング電荷を測定し、「Psd」パルスまたは「D」パルスは、負の方
向の残留分極−Prと自発分極−Psとの間の線形誘電損から電荷を測定する。
インプリンティングによる1つの影響は、Psp曲線およびPsu曲線を0μC
/cm2へ、または0μC/cm2からシフトさせることによって、メモリ読み出
しを損なうことである。つまり、同一方向のスイッチングによる疲労の結果とし
て残留分極の影響が増大するにつれて、一般的にスイッチングと同じ方向に材料
を分極させるためにはより少ない電荷を必要とし、反対の方向に材料を分極させ
るためにはより多くの電荷を必要とする。別の関連する影響は、1つより多い状
態でのデータの格納能力が低下することである。なぜなら、一旦ヒステリシス曲
線が、このようにしてPrまたは−Prのいずれかがゼロ値に達するようにシフ
トすると、強誘電体材料は、もはや2つのメモリ分極状態を保持できないためで
ある。
【0059】 メモリの標準的なアーキテクチャ(すべてのアーキテクチャではないが)につ
いて、PUND曲線は、不揮発性強誘電体スイッチングメモリアプリケーション
用の材料の適合性を示す。一般に、「P」曲線および「N」曲線が、それぞれ「
U」曲線および「D」曲線からしっかり離れていることが望ましい。これにより
標準的なアーキテクチャにおいて大きな信号が提供される。
【0060】 残留分極値はまた、図7の曲線上に示される。図7のスイッチングパルスは、
スイッチング時間Ts(通常「パルス幅」と呼ばれる)中に印加される。スイッ
チングパルス電圧が除かれると、線形誘電体の振る舞いによる損失が、強誘電体
材料の分極電荷をPrp、Pru、Prn、およびPrdによる各PUND曲線
に表される残留値まですぐに「緩和」させる。
【0061】 PUND測定の2つのセットを行って、同一方向の電圧サイクリングによって
生じる分極疲労およびインプリント率を算出した。テスト1では、30ナノ秒の
立ち上がり時間、30ナノ秒の立ち下がり時間、および1マイクロ秒のパルス幅
を有し、パルス間に75ナノ秒のパルス遅延を有したスイッチングパルス振幅2
.7ボルトを用いて、初期PUND測定を行った。初期「前」PUND曲線測定
に続いて、PUND測定装置を用いて、1010の負方形波電圧インプリントサイ
クルを強誘電体キャパシタ600に送達した。これらのパルスの各々が、6ボル
トのインプリント振幅を有し、75°の温度で1MHzの周波数で送達された。
待ち時間は1秒であった。次いで、「後」PUND曲線測定を上記のように行っ
た。その測定は、ColoradoのColorado Springsにおい
て大気圧下でテスト研究室にて行われた。テスト2では、キャパシタは125℃
の温度で109の負極性インプリントサイクルを受けた。ここでインプリント振
幅は3ボルトであり、インプリント周波数は1MHzであった。PUND曲線測
定は、パルス振幅が3ボルトであるという点を除いて、テスト1と同様に行われ
た。
【0062】 疲労サイクリング後、以下のように、PUND曲線データからPrpおよびP
rdの絶対値を加えることによって各サンプルキャパシタに残る分極率を計算し
た。 (11)分極率=Prp+[Prd] 値(Prp+[Prd])は、理論的には、ヒステリシス曲線からの値2Prに
相当する。表1は、室温での初期、サイクリング前のヒステリシス測定および式
(11)を用いてPUND曲線から算出された分極率値の2Prの値を含む。初
期ヒステリシス値と曲線値との比較は、一般に、ビスマスの下付き文字が2.1
8に等しい場合、前駆体が化学量論的平衡量よりも多い相対量のBサイト元素、
タンタル、およびニオブを含むなら、2Prの値は大きく改善するということを
示す。例えば、ウェハ1および2において、Bサイト元素の下付き文字の値(c
+d)が2、つまり化学量論的平衡値であり、2Pr値が約6μC/cm2しか
なかった。しかし、前駆体溶液中のBサイト元素の量が、2.05〜2.3の下
付き文字(c+d)に相当するように増加した場合、2Pr値は12〜18μC
/cm2まで増大した。2Pr値とサイクリング後の分極率値との比較は、ウェ
ハ3〜10のキャパシタの分極疲労が、75℃で1010サイクル後の分極率で5
〜15%減少し、125℃で109サイクル後で15〜30%減少したことを示
す。注目すべきことは、ウェハ11および12のキャパシタにおける算出された
分極率が、実際には、同一方向の電圧サイクリングの結果増加したということで
ある。この現象は、電圧サイクリングによる「ウェイクアップ」効果と呼ばれる
。これとは逆に、ウェハ13〜16におけるように、Aサイト元素に過剰ストロ
ンチウムを含む前駆体から強誘電体材料を形成した場合、キャパシタは不十分な
分極率を有する。
【0063】 各キャパシタの疲労により生じるインプリント率を以下の式のPUND曲線値
を用いて算出した。 (12)%インプリント=[1−(Psn−Psuafter cycling/(Psn−Psu
before cycling]×100 低インプリント率値が望ましい。インプリント率値は、一般に、電圧スイッチン
グサイクル数および温度上昇とともに増加する。
【0064】 表IIは、式(12)を用いて算出される、実験キャパシタのインプリント率
の値を含む。値の比較は、一般に、前駆体が、化学量論的平衡量よりも多い相対
量のビスマスならびにBサイト元素、タンタル、およびニオブを含む場合、イン
プリント率の値が改善するということを示す。ウェハ11および12のインプリ
ント率の値は、テスト1では約6%しかなく、テスト2では約(−)4%であっ
た。テストIおよびIIの値の比較は、低インプリント率かつ良好な分極率の両
方がウェハ11および12で得られたことを示す。従って、テストされた最大相
対量である、下付き文字の値(c+d)が2.3に相当するBサイト元素量によ
り、テスト1およびテスト2の両方において全体的に最良の疲労の挙動となる。
【0065】 前駆体中のタンタル対ニオブの比は、テストされたサンプルすべてにおいて約
0.6/0.4であった。Ta/Nbの比が0.6/0.4と異なる場合、過剰
Bサイト元素を前駆体に添加することによる望ましい効果が達成されると考えら
れる。従って、本発明の特徴は、前駆体中のBサイト元素の全体量が、Bサイト
元素のアイデンティティに関わらず、化学量論的平衡量よりも多い場合に、良好
な疲労特性が集積回路の強誘電体素子で達成されるということである。すなわち
、過剰Bサイト元素の有効な効果は、Bサイト金属がタンタル、ニオブ、他の金
属、または2つ以上のBサイト金属の組み合わせであろうと達成される。本発明
の別の観点は、強誘電体材料を製造するために用いられる前駆体が、化学量論的
平衡量よりも少ない量のAサイト元素を含むということである。従って、実施例
を参照して、前駆体は、Ta/Nbリッチではなくてストロンチウムプアである
と考えられ得る。
【0066】 高温で多くの分極スイッチングサイクルを行った後でさえ、良好な電気特性を
有する強誘電体デバイスを提供する強誘電体集積回路を製造するための方法およ
び構造を記載してきた。図示されかつ本明細書内に記載される特定の実施形態は
、例示目的であり、上記の特許請求の範囲に記載される本発明を限定するように
構成されるべきではないことを理解されたい。例えば、本発明は、図3および6
の層311および622は、Smolenskiiの一般クラス(A)に含まれ
る任意の層状超格子材料から作られてもよいし、さらに、一般式(1)によって
表される任意の層状超格子化合物から作られてもよい、ということを想定する。
従って、本発明は、ストロンチウムビスマスタンタルニオベートのみに限定され
ない。むしろ、本発明は、疲労の挙動を改善する目的で、化学量論的に過剰量の
Bサイト金属(単数または複数)を含む前駆体から作られる任意の層状超格子化
合物を含む。従って、本発明は、以下の化学量論的非平衡化学式によって表すこ
とができる層状超格子化合物を含む。 (13)Aabc[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)] ここでAは、少なくとも1つのAサイト元素を表し、Sは少なくとも1つの超格
子ジェネレータ元素を表し、Bは少なくとも1つのBサイト元素を表し、a≦1
、b≧2、およびc>2である。
【0067】 さらに、当業者が、本発明の概念から逸脱することなく、記載される特定の実
施形態の多くの利用および改変し得ることは明らかである。例えば、集積回路内
の疲労耐性のある層状超格子材料を提供する方法および構造が、強誘電体メモリ
デバイスを製造するためのプロセスの重要な一部として認識されるので、この方
法を他のプロセスと組み合わせて、記載される方法についての変形例を提供する
ことができる。また、記載される工程が、いくつかの例では異なる順番で行われ
てもよいし、または等価な構造およびプロセスが、記載される種々の構造および
プロセスと置き換えられてもよいということが明らかである。従って、本発明は
、記載される製造プロセス、電子デバイス、および電子デバイス製造方法に示さ
れる、および/または記載される製造プロセス、電子デバイス、および電子デバ
イス製造方法が有する、すべての新規な特徴および特徴の新規な組み合わせを含
むように作成されるべきである。
【図面の簡単な説明】
【図1】 図1は、曲線の特徴を表すために用いられる従来の専門用語を参照して理想的
な従来の強誘電体分極ヒステリシス曲線を示す。
【図2】 図2は、分極疲労問題および分極インプリント問題を示す、理想的な図1の曲
線に隣接する他の曲線を示す。
【図3】 図3は、本発明をインプリメントする集積回路メモリに個々のメモリセルがイ
ンプリメントされ得る様子を示す層状構造を示す。
【図4】 図4は、図3の層状構造に相当するメモリセルを作製するのに用いられる模式
的プロセスフローチャートを示す。
【図5】 図5は、例示的なウェハの上面図であり、本発明に従って製造された薄膜キャ
パシタを大きく拡大して示す。
【図6】 図6は、線6−6に沿って取られた図5の断面図の一部であり、本発明に従っ
て製造された薄膜キャパシタデバイスを示す。
【図7】 図7は、PUND測定の特徴を説明するために用いられる標準的な専門用語を
参照して、従来のPUND測定の模式図を示す。
【手続補正書】特許協力条約第34条補正の翻訳文提出書
【提出日】平成12年10月10日(2000.10.10)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0020
【補正方法】変更
【補正内容】
【0020】 従って、本発明による薄膜強誘電体材料を含む電子デバイスは、本質的にイン
プリントがなく、かつ疲労がない。この改良点は、過剰なBサイト元素および不
足してるAサイト元素を含有する層状超格子材料を含む薄膜強誘電体材料を使用
することにより生じる。下記の例では、層状超格子材料は、化学量論的量より多
くの量のタンタルおよびニオブを含有する前駆体から作製されるストロンチウム
ビスマスタンタルニオベートを含む。ストロンチウムビスマスタンタルニオベー
トの平衡化学量論式は、 (3)SrBi2(Ta1-xNbx29 である。但し、0≦x≦1である。ストロンチウムビスマスタンタルニオベート
の「非化学量論」式は、 (4)(SrBi2(Ta1-xNbx29p(Bi23q(Ta25r(Nb 25s(SrO)t と書かれ得る。式(4)は、概念的にビスマス層状超格子酸化物化合物および各
元素の単純な酸化物の混合物と考えられ得る。実験結果は、薄膜がt=0、0≦
x≦1、0≦q≦p、およびsとrの和が0より大きく、p未満である前駆体溶
液から作製される場合、良好な分極率およびインプリント特性が達成されること
を一般的に示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 慎一郎 大阪府高槻市奈佐原1−13−302−902 (72)発明者 クチアロ, ジョゼフ ディ. アメリカ合衆国 コロラド 80919, コ ロラド スプリングス, ロスメア スト リート 2545 (72)発明者 パズ デ アラウジョ, カルロス エー アメリカ合衆国 コロラド 80919, コ ロラド スプリングス, ウェスト サン バード クリフス レーン 317 Fターム(参考) 5F058 BA11 BC03 BC04 BC20 BF46 BH01 BJ01 5F083 FR02 GA21 HA06 HA10 JA17 JA36 JA38 JA39 JA40 PR04 PR23 PR33 5G303 AA07 AB14 BA12 CA01 CB05 CB21 CB32 CB33

Claims (23)

    【特許請求の範囲】
  1. 【請求項1】 集積回路を製造する方法であって、該方法は、強誘電体層状
    超格子化合物を形成するために、有効な量の金属部分を含む前駆体を提供する工
    程を包含し、該前駆体が、少なくとも1つのBサイト元素の化学量論的平衡量よ
    りも多い相対量の該少なくとも1つのBサイト元素、および少なくとも1つのA
    サイト元素の化学量論的平衡量よりも少ない相対量の該少なくとも1つのAサイ
    ト元素を含むことによって特徴付けられる、方法。
  2. 【請求項2】 前記前駆体が、化学量論的非平衡式Aabc[9+(a-1)+(b -2)(1.5)+(c-2)(2.5)] にほぼ相当する量の金属部分を含み、ここでAは少なくと
    も1つのAサイト元素を表し、Sは少なくとも1つの超格子ジェネレータ元素を
    表し、Bは少なくとも1つのBサイト元素を表し、a<1、b≧2、およびc>
    2であることをさらに特徴とする、請求項1に記載の方法。
  3. 【請求項3】 前記金属部分が、化学量論的非平衡式SraBib(Tac
    d)O[9+(a-1)+(b-2)(1.5)+(c+d-2)(2.5)]にほぼ相当する相対量で存在するス
    トロンチウム(Sr)、ビスマス(Bi)、タンタル(Ta)およびニオブ(N
    b)であり、a<1、b≧2、および(c+d)>2であることをさらに特徴と
    する、請求項1に記載の方法。
  4. 【請求項4】 2.1≦b≦2.2、および(c+d)>2であることをさ
    らに特徴とする、請求項3に記載の方法。
  5. 【請求項5】 2<(c+d)≦2.4であることをさらに特徴とする、請
    求項4に記載の方法。
  6. 【請求項6】 (c+d)がほぼ2.3であることをさらに特徴とする、請
    求項4に記載の方法。
  7. 【請求項7】 比率c/dがほぼ0.6/0.4であることをさらに特徴と
    する、請求項5に記載の方法。
  8. 【請求項8】 第1電極を形成する工程、前記前駆体を付与し、前記強誘電
    体層状超格子化合物を含む薄膜(313)を形成する工程、および第2電極を形
    成する工程、をさらに包含する、請求項1に記載の方法。
  9. 【請求項9】 集積回路における強誘電体デバイスであり、該デバイスは、
    層状超格子材料の薄膜(313)を備え、該層状超格子材料の薄膜(313)が
    、少なくとも1つのBサイト元素の化学量論的平衡量より多い相対量の該少なく
    とも1つのBサイト元素、および化学量論的平衡量の少なくとも1つのAサイト
    元素より少ない相対量の該少なくとも1つのAサイト元素を含有することをさら
    に特徴とする集積回路における強誘電体デバイス。
  10. 【請求項10】 前記層状超格子材料の薄膜(313)は、化学量論的非平
    衡式Aabc[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)]にほぼ相当する量の金属部分
    を含み、ここでAは少なくとも1つのAサイト元素を表し、Sは少なくとも1つ
    の超格子ジェネレータ元素を表し、Bは少なくとも1つのBサイト元素を表し、
    a<1、b≧2、およびc>2であることをさらに特徴とする、請求項9に記載
    の強誘電体デバイス。
  11. 【請求項11】 前記層状超格子材料の薄膜(313)は、化学量論的非平
    衡式SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)+(c+d-2)(2.5)]にほぼ相
    当する量で存在するストロンチウム(Sr)、ビスマス(Bi)、タンタル(T
    a)およびニオブ(Nb)を含有し、ここで、a<1、b≧2、および(c+d
    )>2であることをさらに特徴とする、請求項10に記載の強誘電体デバイス。
  12. 【請求項12】 2.1≦b≦2.2、および(c+d)>2であることを
    さらに特徴とする、請求項11に記載の強誘電体デバイス。
  13. 【請求項13】 2<(c+d)≦2.4であることをさらに特徴とする、
    請求項12に記載の強誘電体デバイス。
  14. 【請求項14】 (c+d)がほぼ2.3であることをさらに特徴とする、
    請求項12に記載の強誘電体デバイス。
  15. 【請求項15】 比率c/dがほぼ0.6/0.4であることをさらに特徴
    とする、請求項13に記載の強誘電体デバイス。
  16. 【請求項16】 第1電極(312)と、 第2電極(314)であって、前記薄膜(313)は実質的に該第1および第
    2の電極の間に位置している、第2電極をさらに備える、請求項14に記載の強
    誘電体デバイス。
  17. 【請求項17】 液体前駆体であって、該前駆体の乾燥および加熱の際に強
    誘電体層状超格子材料を自発形成するのに有効な量の金属部分を含み、該前駆体
    が、少なくとも1つのBサイト元素の化学量論的平衡量より多い相対量の該少な
    くとも1つのBサイト元素、および少なくとも1つのAサイト元素の化学量論的
    平衡量より少ない相対量の該少なくとも1つのAサイト元素を含有することを特
    徴とする液体前駆体。
  18. 【請求項18】 前記前駆体は、化学量論的非平衡式Aabc[9+(a-1)+ (b-2)(1.5)+(c-2)(2.5)] にほぼ相当する量の金属部分を含み、ここでAは少なく
    とも1つのAサイト元素を表し、Sは少なくとも1つの超格子ジェネレータ元素
    を表し、Bは少なくとも1つのBサイト元素を表し、a<1、b≧2、およびc
    >2であることをさらに特徴とする、請求項17に記載の前駆体。
  19. 【請求項19】 前記金属部分は、前記化学量論的非平衡式SraBib(T
    cNbd)O[9+(a-1)+(b-2)(1.5)+(c+d-2)(2.5)]にほぼ相当する相対量で存在
    するストロンチウム(Sr)、ビスマス(Bi)、タンタル(Ta)およびニオ
    ブ(Nb)であり、ここで、a<1、b≧2、および(c+d)>2であること
    をさらに特徴とする、請求項17に記載の前駆体。
  20. 【請求項20】 2.1≦b≦2.2、および(c+d)>2であることを
    さらに特徴をする、請求項19に記載の前駆体。
  21. 【請求項21】 2<(c+d)≦2.4であることをさらに特徴をする、
    請求項20に記載の前駆体。
  22. 【請求項22】 (c+d)がほぼ2.3であることをさらに特徴をする、
    請求項20に記載の前駆体。
  23. 【請求項23】 比率c/dがほぼ0.6/0.4であることをさらに特徴
    をする、請求項21に記載の前駆体。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6174735B1 (en) * 1998-10-23 2001-01-16 Ramtron International Corporation Method of manufacturing ferroelectric memory device useful for preventing hydrogen line degradation
US6372518B1 (en) * 2000-01-26 2002-04-16 Matsushita Electric Industrial Co., Ltd. Method using unreactive gas anneal and low temperature pretreatment for fabricating layered superlattice materials and making electronic devices including same
DE60102456T2 (de) 2000-04-11 2005-03-03 DuPont Displays, Inc., Santa Barbara Lösbare poly(aryl-oxadiazol) konjugierte polymere
US6392922B1 (en) * 2000-08-14 2002-05-21 Micron Technology, Inc. Passivated magneto-resistive bit structure and passivation method therefor
KR20030041974A (ko) * 2000-08-24 2003-05-27 코바 테크놀로지스, 인크. 단일 트랜지스터 희토류 망가나이트 강유전성 비휘발성메모리 셀
KR100382719B1 (ko) * 2000-08-25 2003-05-09 삼성전자주식회사 강유전체 커패시터를 포함하는 반도체 장치 및 그 제조방법
US20020164850A1 (en) 2001-03-02 2002-11-07 Gnadinger Alfred P. Single transistor rare earth manganite ferroelectric nonvolatile memory cell
US7154440B2 (en) * 2001-04-11 2006-12-26 Kyocera Wireless Corp. Phase array antenna using a constant-gain phase shifter
US6937195B2 (en) * 2001-04-11 2005-08-30 Kyocera Wireless Corp. Inverted-F ferroelectric antenna
US7221243B2 (en) * 2001-04-11 2007-05-22 Kyocera Wireless Corp. Apparatus and method for combining electrical signals
US7746292B2 (en) 2001-04-11 2010-06-29 Kyocera Wireless Corp. Reconfigurable radiation desensitivity bracket systems and methods
US7174147B2 (en) * 2001-04-11 2007-02-06 Kyocera Wireless Corp. Bandpass filter with tunable resonator
US6690251B2 (en) * 2001-04-11 2004-02-10 Kyocera Wireless Corporation Tunable ferro-electric filter
US6734456B2 (en) * 2001-11-15 2004-05-11 Matsushita Electric Industrial Co., Ltd. Ferroelectric film and semiconductor device
US7176845B2 (en) * 2002-02-12 2007-02-13 Kyocera Wireless Corp. System and method for impedance matching an antenna to sub-bands in a communication band
US7184727B2 (en) * 2002-02-12 2007-02-27 Kyocera Wireless Corp. Full-duplex antenna system and method
US6825517B2 (en) * 2002-08-28 2004-11-30 Cova Technologies, Inc. Ferroelectric transistor with enhanced data retention
US6714435B1 (en) 2002-09-19 2004-03-30 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US6888736B2 (en) 2002-09-19 2005-05-03 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US6928376B2 (en) * 2002-10-03 2005-08-09 Texas Instruments Incorporated Apparatus and methods for ferroelectric ram fatigue testing
US7720443B2 (en) 2003-06-02 2010-05-18 Kyocera Wireless Corp. System and method for filtering time division multiple access telephone communications
JP2005085332A (ja) * 2003-09-05 2005-03-31 Seiko Epson Corp 強誘電体記憶装置、その駆動方法及び駆動回路
CN100592426C (zh) * 2004-06-08 2010-02-24 富士通微电子株式会社 半导体存储装置的检查方法
US20060080414A1 (en) * 2004-07-12 2006-04-13 Dedicated Devices, Inc. System and method for managed installation of a computer network
US20060274476A1 (en) * 2005-04-13 2006-12-07 Andrew Cervin-Lawry Low loss thin film capacitor and methods of manufacturing the same
US20070063777A1 (en) * 2005-08-26 2007-03-22 Mircea Capanu Electrostrictive devices
US7548762B2 (en) * 2005-11-30 2009-06-16 Kyocera Corporation Method for tuning a GPS antenna matching network
CN100424878C (zh) * 2006-11-21 2008-10-08 华中科技大学 铁电存储器用铁电薄膜电容及其制备方法
US8723654B2 (en) 2010-07-09 2014-05-13 Cypress Semiconductor Corporation Interrupt generation and acknowledgment for RFID
US9846664B2 (en) 2010-07-09 2017-12-19 Cypress Semiconductor Corporation RFID interface and interrupt
US9092582B2 (en) 2010-07-09 2015-07-28 Cypress Semiconductor Corporation Low power, low pin count interface for an RFID transponder

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5519234A (en) 1991-02-25 1996-05-21 Symetrix Corporation Ferroelectric dielectric memory cell can switch at least giga cycles and has low fatigue - has high dielectric constant and low leakage current
US6056994A (en) * 1988-12-27 2000-05-02 Symetrix Corporation Liquid deposition methods of fabricating layered superlattice materials
US6072207A (en) * 1991-02-25 2000-06-06 Symetrix Corporation Process for fabricating layered superlattice materials and making electronic devices including same
US5434102A (en) 1991-02-25 1995-07-18 Symetrix Corporation Process for fabricating layered superlattice materials and making electronic devices including same
US6133050A (en) * 1992-10-23 2000-10-17 Symetrix Corporation UV radiation process for making electronic devices having low-leakage-current and low-polarization fatigue
US5784310A (en) * 1997-03-03 1998-07-21 Symetrix Corporation Low imprint ferroelectric material for long retention memory and method of making the same
US5942376A (en) * 1997-08-14 1999-08-24 Symetrix Corporation Shelf-stable liquid metal arylketone alcoholate solutions and use thereof in photoinitiated patterning of thin films
US5943111A (en) 1998-06-09 1999-08-24 Symetrix Corporation Layered superlattice ferroelectric liquid crystal display
US6171934B1 (en) * 1998-08-31 2001-01-09 Symetrix Corporation Recovery of electronic properties in process-damaged ferroelectrics by voltage-cycling

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