KR102179912B1 - 박막 트랜지스터 및 박막 트랜지스터의 제조 방법 - Google Patents

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Abstract

본 발명의 하나의 박막 트랜지스터 (100)는 게이트 전극 (20)과 채널 (44)과의 사이에, 란탄과 지르코늄을 포함한 산화물 (불가피 불순물을 포함할 수 있음, 산화물에 대해서, 이하 동일)인 게이트 절연층 (34)를 구비하고, 상기 채널 (44)는, 인듐과 아연을 포함함과 동시에, 인듐을 1로 했을 때에 0.015 이상 0.075 이하의 원자수비가 되는 지르코늄 (Zr)을 포함한 제1 산화물, 인듐을 포함함과 동시에, 상기 인듐 (In)을 1로 했을 때에 0.055 이상 0.16 이하의 원자수비가 되는 지르코늄 (Zr)을 포함한 제2 산화물, 또는 인듐을 포함함과 동시에, 상기 인듐을 1로 했을 때에 0.055 이상 0.16 이하의 원자수비가 되는 란탄을 포함한 제3 산화물로 이루어진 채널용 산화물이다.

Description

박막 트랜지스터 및 박막 트랜지스터의 제조 방법{Thin film transistor and method for manufacturing thin film transistor}
본 발명은 박막 트랜지스터 및 박막 트랜지스터의 제조 방법에 관한 것이다.
종래부터, 낮은 구동 전압에서 고속으로 스위칭하는 것을 목적으로 하여, 게이트 절연층으로서 강유전체 재료 (예를 들면, BLT (Bi4 - XLaXTi3O12), PZT (Pb(ZrX, Ti1-X)O3))를 채용한 박막 트랜지스터가 개시되어 있다. 한편, 캐리어 농도를 높게 하는 것을 목적으로 하여, 산화물 도전성 재료 (예를 들면, 인듐주석 산화물 (ITO), 산화 아연 (ZnO), 또는 LSCO (LaXSr1 - XCuO4))를 채널로서 채용한 박막 트랜지스터도 개시되어 있다 (특허 문헌 1).
여기서, 상술한 박막 트랜지스터의 제조 방법에 대해 보면, 우선, 게이트 전극으로서 Ti 및 Pt의 적층막이, 전자빔 증착법에 의해 형성되어 있다. 그 게이트 전극상에, 졸 겔법에 따라 상술한 BLT 또는 PZT로 이루어진 게이트 절연층이 형성된다. 또한, 그 게이트 절연층상에는, RF스팩터법에 의해, ITO로 이루어진 채널이 형성된다. 이어서, 그 채널상에 Ti 및 Pt가 전자빔 증착법에 따라 형성됨으로써 소스 전극과 드레인 전극이 형성된다. 그 후, RIE법 및 습식 에칭법 (HF와 HCl와 혼합 용액)에 의해, 소자 영역이 다른 소자 영역으로부터 분리되게 된다 (특허 문헌 1). 본원 발명자들도, 박막 트랜지스터로서의 기능을 적절히 발휘시키는 산화물의 선정과 조합에 대해 검토를 실시해 왔다 (특허 문헌 2).
JP 2006-121029 A WO 2011-138958 A
그러나 종래의 박막 트랜지스터에서는, 게이트 절연층 또는 채널이 복합 산화물에 의해서 형성된 예는 여러 개 존재하지만, 박막 트랜지스터로서의 높은 특성을 실현하는 재료 및 이를 위한 적절한 제조 방법의 선정은, 아직도 이루어지지 않고 있다. 또, 게이트 절연층 및/또는 채널의 각각의 고성능화에 더하여, 이들을 겹쳐 쌓았을 때의 전체적으로의 성능 향상을 도모하는 것도, 박막 트랜지스터의 고성능화를 위해서 해결해야 할 기술 과제의 하나이다.
또, 종래 기술에서는, 진공 프로세스나 포토리소그래피법을 이용한 프로세스 등, 비교적 장시간 및/또는 고가의 설비를 필요로 하는 프로세스가 일반적이기 때문에, 원재료나 제조 에너지의 사용 효율이 매우 나빠진다. 상술한 바와 같은 제조 방법이 채용된 경우, 박막 트랜지스터를 제조하기 위해서 많은 처리와 장시간을 필요로 하기 때문에, 공업성 내지 양산성의 관점에서 바람직하지 않다. 또, 종래 기술에는, 대면적화가 비교적 곤란하다는 문제도 존재한다.
본 발명은, 상술한 여러 문제 중 적어도 1개를 해결함으로써, 산화물을 적어도 채널 및 게이트 절연층에 적용한 박막 트랜지스터의 고성능화, 또는 이와 같은 박막 트랜지스터의 제조 프로세스의 간소화와 에너지 절약화를 실현한다. 그 결과, 본 발명은, 공업성 내지 양산성이 뛰어난 박막 트랜지스터의 제공에 크게 공헌하는 것이다.
본원 발명자들은 다수 존재하는 산화물 중에서, 게이트 전극, 게이트 절연층 및/또는 채널로서의 기능을 적절히 발휘시키는 산화물의 선정과 조합에 대해 예의 연구와 분석을 거듭하였다. 이하의 2개의 흥미로운 발견이 얻어졌다.
그 하나는, 채널에 있어서의 산소의 과도한 산소 결손을 억제하는 것이 박막 트랜지스터의 각종 특성 향상에 크게 기여하는 것이다. 구체적으로는, 채널로서 인듐 (In)과 아연 (Zn)으로 이루어진 산화물 또는 인듐 (In)으로 이루어진 산화물을 채용하는 경우, 산소의 결손 상태가 생기기 쉽기 때문에, 채널로서의 기능을 발휘하기 어려운 상태에 있다는 것이 분명해졌다. 따라서, 시행 착오를 반복한 결과, 본원 발명자들은 어떤 새로운 원소를 도입하는 것이, 산소의 결손을 억제함과 동시에, 산소의 적당한 결손 상태의 형성에 기여할 수 있다는 것을 발견하였다. 또한, 분석과 검토를 진행시킴으로써, 그 새로운 원소는, 그 원소를 가하지 않은 경우와 비교하여 비결정질화를 진행시키는 것에도 기여할 수 있다는 것이 발견되었다.
다른 하나는, 채널의 재료의 선택에 의해, 박막 트랜지스터의 제조 프로세스에 있어서의 비교적 저온으로의 처리를 실현한 점이다.
상술한 모든 발견도, 본원 발명자들에 의한 많은 시행 착오와 상세한 분석의 결과이며, 어떤 특정 산화물층의 게이트 절연층과 양호한 계면을 형성하는 채널 재료를 조합하는 것에 의해서, 고성능의 박막 트랜지스터를 실현하는 것이 가능해졌다. 또한, 본원 발명자들은 종래와 비교하여 큰 폭으로 간소화 내지 에너지 절약화가 가능함과 동시에 대면적화도 용이한 프로세스에 의해, 이들의 산화물을 제조할 수 있다는 것을 발견하였다. 본 발명은 상술의 각 시점에 근거하여 창출되었다.
본 발명의 하나의 박막 트랜지스터는, 게이트 전극과 채널과의 사이에, 란탄 (La)과 지르코늄 (Zr)으로 이루어진 산화물 (불가피 불순물을 포함할 수 있음)인 게이트 절연층을 구비하고 있다. 또한, 이 박막 트랜지스터는, 상술한 채널이 이하의 (1)∼(3)으로 이루어진 채널용 산화물이다.
(1) 인듐 (In)과 아연 (Zn)을 포함함과 동시에, 상기 인듐 (In)을 1로 했을 때에 0.015 이상 0.075 이하의 원자수비가 되는 지르코늄 (Zr)을 포함한 제1 산화물 (불가피 불순물을 포함할 수 있음).
(2) 인듐 (In)을 포함함과 동시에, 상기 인듐 (In)을 1로 했을 때에 0.055 이상 0.16 이하의 원자수비가 되는 지르코늄 (Zr)을 포함한 제2 산화물 (불가피 불순물을 포함할 수 있음).
(3) 인듐 (In)을 포함함과 동시에, 상기 인듐 (In)을 1로 했을 때에 0.055 이상 0.16 이하의 원자수비가 되는 란탄 (La)을 포함한 제3 산화물 (불가피 불순물을 포함할 수 있음).
이 박막 트랜지스터에 따르면, 인듐 (In)과 아연 (Zn)으로 이루어진 산화물 또는 인듐 (In)으로 이루어진 산화물의 경우는 형성하는 것이 곤란했던, 과도한 산소 결손을 억제하는 것이 가능해지기 때문에, 박막 트랜지스터로서의 각종 특성 (예를 들면, 히스테리시스 (hysteresis)의 저감, ON/OFF비, 또는 서브스레숄드 (Sub Threshold) 특성 (SS))을 현격히 향상시킬 수 있다. 또, 이 박막 트랜지스터에 따르면, 소정량의 지르코늄 (Zr) 또는 소정량의 란탄 (La)을 함유시킴으로써, 인듐 (In)으로 이루어진 산화물의 경우는 형성하는 것이 곤란했던 비결정질상을 비교적 용이하게 형성하는 것이 가능해지기 때문에 산화물층의 평탄성을 높일 수 있다. 또한, 결정화 온도가 높은 안정적인 비결정질상의 형성이 가능해지기 때문에, 게이트 절연층과의 양호한 계면이 형성될 수 있다. 또한, 비결정질상을 비교적 용이하게 형성하는 것이 가능해지기 때문에, 층으로서의 산화물의 성형성의 개선 (예를 들면, 형압 가공의 용이화 및/또는 형압 가공에 의한 성형 후의 정밀도의 향상)을 실현할 수 있다.
또, 본 발명의 하나의 박막 트랜지스터의 제조 방법은, 란탄 (La)을 포함한 전구체 및 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 전구체 용액인 게이트 절연층용 전구체 용액을 출발재로 하는 게이트 절연층용 전구체층을, 산소 함유 분위기 중에서 가열함으로써, 란탄 (La)과 지르코늄 (Zr)으로 이루어진 산화물 (불가피 불순물을 포함할 수 있음)인 게이트 절연층을, 게이트 전극층에 접하도록 형성하는 게이트 절연층 형성 공정을, 상술한 게이트 전극층의 형성 공정과 채널용 산화물 (불가피 불순물을 포함할 수 있음)을 형성하는 채널의 형성 공정과의 사이에 포함하고 있다. 또한, 이 박막 트랜지스터의 제조 방법에서는, 상술한 채널의 형성 공정이, 이하의 (1)∼(3)의 각 전구체 용액을 출발재로 하는 채널용 전구체층을, 산소 함유 분위기 중에서 가열하는 공정을 갖고 있다.
(1) 인듐 (In)을 포함한 전구체, 아연 (Zn)을 포함한 전구체, 및 상기 인듐 (In)을 1로 했을 때에 0.015 이상 0.075 이하의 원자수비가 되는 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 제1 전구체 용액.
(2) 인듐 (In)을 포함한 전구체 및 상기 인듐 (In)을 1로 했을 때에 0.055 이상 0.16 이하의 원자수비가 되는 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 제2 전구체 용액.
(3) 인듐 (In)을 포함한 전구체 및 상기 인듐 (In)을 1로 했을 때에 0.055 이상 0.16 이하의 원자수비가 되는 란탄 (La)을 포함한 전구체를 용질로 하는 제3 전구체 용액.
또한, 이 박막 트랜지스터의 제조 방법에서는, 상술한 채널 형성 공정이, 상술한 채널용 전구체층을 산소 함유 분위기 중에서 가열함으로써 이하의 (4)∼(6)의 채널용 산화물을 형성하는 공정을 갖고 있다.
(4) 인듐 (In)과 아연 (Zn)을 포함함과 동시에, 상기 인듐 (In)을 1로 했을 때에 0.015 이상 0.075 이하의 원자수비가 되는 지르코늄 (Zr)을 포함한 제1 산화물 (불가피 불순물을 포함할 수 있음).
(5) 인듐 (In)을 포함함과 동시에, 상기 인듐 (In)을 1로 했을 때에 0.055 이상 0.16 이하의 원자수비가 되는 지르코늄 (Zr)을 포함한 제2 산화물 (불가피 불순물을 포함할 수 있음).
(6) 인듐 (In)을 포함함과 동시에, 상기 인듐 (In)을 1로 했을 때에 0.055 이상 0.16 이하의 원자수비가 되는 란탄 (La)을 포함한 제3 산화물 (불가피 불순물을 포함할 수 있음).
이 박막 트랜지스터의 제조 방법에 따르면, 인듐 (In)과 아연 (Zn)으로 이루어진 산화물 또는 인듐 (In)으로 이루어진 산화물의 경우는 형성하는 것이 곤란했던, 과도의 산소 결손을 억제하는 것이 가능해지기 때문에, 박막 트랜지스터로서의 각종 특성 (예를 들면, 히스테리시스의 저감, ON/OFF비, 또는 서브 스레숄드 특성 (SS))이 뛰어난 박막 트랜지스터를 제조할 수 있다. 또한, 이 박막 트랜지스터의 제조 방법에 따르면, 포토리소그래피법을 이용하지 않는 비교적 간소한 처리 (예를 들면, 잉크젯법, 스크린 인쇄법, 오목판/볼록판 인쇄법, 또는 나노 임프린터법)에 의해서 게이트 절연층 및 채널이 형성될 수 있다. 또한, 대면적화도 용이하다. 따라서, 이 박막 트랜지스터의 제조 방법에 따르면, 공업성 내지 양산성이 뛰어난 박막 트랜지스터의 제조 방법을 제공할 수 있다. 또한, 이 박막 트랜지스터의 제조 방법에 따르면, 소정량의 지르코늄 (Zr) 또는 소정량의 란탄 (La)을 함유함으로써, 인듐 (In)으로 이루어진 산화물의 경우는 형성하는 것이 곤란했던 비결정질상을 비교적 용이하게 형성하는 것이 가능해지기 때문에, 높은 평탄성을 갖는 산화물의 층을 갖는 박막 트랜지스터를 제조할 수 있다. 또한, 비결정질상을 비교적 용이하게 형성하는 것이 가능해지기 때문에 게이트 절연층과의 양호한 계면이 형성될 수 있다. 또한, 비결정질상 비교적 용이하게 형성하는 것이 가능해지기 때문에, 층으로서의 산화물의 성형성의 개선 (예를 들면, 형압 가공의 용이화 및/또는 형압 가공에 의한 성형 후의 정도의 향상)을 실현할 수 있다.
또, 본 발명의 또 하나의 박막 트랜지스터는, 게이트 전극과 채널과의 사이에, 란탄 (La)과 지르코늄 (Zr)으로 이루어진 산화물 (불가피 불순물을 포함할 수 있음)인 게이트 절연층을 구비하고, 상술한 채널은 인듐 (In)과 아연 (Zn)과 주석 (Sn)으로 이루어진 제4 산화물 (불가피 불순물을 포함할 수 있음), 또는 인듐 (In)과 아연 (Zn)으로 이루어진 제5 산화물 (불가피 불순물을 포함할 수 있음)이다.
이 박막 트랜지스터에 따르면, 상술한 제4 산화물 또는 제5 산화물을 채널로서 채용함과 동시에, 란탄 (La)과 지르코늄 (Zr)으로 이루어진 산화물을 게이트 절연층으로서 채용하기 때문에, 박막 트랜지스터로서의 각종의 특성 (예를 들면, 전계 효과 이동도, 히스테리시스의 저감, ON/OFF비, 또는 서브 스레숄드 특성 (SS))을 현격히 향상시킬 수 있다.
또, 본 발명의 또 하나의 박막 트랜지스터의 제조 방법은, 란탄 (La)을 포함한 전구체 및 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 전구체 용액인 게이트 절연층용 전구체 용액을 출발재로 하는 게이트 절연층용 전구체층을, 산소 함유 분위기 중에서 가열함으로써, 란탄 (La)과 지르코늄 (Zr)으로 이루어진 산화물 (불가피 불순물을 포함할 수 있음)인 게이트 절연층을, 게이트 전극층에 접하도록 형성하는 게이트 절연층 형성 공정을, 상술한 게이트 전극층의 형성 공정과 채널용 산화물 (불가피 불순물을 포함할 수 있음)을 형성하는 채널의 형성 공정과의 사이에 포함하고 있다. 또한, 이 박막 트랜지스터의 제조 방법에서는, 상술한 채널의 형성 공정이, 이하의 (1)∼(2)의 각 전구체 용액을 출발재로 하는 채널용 전구체층을, 산소 함유 분위기 중에서 가열하는 공정을 갖고 있다.
(1) 인듐 (In)을 포함한 전구체, 아연 (Zn)을 포함한 전구체, 및 주석 (Sn)을 포함한 전구체를 용질로 하는 제4 전구체 용액.
(2) 인듐 (In)을 포함한 전구체 및 아연 (Zn)을 포함한 전구체를 용질로 하는 제5 전구체 용액.
또한, 이 박막 트랜지스터의 제조 방법에서는, 상술한 채널의 형성 공정이, 상술한 채널용 전구체층을 산소 함유 분위기 중에서 가열함으로써 이하의 (3)∼(4)의 채널용 산화물을 형성하는 공정을 갖고 있다.
(3) 인듐 (In)과 아연 (Zn)과 주석(Sn)으로 이루어진 제4 산화물.
(4) 인듐 (In)과 아연 (Zn)으로 이루어진 제5 산화물.
이 박막 트랜지스터의 제조 방법에 따르면, 상술한 제4 산화물 또는 제5 산화물을 채널로서 채용함과 동시에, 란탄 (La)과 지르코늄 (Zr)으로 이루어진 산화물을 게이트 절연층으로서 채용하기 위해, 박막 트랜지스터로서의 각종의 특성 (예를 들면, 전계 효과 이동도, 히스테리시스의 저감, ON/OFF비, 또는 서브 스레숄드 특성 (SS))이 뛰어난 박막 트랜지스터를 제조할 수 있다. 또한, 이 박막 트랜지스터의 제조 방법에 따르면, 포토리소그래피법을 이용하지 않는 비교적 간소한 처리 (예를 들면, 잉크젯법, 스크린 인쇄법, 오목판/볼록판 인쇄법, 또는 나노 임프린터법)에 의해서 게이트 절연층 및 채널이 형성될 수 있다. 또한, 대면적화도 용이하다. 따라서, 이 박막 트랜지스터의 제조 방법에 따르면, 공업성 내지 양산성이 뛰어난 박막 트랜지스터의 제조 방법을 제공할 수 있다. 또한, 이 박막 트랜지스터의 제조 방법에 따르면, 상술한 제4 산화물 또는 제5 산화물을 채널로서 채용함과 동시에, 란탄 (La)과 지르코늄 (Zr)으로 이루어진 산화물을 게이트 절연층으로서 채용하기 때문에, 매우 저온의 가열 처리라도, 소자로서 사용할 수 있는 박막 트랜지스터를 제조할 수 있다.
그런데, 본원에서, 「형압」은 「나노 임프린터」라고 불리기도 한다.
본 발명의 하나의 박막 트랜지스터에 따르면, 게이트 절연층 및 채널을 모두 산화물에 의해서 형성한 고성능의 박막 트랜지스터가 실현된다. 또, 본 발명의 하나의 박막 트랜지스터의 제조 방법에 따르면, 비교적 간소한 처리에 의해서 산화물이 형성되기 때문에, 공업성 내지 양산성이 뛰어난 박막 트랜지스터의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 제1 내지 제3 실시 형태에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 2는 본 발명의 제1 내지 제3 실시 형태에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 3은 본 발명의 제1 내지 제3 실시 형태에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 4는 본 발명의 제1 내지 제3 실시 형태에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 5는 본 발명의 제1 내지 제3 실시 형태에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 6은 본 발명의 제1 내지 제3 실시 형태에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 7은 본 발명의 제1 내지 제3 실시 형태에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 8은 본 발명의 제1 내지 제3 실시 형태에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 9는 본 발명의 제1 내지 제3 실시 형태에 있어서의 박막 트랜지스터의 전체 구성 및 그 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 10은 본 발명의 제1 실시 형태에 있어서의 박막 트랜지스터의 Vg-Id 특성을 나타내는 그래프이다.
도 11은 본 발명의 제1 실시 형태에 있어서의 채널과 두께만이 다른 채널용 산화물에 포함되는 산소 원자의 XPS (X-ray Photoelectron Spectroscopy) 분석 결과를 나타내는 그래프이다.
도 12는 참조용 측정 대상으로 한 산화물에 포함되는 산소 원자의 XPS (X-ray Photoelectron Spectroscopy) 분석 결과를 나타내는 그래프이다.
도 13은 본 발명의 제1 실시 형태에 있어서의 채널과 두께만이 다른 채널용 산화물, 및 참조용 측정 대상으로 한 산화물의 표면의 AFM상과 표면 조도를 나타내는 도이다.
도 14는 본 발명의 제2 실시 형태에 있어서의 박막 트랜지스터의 Vg-Id 특성을 나타내는 그래프이다.
도 15는 본 발명의 제3 실시 형태에 있어서의 박막 트랜지스터의 Vg-Id 특성을 나타내는 그래프이다.
도 16은 본 발명의 제4 실시 형태에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 17은 본 발명의 제4 실시 형태에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 18은 본 발명의 제4 실시 형태에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 19는 본 발명의 제4 실시 형태에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 20은 본 발명의 제4 실시 형태에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 21은 본 발명의 제4 실시 형태에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 22는 본 발명의 제4 실시 형태에 있어서의 박막 트랜지스터의 전체 구성 및 그 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 23은 본 발명의 제5 실시 형태 및 그 변형예에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 24는 본 발명의 제5 실시 형태 및 그 변형예에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 25는 본 발명의 제5 실시 형태 및 그 변형예에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 26은 본 발명의 제5 실시 형태 및 그 변형예에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 27은 본 발명의 제5 실시 형태 및 그 변형예에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 28은 본 발명의 제5 실시 형태 및 그 변형예에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 29는 본 발명의 제5 실시 형태 및 그 변형예에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 30은 본 발명의 제5 실시 형태 및 그 변형예에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 31은 본 발명의 제5 실시 형태 및 그 변형예에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 32는 본 발명의 제5 실시 형태 및 그 변형예에 있어서의 박막 트랜지스터의 전체 구성 및 그 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 33은 본 발명의 제5 실시 형태에 있어서의 박막 트랜지스터의 Vg-Id 특성을 나타내는 그래프이다.
도 34는 본 발명의 제5 변형예의 실시 형태에 있어서의 박막 트랜지스터의 Vg-Id특성을 나타내는 그래프이다.
도 35는 본 발명의 제6 실시 형태 및 그 변형예에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 36은 본 발명의 제6 실시 형태 및 그 변형예에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 37은 본 발명의 제6 실시 형태 및 그 변형예에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 38은 본 발명의 제6 실시 형태 및 그 변형예에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 39는 본 발명의 제6 실시 형태 및 그 변형예에 있어서의 박막 트랜지스터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 40은 본 발명의 제6 실시 형태 및 그 변형예에 있어서의 박막 트랜지스터의 전체 구성 및 그 제조 방법의 일 과정을 나타내는 단면 모식도이다.
본 발명의 실시 형태인 박막 트랜지스터 및 그 제조 방법을, 첨부하는 도면에 근거하여 상세하게 설명한다. 또한, 이 설명시에, 모든 도면에 걸쳐 특별히 언급이 없는 한, 공통되는 부분에는 공통되는 참조 부호를 붙이고 있다. 또, 도면 중, 본 실시 형태의 요소는 반드시 서로의 축척을 유지해서 기재되는 것은 아니다. 또한, 각 도면을 보기 쉽게 하기 위해서, 일부의 부호가 생략될 수 있다.
＜제1 실시 형태＞
1. 본 실시 형태의 박막 캐패시터의 전체 구성
도 1 내지 도 8은, 각각, 박막 트랜지스터 (100) (본 실시 형태에 있어서의 100a)의 제조 방법의 일 과정을 나타내는 단면 모식도이다. 또, 도 9는, 본 실시 형태에 있어서의 박막 트랜지스터 (100a)의 제조 방법의 일 과정 및 전체 구성을 나타내는 단면 모식도이다. 도 9에 나타낸 바와 같이, 본 실시 형태에 있어서의 박막 트랜지스터 (100a)에서는, 기판 (10)상에, 하층에서부터, 게이트 전극 (20), 게이트 절연층 (34), 채널 44 (본 실시 형태에서는, 채널 (44a), 소스 전극 (58) 및 드레인 전극 (56) 순서로 적층되어 있다.
박막 트랜지스터 (100a)는, 이른바 보텀 게이트 구조를 채용하고 있지만, 본 실시 형태는 이 구조로 한정되지 않는다. 따라서, 당업자라면, 통상의 기술 상식으로 본 실시 형태의 설명을 참조함으로써, 공정의 순서를 변경하는 것에 의해서, 톱 게이트 구조를 형성할 수 있다. 또, 본 출원에 있어서의 온도의 표시는 기판과 접촉하는 히터의 가열면의 표면 온도를 나타내고 있다. 또, 도면을 간략화하기 위해, 각 전극으로부터의 인출 전극의 패터닝에 대한 기재는 생략한다.
기판 (10)에는, 예를 들면, 고내열유리, SiO2/Si기판 (즉, 실리콘 기판상에 산화 실리콘막을 형성한 기판. 이하, 간단히 「기판」이라고도 함), 알루미나 (Al2O3)기판, STO(SrTiO)기판, Si기판의 표면에 SiO2층 및 Ti층을 통해 STO(SrTiO) 층을 형성한 절연성 기판 등, 반도체 기판 (예를 들면, Si기판, SiC 기판, Ge기판 등)을 포함한, 여러 가지의 절연성 기재를 적용할 수 있다.
게이트 전극 (20)의 재료에는, 예를 들면, 백금, 금, 은, 동, 알루미늄, 몰리브덴, 팔라듐, 루테늄, 이리듐, 텅스텐 등의 고융점 금속, 또는 그 합금 등의 금속재료를 적용할 수 있다.
본 실시 형태에 있어서의 박막 트랜지스터 (100a)에서는, 게이트 절연층 (34)이, 란탄 (La)과 지르코늄 (Zr)을 포함한 산화물 (단, 불가피 불순물을 포함할 수 있음. 이하, 이 재료의 산화물에 한정하지 않고 다른 재료의 산화물에서도 같음)이다. 게이트 절연층 (34)에 있어서의 란탄 (La)과 지르코늄 (Zr)과의 원자수비에 대해서는, 란탄 (La)을 1로 했을 때에 지르코늄 (Zr)이, 특히 0.25 이상 4 이하이면, 트랜지스터 성능의 효과가 확실히 높게 나타날 수 있다. 또한, 게이트 절연층 (34)은 LZO층이라고도 불린다.
본 실시 형태의 게이트 절연층 (34)의 두께는 50㎚ 이상 300㎚ 이하가 바람직하다. 게이트 절연층 (34)의 두께의 상한은 특별히 제한은 없지만, 예를 들면, 300㎚를 넘으면, 채널의 계면특성에 영향을 미칠 가능성이 있기 때문에 바람직하지 않다. 한편, 그 두께가 50㎚ 미만이 되는 것은, 리크 전류 증가나 막의 기판으로의 피복성 열화 등의 관점에서 바람직하지 않다.
또, 게이트 절연층 (34)의 비유전율은 3 이상 100 이하가 바람직하다. 게이트 절연층 (34)의 비유전율이 100을 넘으면, 완화시간이 커지기 때문에, 트랜지스터의 고속 동작을 방해하는 요인이 되는 한편, 비유전율이 3 미만이 되면, 게이트 절연막에 의한 야기 전하량이 저감되어 디바이스 특성이 열화 될 가능성이 있기 때문에 바람직하지 않다. 또한, 상술한 관점에서 말하면, 비유전율이 15 이상 30 이하인 것이 더욱 바람직하다.
본 실시 형태의 채널 (44a)은 인듐 (In), 아연 (Zn), 및 지르코늄 (Zr)을 포함한 채널용 산화물 (본 실시 형태에서는, 제1 산화물)로 이루어진다. 또, 채널용 산화물은, 인듐 (In)을 1로 했을 때에 0.015 이상 0.075 이하의 원자수비가 되는 지르코늄 (Zr)을 포함한다. 후술하는 바와 같이, 채널 (44a)에 있어서의, 인듐 (In)을 1로 했을 때의 지르코늄 (Zr)의 원자수비가 0.015 이상 0.075 이하의 원자수비인 박막 트랜지스터는, 인듐 (In)과 아연 (Zn)으로 이루어진 산화물의 경우는 형성하는 것이 곤란했던, 과도한 산소 결손을 억제하는 것이 가능해진다. 그 결과, 박막 트랜지스터로서의 각종의 특성 (예를 들면, 히스테리시스의 저감, ON/OFF비, 또는 서브 스레숄드 특성 (SS))을 현격히 향상시킬 수 있다.
또, 본 실시 형태의 채널용 산화물은, 비결정질상이기 때문에, 채널 (44a)에 접하는 게이트 절연층 (34)와의 양호한 계면 상태가 얻어진다고 생각된다. 그 결과, 양호한 전기 특성을 구비한 박막 트랜지스터가 형성될 수 있다. 또한, 인듐 (In), 아연 (Zn), 및 지르코늄 (Zr)을 포함한 채널용 산화물로 이루어진 채널 (44a)은, ZIZO층이라고도 불린다.
또, 채널 (44a)의 두께가, 5㎚ 이상 80㎚ 이하인 박막 트랜지스터는, 정확도 높게 게이트 절연층 (34) 등을 덮는 관점 및 채널의 도전성의 변조를 용이하게 하는 관점에서 매우 적합한 한 종류이다.
또, 본 실시 형태의 소스 전극 (58) 및 드레인 전극 (56)은 ITO (Indium Tin Oxide)로 이루어진다.
2. 박막 트랜지스터 (100a)의 제조 방법
(1) 게이트 전극의 형성
우선, 도 1에 나타낸 바와 같이, 게이트 전극 (20)은 공지의 스퍼터링법에 의해 기재인 SiO2/Si기판 (이하, 단지 「기판」이라고도 함) (10) 상에 형성된다.
(2) 게이트 절연층의 형성
이어서, 도 2에 나타낸 바와 같이, 게이트 전극 (20)상에, 공지의 스핀 코팅법에 의해, 란탄 (La)을 포함한 전구체 및 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 게이트 절연층용 전구체 용액을 출발재로 하는 게이트 절연층용 전구체층 (32)을 형성한다.
본 실시 형태에 있어서의 게이트 절연층용 산화물을 위한 란탄 (La)을 포함한 전구체의 예는, 아세트산 란탄이다. 그 이외의 예로서 아세트산 란탄, 염화 란탄, 또는 각종 란탄알콕시드 (예를 들면, 란탄이소프로폭시드, 란탄부톡시드, 란탄에톡시드, 란탄메톡시에톡시드)가 채용될 수 있다. 또, 본 실시 형태에 있어서의 게이트 절연층용의 산화물을 위한 지르코늄 (Zr)을 포함한 전구체의 예는, 지르코늄부톡시드이다. 그 이외의 예로서 아세트산 지르코늄, 염화 지르코늄, 또는 그 외의 각종의 지르코늄알콕시드 (예를 들면, 지르코늄이소프로폭시드, 지르코늄부톡시드, 지르코늄에톡시드, 지르코늄메톡시에톡시드)가 채용될 수 있다.
그 후, 예비소성으로서 소정 시간, 80℃ 이상 250℃ 이하에서 가열한다. 그러나 이 예비소성에 의해, 게이트 절연층용 전구체층 (32) 중의 용매를 충분히 증발시킴과 동시에, 장래적인 소성변형을 가능하게 하는 특성을 발현시키기 위해서 바람직한 겔상태 (열분해 전에서 유기 쇠사슬이 잔존하고 있는 상태라고 생각됨)를 형성할 수 있다. 상술한 관점을 보다 확실히 높게 실현하는 관점에서 말하면, 예비소성온도는, 80℃ 이상 250℃ 이하가 바람직하다. 또, 이 온도 범위는, 다른 재료에 있어서의 예비소성이 바람직한 온도 범위이기도 하다.
또한, 이 예비소성은, 산소 분위기 중 또는 대기중 (이하, 총칭하여 「산소 함유 분위기」라고도 함)에서 실시된다. 본 실시 형태에서는, 최종적으로 충분한 게이트 절연층 (34)의 두께 (예를 들면, 약 125㎚)를 얻기 위해서, 상술한 스핀 코팅법에 따르는 게이트 절연층용 전구체층 (32)의 형성과 예비소성을 여러 차례 반복한다. 또한, 그 후, 본소성으로서 게이트 절연층용 전구체층 (32)을, 산소 분위기 중 (예를 들면 100 체적%이지만, 이에 한정되지 않는다. 이하의 「산소 분위기」에 대해서도 동일함), 소정 시간, 350℃ 이상 550℃ 이하 가열함으로써, 도 3에 나타낸 바와 같이, 게이트 전극 (20)상에, 란탄 (La)과 지르코늄 (Zr)으로 이루어진 산화물인 게이트 절연층 (34)이 형성된다.
그런데 본 실시 형태에 있어서의 게이트 절연층 (34)은, 란탄 (La)을 포함한 전구체 및 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 게이트 절연층용 전구체 용액을 소성함으로써 형성하고 있다. 본 출원에서는, 상술한 바와 같이, 전구체 용액을 출발재로 하고, 그것을 소성함으로써 게이트 절연층 (34)이나 그 외의 산화물층을 형성하는 방법을, 편의상, 「용액법」이라고도 부른다.
(3) 채널의 형성
그 후, 도 4에 나타낸 바와 같이, 게이트 절연층 (34)상에, 공지의 스핀 코팅법에 의해, 채널용 전구체층 (42a)을 형성한다. 본 실시 형태에서는, 인듐 (In)을 포함한 전구체, 아연 (Zn)을 포함한 전구체, 및 상기 인듐 (In)을 1로 했을 때에 0.015 이상 0.075 이하의 원자수비가 되는 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 채널용 전구체 용액 (본 실시 형태에서는, 제1 전구체 용액)을 출발재로 하는 채널용 전구체층 (42a)이 형성된다.
그 후, 예비소성으로서 채널용 전구체층 (42a)을 소정 시간, 80℃ 이상 250℃ 이하의 범위에서 가열한다. 또한, 그 후, 본소성으로서 채널용 전구체층 (42a)을, 산소 분위기 중, 소정 시간, 350℃ 이상 550℃ 이하의 범위에서 가열함으로써, 도 5에 나타낸 바와 같이, 게이트 절연층 (34)상에, 인듐 (In), 아연 (Zn), 및 지르코늄 (Zr)으로 이루어진 산화물인 채널 (44a)이 형성된다.
여기서, 본 실시 형태에 있어서의 채널 (44a)을 위한 인듐 (In)을 포함한 전구체의 예는, 인듐아세틸아세트나토이다. 그 외의 예로서 아세트산 인듐, 아세트산 인듐, 염화 인듐, 또는 각종의 인듐알콕시드 (예를 들면, 인듐이소프로폭시드, 인듐부톡시드, 인듐에톡시드, 인듐메톡시에톡시드)가 채용될 수 있다. 또, 본 실시 형태에 있어서의 채널 (44a)을 위한 아연 (Zn)을 포함한 전구체의 예는, 염화 아연이다. 그 외의 예로서 염화 아연, 아세트산 아연, 아세트산 아연, 또는 각종 아연 알콕시드 (예를 들면, 아연 이소프로폭시드, 아연 부톡시드, 아연 에톡시드, 아연 메톡시에톡시드)가 채용될 수 있다. 또, 본 실시 형태에 있어서의 채널 (44a)을 위한 지르코늄 (Zr)을 포함한 전구체의 예는, 지르코늄부톡시드이다. 그 외의 예로서 아세트산 지르코늄, 염화 지르코늄, 또는 그 외의 각종의 지르코늄알콕시드 (예를 들면, 지르코늄이소프로폭시드, 지르코늄부톡시드, 지르코늄에톡시드, 지르코늄메톡시에톡시드)가 채용될 수 있다.
(4) 소스 전극 및 드레인 전극의 형성
또한, 그 후, 도 6에 나타낸 바와 같이, 채널 (44a)상에, 공지의 포토리소그래피법에 따라 패터닝된 레지스터막 (90)이 형성된 후, 채널 (44a) 및 레지스터막 (90) 상에, 공지의 스퍼터링법에 의해, ITO층 (50)을 형성한다. 본 실시 형태의 타겟재는, 예를 들면, 5wt% 산화 주석(SnO2)을 함유하는 ITO이며, 실온하에서 형성된다. 그 후, 레지스터막 (90)이 제거되면, 도 7에 나타낸 바와 같이, 채널 (44a)상에, ITO층 (50)에 의한 드레인 전극 (56) 및 소스 전극 (58)이 형성된다.
그 후, 드레인 전극 (56), 소스 전극 (58), 및 채널 (44a)상에, 공지의 포토리소그래피법에 따라 패터닝된 레지스터막 (90)이 형성된 후, 레지스터막 (90), 드레인 전극 (56)의 일부, 및 소스 전극 (58)의 일부를 마스크로서 공지의 아르곤(Ar) 플라즈마에 의한 드라이 에칭법을 이용하고, 노출하고 있는 채널 (44a)을 제거한다. 그 결과, 패터닝된 채널 (44a)이 형성되는 것으로, 박막 트랜지스터 (100a)가 제조된다.
3. 박막 트랜지스터 (100a)의 특성
이어서, 제1 실시 형태를 더욱 상세하게 설명하기 위해서, 실시예 1을 설명하나, 본 실시 형태는 이 예에 의해서 한정되는 것은 아니다. 실시예 1에서는, 이하의 방법에 의해서, 박막 트랜지스터 (100a)의 특성이 조사되었다.
(실시예 1)
실시예 1에서는, 우선, 기판 (10) 위에 게이트 전극 (20)으로서 200㎚ 두께의 백금(Pt)층을 형성하였다. 백금층은, 공지의 스퍼터링법에 의해 형성되었다. 실시예 1에서는, SiO2상에 약 10㎚ 두께의 TiOX막 (도시하지 않음)이 형성되어 있다.
이어서, 게이트 전극층상에, 공지의 스핀 코팅법에 의해, 란탄 (La)을 포함한 전구체 및 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 게이트 절연층용 전구체 용액을 출발재로 하는 게이트 절연층용 전구체층 (32)을 형성한다. 란탄 (La)을 포함한 전구체는, 아세트산 란탄이다. 지르코늄 (Zr)을 포함한 전구체는, 지르코늄부톡시드이다. 그 후, 예비소성으로서 약 5분간, 250℃에서 가열한다. 실시예 1에서는, 스핀 코팅법에 따르는 전구체층의 형성과 예비소성을 5회 반복하였다.
또한, 그 후, 본소성으로서 전구체층을, 산소 분위기 중, 약 20분간, 550℃로 가열함으로써, 게이트 절연층 (34)이 얻어졌다. 게이트 절연층 (34)의 두께는, 약 125㎚이었다. 또한, 각층의 막 두께는, 각층과 기판 (10)의 단차를 촉침법에 의해 구하였다. 또, 본 실시예의 게이트 절연층 (34)은, 란탄 (La)과 지르코늄 (Zr)으로 이루어진 산화물이며, 란탄 (La)을 1로 했을 때에 0.25 이상 4 이하의 원자수비가 되는 지르코늄 (Zr)을 포함하고 있다.
그 후, 게이트 절연층 (34)상에, 공지의 스핀 코팅법에 의해, 인듐 (In)을 포함한 전구체, 아연 (Zn)을 포함한 전구체, 및 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 채널용 전구체 용액 (제1 전구체 용액)을 출발재로 하는 채널용 전구체층 (42a)을 형성하였다. 또한, 채널용 전구체층 (42a)을 위한 인듐 (In)을 포함한 전구체로서 인듐아세틸아세트나토를 채용하였다. 또, 채널용 전구체층 (42a)을 위한 아연 (Zn)을 포함한 전구체로서 아연 부톡시드를 채용하였다. 또, 지르코늄 (Zr)을 포함한 전구체로서 지르코늄부톡시드를 채용하였다.
이어서, 예비소성으로서 채널용 전구체층을 약 5분간, 250℃에서 가열한다. 그 후, 본소성으로서 채널용 전구체층을, 산소 분위기 중, 500℃에서 약 10분간 가열함으로써, 인듐 (In), 아연 (Zn), 및 지르코늄 (Zr)으로 이루어진 채널용 산화물층이 형성되었다. 실시예 1의 채널용 산화물층에 있어서의 인듐 (In)과 아연 (Zn)과 지르코늄 (Zr)과의 원자수비는, 인듐 (In)을 1로 했을 때에 아연 (Zn)이 0.5이며, 지르코늄 (Zr)이 0.05이었다. 또, 채널용 산화물층의 두께는 약 20㎚이었다. 그 후, 제1 실시 형태와 같이, 소스 전극 및 드레인 전극이 형성되었다.
(1) 전류-전압 특성
도 10은, 박막 트랜지스터 (100a)의 Vg-Id특성을 나타내는 그래프이다. 또한, 도 10에 있어서의 VD는, 박막 트랜지스터 (100a)의 소스 전극 (58)과 드레인 전극 (56) 간에 인가된 전압(V)이다. 또, 표 1은 박막 트랜지스터 (100a)에 있어서의 서브 스레숄드 특성(SS), 전계 효과 이동도(μFE) 및 ON/OFF비를 나타내고 있다.
Figure 112014100995913-pct00001
도 10 및 표 1에 나타낸 바와 같이, 제1 실시 형태에 있어서의 박막 트랜지스터 (100a)의 Vg-Id특성을 조사한바, 서브 스레숄드 특성 (SS)이 600 mV/dec.이며, 전계 효과 이동도 (μFE)가 4 ㎠/Vs였다. 또, ON/OFF비는, 108을 넘는 오더였다. 따라서, 박막 트랜지스터 (100a)는, 그것을 구성하는 게이트 절연층 및 채널이, 산화물층인 것과 동시에 용액법을 채용하는 것에 의해서 형성되어 있지만, 트랜지스터로서의 기능을 충분히 발휘할 수 있는 것이 확인되었다. 또한, 이 예에서는, 본소성의 온도가 500℃이었지만, 발명자들의 실험 결과로부터, 본 소성에 있어서의 가열 온도가 350℃ 이상 500℃ 이하면, 박막 트랜지스터로서 기능한다는 것이 확인되었다. 또한, 본소성에 있어서의 가열 온도가 450℃ 이상 500℃ 이하면, 트랜지스터의 각 전기 특성의 안정성이 향상하는 것도 확인되었다.
(2) 비유전율
실시예 1에서, 비유전율은 토요 테크니카사 제조, 1260-SYS형 광대역 유전율 측정 시스템을 이용하였다. 그 결과, 게이트 절연층의 산화물의 비유전율을 측정하면, 대체로 20 이상 25 이하였다.
(3) XRD 분석에 의한 결정 구조 해석
실시예 1에 있어서의 채널에 대한 X 선회절 (XRD：X-Ray Diffraction) 장치에 의한 분석을 실시하였다. 그 결과, 특징적인 피크가 관찰되지 않았기 때문에, 채널을 구성하는 채널용 산화물이 비결정질상인 것을 알았다. 본 실시예에서는, 채널용 산화물 (제1 산화물)이 지르코늄 (Zr)을 함유하고 있어 비결정질상을 비교적 용이하게 형성하는 것이 가능해지기 때문에, 산화물의 층 평탄성을 높일 수 있다. 또한, 비결정질상 비교적 용이하게 형성하는 것이 가능해지기 때문에, 게이트 절연층과의 양호한 계면이 형성될 수 있다.
(4) XPS 측정 장치에 의한 산화물 중의 산소 원자의 분석
실시예 1에 있어서의 채널과 두께만이 다른 채널용 산화물에 포함되는 산소 원자에 대해 XPS (X-ray Photoelectron Spectroscopy) 측정 장치에 의한 산화물 중의 산소 원자의 분석을 실시하였다. 구체적으로는, 이 분석 대상은, 약 30㎚ 두께의 인듐 (In), 아연 (Zn), 및 지르코늄 (Zr)으로 이루어진 산화물이다. 따라서, 이 산화물은, 실질적으로 채널용 산화물 (제1 산화물) 이라고 말할 수 있다.
도 11은, 이 인듐 (In), 아연 (Zn), 및 지르코늄 (Zr)으로 이루어진 산화물에 포함되는 산소 원자의 XPS 분석 결과를 나타내는 그래프이다. 또, 도 12는, 참조용 측정 대상으로 한 산화물에 포함되는 산소 원자의 XPS 분석 결과를 나타내는 그래프이다. 또한, 이 참조용 측정 대상은, 인듐 (In) 및 아연 (Zn)으로 이루어진 (따라서, 지르코늄 (Zr)을 포함하지 않음) 산화물이며, 재료의 차이를 제외하고는, 제1 실시 형태와 같은 용액법에 따라 형성된 것이다. 또, 도 11의 (a1) 및 도 12의 (a2)은, 금속-산소 결합에 유래하는 피크라고 생각된다. 예를 들면 ZIZO층의 경우, 도 11의 (a1) 및 도 12의 (a2)의 피크는, O2와 Zr 또는 In 또는 Zn와의 결합을 나타내는 피크라고 생각된다. 또, 도 11의 (c1) 및 도 12의 (c2)은, 상술한 산화물 중의 표면에 있어서의 H2O, O2, 또는 CO2에 유래하는 약한 산소 결합에 유래하는 피크라고 생각된다. 그리고, 도 11의 (b1) 및 도 12의 (b2)은, 531eV 이상 532eV 이하 (531eV 근방이라고도 함)의 피크이며, 상술한 산화물 중의 산소의 결손 상황을 반영한다, 또는 산화물 중의 산소의 결손 상태에 유래한다고 생각되는 피크이다.
도 11 및 도 12에 나타낸 바와 같이, 지르코늄 (Zr)을 함유하는 산화물은, 그것을 함유하지 않는 산화물보다, 531.9eV 근방의 피크가 작아지고 있는 것을 알 수 있다.
보다 구체적으로는, 도 11에 나타내는 (b1)에 있어서는, 산소 원자의 총수를 1로 했을 때의, 531.9eV 근방의 피크에 기인하는 산소 원자수가 0.200이었다. 또, 도 12에 나타내는 (b2)에 있어서는 산소 원자의 총수를 1로 했을 때의, 531.9eV 근방의 피크에 기인하는 산소 원자수가, 0.277이었다.
그 후의 발명자들의 거듭된 분석에 의해, 그 산화물 중의 지르코늄 (Zr)의 함유량을 증가시키는 것에 따라, 531.9eV 근방의 피크가 작아지는 것이 발견되었다. 따라서, 도 11에 나타내는 (b1)의 피크의 상황을 형성함으로써 산소의 결손이 억제된다고 생각된다. 따라서, 도 11에 나타내는 (b1)의 피크의 상황이, 트랜지스터를 동작시킬 때의 적절한 캐리어 농도로의 조정과 게이트 절연막과의 계면특성의 향상에 기여한다고 생각된다. 그리고 특히, 산소 원자의 총수를 1로 했을 때의, 상술한 531eV 이상 532eV 이하의 범위 내의 피크에 기인하는 산소 원자의 수가 0.19 이상 0.21 이하이면, 과도의 산소 결손을 억제하기 때문에, 박막 트랜지스터로서의 각종 특성 (예를 들면, 히스테리시스의 저감, ON/OFF비, 또는 서브 스레숄드 특성 (SS))의 향상에 기여하게 된다.
(5) AFM에 의한 산화물 표면의 관찰 및 그 표면 조도 분석
또한, 실시예 1에 있어서의 채널과 두께만이 다른 채널용 산화물의 AFM (Atomic force microscopy) 상의 관찰과 그 표면 조도 분석을 실시하였다. 도 13은 그 채널용 산화물 및 참조용 측정 대상으로 한 산화물의 표면의 AFM상과 표면 조도를 나타내는 도이다.
구체적으로는, XPS 분석 결과의 경우와 동일하게, 약 30㎚ 두께의 인듐 (In), 아연 (Zn), 및 지르코늄 (Zr)으로 이루어진 산화물 (도 13의 자료 A)이 분석 대상이다. 따라서, 이 산화물도, 실질적으로 채널용 산화물 (제1 산화물)이라고 말할 수 있다. 또, 인듐 (In) 및 아연 (Zn)으로 이루어진 (따라서, 지르코늄 (Zr)을 포함하지 않음) 산화물이며, 재료의 차이를 제외하고는, 제1 실시 형태와 같은 용액법에 따라 형성된 것 (도 13의 자료 B)도 참조용 측정 대상으로 하여 분석하였다.
도 13에 나타낸 바와 같이, 표면 조도의 관점에서 말하면, 지르코늄 (Zr)을 함유하는 산화물은, 그것을 함유하지 않는 산화물보다 제곱 평균 평방근 (RMS：Root Mean Square)의 값이 작은 것이 확인되었다. 또, 그 후의 발명자들의 거듭된 분석에 의해, 그 산화물 중의 지르코늄 (Zr)의 함유량을 증가시키는데에 따라, RMS의 값이 작아 지는 것이 발견되었다. 따라서, 실시예 1에 있어서의 채널은, 지르코늄 (Zr)을 함유함으로써 평탄성을 높일 수 있다는 것이 분명해졌다. 이 평탄성의 높이는, 특히, 적층 구조를 갖는 박막 트랜지스터를 형성할 때의 치수 정도의 향상에 기여할 수 있음과 동시에, 채널과 게이트 절연막과의 계면특성의 향상에 연결된다.
상술한 바와 같이, 본 실시 형태의 박막 트랜지스터 (100a)는, 박막 트랜지스터로서의 양호한 전기 특성을 실현할 수 있는 것이 분명해졌다. 또, 본 실시 형태의 박막 트랜지스터 (100a)의 제조 방법에 따르면, 게이트 절연층 및 채널이 산화물에 의해서 구성됨과 동시에, 용액법을 이용하여 형성되고 있기 때문에, 종래의 방법과 비교하여 대면적화가 쉬워짐과 동시에, 공업성 내지 양산성을 현격히 높일 수 있게 된다.
＜제2 실시 형태＞
1. 본 실시 형태의 박막 캐패시터의 전체 구성
도 1 내지 도 8은, 각각, 본 실시 형태에 있어서의 박막 트랜지스터 (100b)의 제조 방법의 일 과정을 나타내는 단면 모식도이기도 하다. 또, 도 9의 단면 모식도는, 본 실시 형태에 있어서의 박막 트랜지스터 (100b)의 제조 방법의 일 과정 및 전체 구성을 나타내고 있다.
본 실시 형태는, 박막 트랜지스터 (100b)의 채널 (44b)이 인듐 (In)과 지르코늄 (Zr)을 포함한 채널용 산화물인 점을 제외하고, 제1 실시 형태와 동일하다. 따라서, 박막 트랜지스터 (100b)의 구성에서는, 도 9에 있어서의 제1 실시 형태와 다른 구성에 대해서만 설명한다.
도 9에 나타낸 바와 같이, 본 실시 형태에 있어서의 박막 트랜지스터 (100b)에서는, 기판 (10)상에, 하층에서부터, 게이트 전극 (20), 게이트 절연층 (34), 채널 (44; 본 실시 형태에서는, 채널 (44b)), 소스 전극 (58) 및 드레인 전극 (56)의 순서로 적층되어 있다.
채널 (44b)는, 인듐 (In) 및 지르코늄 (Zr)을 포함한 채널용 산화물 (본 실시 형태에서는, 제2 산화물)로 이루어진다. 또, 채널용 산화물은, 인듐 (In)을 1로 했을 때에 0.055 이상 0.16 이하의 원자수비가 되는 지르코늄 (Zr)을 포함한다. 또한, 채널 (44b)에 있어서의, 인듐 (In)을 1로 했을 때의 지르코늄 (Zr)의 원자수비가 0.055 이상 0.16 이하인 박막 트랜지스터는 인듐 (In)으로 이루어진 산화물의 경우는 형성하는 것이 곤란했던, 과도한 산소 결손을 억제하는 것이 가능하게 된다. 그 결과, 박막 트랜지스터로서의 각종의 특성 (예를 들면, 히스테리시스의 저감, ON/OFF비, 또는 서브 스레숄드 특성 (SS))을 현격히 향상시킬 수 있다. 또한, 인듐 (In) 및 지르코늄 (Zr)을 포함한 채널용 산화물로 이루어진 채널 (44b)은 IZO층이라고도 불린다.
2. 박막 트랜지스터 (100b)의 제조 방법
박막 트랜지스터 (100b)의 제조 방법에서도, 도 4에 나타낸 바와 같이, 게이트 절연층 (34)상에, 공지의 스핀 코팅법에 의해, 채널용 전구체층 (42b)를 형성한다. 본 실시 형태에서는, 인듐 (In)을 포함한 전구체 및 상기 인듐 (In)을 1로 했을 때에 0.055 이상 0.16 이하의 원자수비가 되는 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 채널용 전구체 용액 (본 실시 형태에서는, 제2 전구체 용액)을 출발재로 하는 채널용 전구체층 (42b)이 형성된다.
그 후, 예비소성으로서 채널용 전구체층 (42b)을 소정 시간, 80℃ 이상 250℃ 이하의 범위에서 가열한다. 또한, 그 후, 본소성으로서 채널용 전구체층 (42b)를, 산소 분위기 중, 소정 시간, 350℃ 이상 550℃ 이하의 범위에서 가열함으로써, 도 5에 나타낸 바와 같이, 게이트 절연층 (34)상에, 인듐 (In)과 지르코늄 (Zr)으로 이루어진 산화물인 채널 (44b)이 형성된다. 또한, 인듐 (In) 또는 지르코늄 (Zr)을 포함한 전구체의 예는, 제1 실시 형태의 예와 동일하다.
3. 박막 트랜지스터 (100b)의 특성
이어서, 제2 실시 형태를 더욱 상세하게 설명하기 위해서, 실시예 2를 설명하지만, 본 실시 형태는 이 예에 의해서 한정되는 것은 아니다. 실시예 2에서는, 이하의 방법에 의해서, 박막 트랜지스터 (100b)의 특성이 조사되었다.
(실시예 2)
실시예 2에서는, 채널용 산화물층을 위한 인듐 (In)을 포함한 전구체를, 인듐아세틸아세트나토로 하였다. 또, 채널용 산화물층을 위한 지르코늄 (Zr)을 포함한 전구체를, 지르코늄부톡시드로 하였다. 이들을 제외하고 실시예 1에서 같은 조건으로 박막 트랜지스터 (100b)가 제작되었다. 또, 채널용 산화물층에 있어서의 인듐 (In)과 지르코늄 (Zr)과의 원자수비는, 인듐 (In)을 1로 했을 때에 지르코늄 (Zr)이 0.11로 하였다. 또, 채널용 산화물층의 두께는 약 20㎚이었다.
(1) 전류-전압 특성
도 14는, 박막 트랜지스터 (100b)의 Vg-Id특성을 나타내는 그래프이다. 도 14에 있어서의 VD는, 박막 트랜지스터 (100b)의 소스 전극(58)과 드레인 전극(56) 간에 인가된 전압(V)이다. 또, 표 2는, 박막 트랜지스터 (100b)에 있어서의 서브 스레숄드 특성 (SS), 전계 효과 이동도 (μFE), 및 ON/OFF비를 나타내고 있다.
Figure 112014100995913-pct00002
도 14 및 표 2에 나타낸 바와 같이, 제2 실시 형태에 있어서의 박막 트랜지스터 (100b)의 Vg-Id특성을 조사한바, 서브 스레숄드 특성 (SS)이 75mV/dec.이며 전계 효과 이동도 (μFE)가 102㎠/Vs였다. 또, ON/OFF비는, 대체로 106 내지 107의 오더였다. 따라서, 박막 트랜지스터 (100b)가 트랜지스터로서의 양호한 특성을 발휘하는 것이 확인되었다.
(2) 비유전율
실시예 2에서, 비유전율을 측정한 결과, 게이트 절연층의 산화물의 비유전율을 측정하면, 대체로 20 이상 25 이하였다.
(3) XRD 분석에 의한 결정 구조 해석
실시예 2에 있어서의 채널에 대해 X선 회절 (XRD： X-Ray Diffraction) 장치에 의한 분석을 실시하였다. 그 결과, 특징적인 피크가 관찰되지 않았기 때문에, 채널을 구성하는 채널용 산화물이 비결정질상인 것을 알았다. 본 실시예에서는, 채널용 산화물 (제2 산화물)이 지르코늄 (Zr)을 함유하고 있기 때문에, 비결정질상을 비교적 용이하게 형성하는 것이 가능해지기 때문에, 산화물의 층 평탄성을 높일 수 있다. 또한, 비결정질상을 비교적 용이하게 형성하는 것이 가능해지기 때문에, 게이트 절연층과의 양호한 계면이 형성될 수 있다.
상술한 바와 같이, 본 실시 형태의 박막 트랜지스터 (100b)는, 박막 트랜지스터로서의 양호한 전기 특성을 실현할 수 있는 것이 분명해졌다. 또, 본 실시 형태의 박막 트랜지스터 (100b)의 제조 방법에 따르면, 게이트 절연층 및 채널이 산화물에 의해서 구성됨과 동시에, 용액법을 이용하여 형성되고 있기 때문에, 종래의 방법과 비교하여 대면적화가 쉬워짐과 동시에, 공업성 내지 양산성을 현격히 높일 수 있게 된다.
＜제3 실시 형태＞
1.본 실시 형태의 박막 캐패시터의 전체 구성
도 1 내지 도 8은, 각각, 본 실시 형태에 있어서의 박막 트랜지스터 (100c)의 제조 방법의 일 과정을 나타내는 단면 모식도이기도 하다. 또, 도 9의 단면 모식도는, 본 실시 형태에 있어서의 박막 트랜지스터 (100c)의 제조 방법의 일 과정 및 전체 구성을 나타내고 있다.
본 실시 형태는, 박막 트랜지스터 (100c)의 채널 (44c)이, 인듐 (In)과 란탄 (La)을 포함한 채널용 산화물인 점을 제외하고는 제1 실시 형태와 동일하다. 따라서, 박막 트랜지스터 (100c)의 구성에 대해서는, 도 9에 있어서의 제1 실시 형태와 다른 구성에 대해서만 설명한다.
도 9에 나타낸 바와 같이 본 실시 형태에 있어서의 박막 트랜지스터 (100c)에서는, 기판 (10)상에, 하층에서부터, 게이트 전극(20), 게이트 절연층 (34), 채널 (44; 본 실시 형태에서는, 채널 (44c)), 소스 전극 (58) 및 드레인 전극 (56)의 순서로 적층되어 있다.
채널 (44c)은 인듐 (In) 및 란탄 (La)을 포함한 채널용 산화물 (본 실시 형태에서는, 제3 산화물)로 이루어진다. 또, 채널용 산화물은, 인듐 (In)을 1로 했을 때에 0.055 이상 0.16 이하의 원자수비가 되는 란탄 (La)을 포함한다. 또한, 채널 (44c)에 있어서의, 인듐 (In)을 1로 했을 때의 란탄 (La)의 원자수비가 0.055 이상 0.16 이하인 박막 트랜지스터는, 인듐 (In)으로 이루어진 산화물의 경우는 형성하는 것이 곤란했던 과도한 산소 결손을 억제하는 것이 가능하게 된다. 그 결과, 박막 트랜지스터로서의 각종의 특성 (예를 들면, 히스테리시스의 저감, ON/OFF비, 또는 서브 스레숄드 특성 (SS))을 현격히 향상시킬 수 있다. 또한, 인듐 (In) 및 란탄 (La)을 포함한 채널용 산화물로부터 되는 채널 (44c)는, LIO층이라고도 불린다.
2. 박막 트랜지스터 (100c)의 제조 방법
박막 트랜지스터 (100c)의 제조 방법에 대해서도, 도 4에 나타낸 바와 같이, 게이트 절연층 (34)상에, 공지의 스핀 코팅법에 의해, 채널용 전구체층 (42c)를 형성한다. 본 실시 형태에서는, 인듐 (In)을 포함한 전구체 및 상기 인듐 (In)을 1로 했을 때에 0.055 이상 0.16 이하의 원자수비가 되는 란탄 (La)을 포함한 전구체를 용질로 하는 채널용 전구체 용액 (본 실시 형태에서는, 제3 전구체 용액)을 출발재로 하는 채널용 전구체층 (42c)이 형성된다.
그 후, 예비소성으로서 채널용 전구체층 (42c)를 소정 시간, 80℃ 이상 250℃ 이하의 범위에서 가열한다. 한층 더 그 후, 본소성으로서 채널용 전구체층 (42c)를, 산소 분위기 중, 소정 시간, 350℃ 이상 550℃ 이하의 범위에서 가열함으로써, 도 5에 나타낸 바와 같이, 게이트 절연층 (34)상에, 인듐 (In)과 란탄 (La)으로 이루어진 산화물인 채널 (44c)이 형성된다. 또한, 인듐 (In) 또는 란탄 (La)을 포함한 전구체의 예는, 제1 실시 형태의 예와 같다.
3. 박막 트랜지스터 (100c)의 특성
이어서, 제3 실시 형태를 더욱 상세하게 설명하기 위해서, 실시예 3을 설명하지만, 본 실시 형태는 이 예에 의해서 한정되는 것은 아니다. 실시예 3에서는, 이하의 방법에 의해서, 박막 트랜지스터 (100c)의 특성이 조사되었다.
(실시예 3)
실시예 3에서는, 채널용 산화물층을 위한 인듐 (In)을 포함한 전구체를, 인듐아세틸아세트나토로 하였다. 또, 채널용 산화물층을 위한 란탄 (La)을 포함한 전구체를 란탄 아세테이트로 하였다. 이들을 제외하고 실시예 1과 동일한 조건으로 박막 트랜지스터 (100c)가 제작되었다. 또, 채널용 산화물층에 있어서의 인듐 (In)과 란탄 (La)과의 원자수비는 인듐 (In)을 1로 했을 때에 란탄 (La)이 0.11로 하였다. 또, 채널용 산화물층의 두께는 약 20㎚이었다.
(1) 전류-전압 특성
도 15는, 박막 트랜지스터 (100c)의 Vg-Id특성을 나타내는 그래프이다. 도 15에 있어서의 VD는, 박막 트랜지스터 (100c)의 소스 전극 (58)과 드레인 전극 (56) 사이에 인가된 전압(V)이다. 또, 표 3은, 박막 트랜지스터 (100c)에 있어서의 서브 스레숄드 특성 (SS), 전계 효과 이동도 (μFE), 및 ON/OFF비를 나타내고 있다.
Figure 112014100995913-pct00003
도 15 및 표 3에 나타낸 바와 같이, 제3 실시 형태에 있어서의 박막 트랜지스터 (100c)의 Vg-Id특성을 조사한바, 서브 스레숄드 특성 (SS)이 64 mV/dec. 이며, 전계 효과 이동도 (μFE)가 51 ㎠/Vs였다. 또, ON/OFF비는, 대체로 106 내지 107의 오더였다. 따라서, 박막 트랜지스터 (100c)가 트랜지스터로서의 양호한 특성을 발휘하는 것이 확인되었다.
(2) 비유전율
실시예 3에서, 비유전율을 측정한 결과, 게이트 절연층의 산화물의 비유전율을 측정하면, 대체로 20 이상 25 이하였다.
(3) XRD 분석에 의한 결정 구조 해석
실시예 3에 있어서의 채널에 대해 X선회절 (XRD：X-Ray Diffraction) 장치에 의한 분석을 실시하였다. 그 결과, 특징적인 피크가 관찰되지 않았기 때문에, 채널을 구성하는 채널용 산화물이 비결정질상인 것을 알았다. 본 실시예에서는, 채널용 산화물 (제3 산화물)이 지르코늄 (Zr)을 함유하고 있어 비결정질상을 비교적 용이하게 형성하는 것이 가능해지기 때문에, 산화물의 층 평탄성을 높일 수 있다. 또한, 비결정질상을 비교적 용이하게 형성하는 것이 가능해지기 때문에, 게이트 절연층과의 양호한 계면이 형성될 수 있다.
상술한 바와 같이, 본 실시 형태의 박막 트랜지스터 (100c)는, 박막 트랜지스터로서의 양호한 전기 특성을 실현할 수 있는 것이 분명해졌다. 또, 본 실시 형태의 박막 트랜지스터 (100c)의 제조 방법에 따르면, 게이트 절연층 및 채널이 산화물에 의해서 구성됨과 동시에, 용액법을 이용하여 형성되고 있기 때문에, 종래의 방법과 비교하여 대면적화가 용이하게 됨과 동시에, 공업성 내지 양산성을 현격히 높일 수 있게 된다.
＜제4 실시 형태＞
본 실시 형태에서는, 제1 실시 형태에 있어서의 일부의 층의 형성 과정에 대해 형압 가공이 실시되고 있는 점을 제외하고 제1 실시 형태와 동일하다. 따라서, 제1 실시 형태와 중복되는 설명은 생략될 수 있다.
1. 박막 트랜지스터 (400a)의 제조 방법
도 16 내지 도 21은, 각각, 박막 트랜지스터 (400; 본 실시 형태에 있어서의 400a)의 제조 방법의 일 과정을 나타내는 단면 모식도이다. 또, 도 22는, 본 실시 형태에 있어서의 박막 트랜지스터 (400a)의 제조 방법의 일 과정 및 전체 구성을 나타내는 단면 모식도이다. 또한, 도면을 간략화하기 위해 각 전극으로부터의 인출 전극의 패터닝에 대한 기재는 생략한다.
(1) 게이트 전극의 형성
우선, 도 16에 나타낸 바와 같이, 게이트 전극 (20)이, 공지의 스퍼터링법, 포토리소그래피법, 및 에칭법에 의해 기판 (10)상에 형성된다. 또한, 본 실시 형태의 게이트 전극 (20)의 재료는, 백금(Pt)이다.
(2) 게이트 절연층의 형성
이어서, 기판 (10) 및 게이트 전극 (20)상에, 제1 실시 형태와 동일하게, 란탄 (La)을 포함한 전구체 및 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 전구체 용액을 출발재로 하는 게이트 절연층용 전구체층 (32)을 형성한다. 그 후, 산소 함유 분위기 중에서, 80℃ 이상 250℃ 이하에서 가열한 상태로 예비소성을 실시한다.
본 실시 형태에서는, 예비소성만을 실시한 게이트 절연층용 전구체층 (32)에 대해서 형압 가공을 실시한다. 구체적으로는, 게이트 절연층의 패터닝을 실시하기 위해, 도 17에 나타낸 바와 같이, 80℃ 이상 300℃ 이하에서 가열한 상태로, 게이트 절연층용 틀(M1)을 이용하여 1 MPa 이상 20 MPa 이하의 압력으로 형압 가공을 실시한다. 그 결과, 본 실시 형태의 게이트 절연층용 틀(M1)에 의해, 층 두께가 약 50㎚∼ 약 300㎚의 게이트 절연층용 전구체층 (32)이 형성된다.
그 후, 게이트 절연층용 전구체층 (32)을 전면 에칭함으로써, 도 18에 나타낸 바와 같이, 게이트 절연층에 대응하는 영역 이외의 영역으로부터 게이트 절연층용 전구체층 (32)을 제거한다 (게이트 절연층용 전구체층 (32)의 전면에 대한 에칭 공정). 또한, 본 실시 형태의 게이트 절연층용 전구체층 (32)의 에칭 공정은, 진공 프로세스를 이용하지 않는 웨트 에칭 기술을 이용하여 실시되었지만 플라즈마를 이용한, 이른바 드라이 에칭 기술에 의해서 에칭되어도 된다.
그 후, 소정 시간, 본소성으로서 500℃ 이상 600℃ 이하에서 가열함으로써, 도 19에 나타낸 바와 같이, 기판 (10) 및 게이트 전극 (20)상에, 게이트 절연층 (34)이 형성된다.
(3) 채널의 형성
예비소성만을 실시한 채널용 전구체층 42 (본 실시 형태에 있어서의 (42a))에 대해서, 형압 가공을 실시한다. 우선, 게이트 절연층 (34) 및 기판 (10) 상에, 제1 실시 형태와 동일하게, 인듐 (In)을 포함한 전구체, 아연 (Zn)을 포함한 전구체, 및 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 채널용 전구체 용액을 출발재로 하는 채널용 전구체층 (42a)를 형성한다. 그 후, 제1 실시 형태와 동일하게 예비소성으로서 채널용 전구체층 (42a)을 소정 시간, 350℃ 이상 550℃ 이하의 범위에서 가열한다.
이어서, 도 20에 나타낸 바와 같이, 80℃ 이상 300℃ 이하에서 가열한 상태에서, 채널용 틀(M2)을 이용하여, 1 MPa 이상 20 MPa 이하의 압력으로 채널용 전구체층 (42a)에 대해서 형압 가공을 실시한다. 그 결과, 층 두께가 약 50㎚ 이상 약 300㎚ 이하의 채널용 전구체층 (42a)이 형성된다. 그 후, 소정 시간, 350℃ 이상 550℃ 이하의 범위에서 본 소성함으로써 도 21에 나타낸 바와 같이, 게이트 절연층 (34)상에, 인듐 (In), 아연 (Zn), 및 지르코늄 (Zr)으로 이루어진 채널 (44) (본 실시 형태에 있어서의 채널 (44a))이 형성된다.
(4) 소스 전극 및 드레인 전극의 형성
이어서, 제1 실시 형태와 같이, 채널 (44a)상에, 공지의 포토리소그래피법에 따라 패터닝된 레지스터막이 형성된 후, 채널 (44a) 및 레지스터막상에, 공지의 스퍼터링법에 의해, ITO층을 형성한다. 그 후, 레지스터막이 제거되면, 도 22에 나타낸 바와 같이, 채널 (44a)상에, ITO층에 의한 드레인 전극 (56) 및 소스 전극 (58)이 형성된다.
본 실시 형태에서는, 높은 소성변형 능력을 얻은 전구체층에 대해서 형압 가공을 실시하는 것으로 하고 있다. 그 결과, 형압 가공을 할 때에 인가하는 압력이 1 MPa 이상 20 MPa 이하라는 낮은 압력이라도, 각 전구체층이 형태의 표면 형상에 추종하여 변형하게 되어, 소망하는 형압 구조를 높은 정밀도로 형성하는 것이 가능해진다. 또, 그 압력을 1 MPa 이상 20 MPa 이하라는 낮은 압력 범위로 설정함으로써, 형압 가공을 실시할 때에 형태가 손상되기 어려워짐과 동시에, 대면적화에도 유리해진다.
여기서, 상기의 압력을 「1 MPa 이상 20 MPa 이하」의 범위 내로 한 것은, 이하의 이유에 의한다. 우선, 그 압력이 1 MPa 미만의 경우에는, 압력이 너무 낮아서 각 전구체층을 형압할 수 없게 되는 경우가 있기 때문이다. 한편, 그 압력이 20 MPa이나 있으면, 충분히 전구체층을 형압할 수 있기 때문에, 더 이상의 압력을 인가할 필요가 없기 때문이다. 상술한 관점에서 말하자면, 상술한 제4 실시 형태에 있어서의 형압 공정에서는, 2 MPa 이상 10 MPa 이하의 범위 내에 있는 압력으로 형압 가공을 실시하는 것이, 더욱 바람직하다.
또한, 제4 실시 형태에서는, 제1 실시 형태의 게이트 절연층 (34) 및 채널 (44a)에 대해서 형압 가공을 실시했지만, 형압 가공의 대상은 이들로 한정되지 않는다. 예를 들면, 제2 및 제3 실시 형태의 게이트 절연층 (34) 및 채널 (44b, 44 c)에서도 형압 가공을 실시하는 것으로, 형압 구조를 형성하는 것이 가능하다. 도 16 내지 도 22는, 제2의 실시 형태의 게이트 절연층 (34) 및 채널 (44b)의 형성 과정에 대해 형압 가공이 실시되고 있는 박막 트랜지스터 (400b)의 제조 방법의 일 과정 또는 그 전체 구조를 나타냄과 동시에, 제3 실시 형태의 게이트 절연층 (34) 및 채널 (44c)의 형성 과정에 대해 형압 가공이 실시되고 있는 박막 트랜지스터 (400c)의 제조 방법의 일 과정 또는 그 전체 구조도 나타내고 있다.
상술한 바와 같이, 본 실시 형태에서는, 게이트 절연층 (34) 및 채널 (44)에 대해서 형압 가공을 실시함으로써 형압 구조를 형성하는, 「형압 공정」이 채용되고 있다. 이 형압 공정이 채용되는 것으로, 진공 프로세스나 포토리소그래피법을 이용한 프로세스, 또는 자외선의 조사 프로세스 등, 비교적 장시간 및/또는 고가의 설비를 필요로 하는 프로세스가 불필요해진다. 따라서, 박막 트랜지스터 (400) 및 그 제조 방법은 지극히 공업성 내지 양산성이 뛰어나다.
＜제5 실시 형태＞
1. 본 실시 형태의 박막 캐패시터의 전체 구성
도 23 내지 도 31은, 각각, 박막 트랜지스터 (500) (본 실시 형태에 있어서의 500a)의 제조 방법의 일 과정을 나타내는 단면 모식도이다. 또, 도 32는, 본 실시 형태에 있어서의 박막 트랜지스터 (500a)의 제조 방법의 일 과정 및 전체 구성을 나타내는 단면 모식도이다. 도 32에 나타낸 바와 같이, 본 실시 형태에 있어서의 박막 트랜지스터 (500a)에서는, 기판 (10)상에, 하층으로부터, 게이트 전극 (224), 게이트 절연층(234), 채널 (244) (본 실시 형태에서는, 채널 (244a)), 소스 전극 (258) 및 드레인 전극 (256)의 순서로 적층되어 있다.
박막 트랜지스터 (500a)는, 이른바 보텀 게이트 구조를 채용하고 있지만, 본 실시 형태는 이 구조로 한정되지 않는다. 따라서, 당업자라면, 통상의 기술 상식으로 본 실시 형태의 설명을 참조함으로써 공정의 순서를 변경하는 것에 의해서, 톱 게이트 구조를 형성할 수 있다. 또, 본 출원에 있어서의 온도의 표시는, 기판 (10)과 접촉하는 히터의 가열면의 표면 온도를 나타내고 있다. 또, 도면을 간략화하기 위해 각 전극으로부터의 인출 전극의 패터닝에 대한 기재는 생략한다.
기판 (10)은, 제1 실시 형태와 동일하게, 예를 들면, 고내열유리, SiO2/Si기판, 알루미나(Al2O3) 기판, STO(SrTiO) 기판, Si기판의 표면에 SiO2층 및 Ti층을 통해 STO(SrTiO) 층을 형성한 절연성 기판 등, 반도체 기판 (예를 들면, Si기판, SiC 기판, Ge기판 등)을 포함한 여러 가지의 절연성 기재를 적용할 수 있다.
본 실시 형태에 있어서의 박막 트랜지스터 (500a)에서는, 게이트 전극 (224)이, 비스무트 (Bi)와 루테늄 (Ru)을 포함한 산화물이다. 또한, 제1 실시 형태에 대해 상술한 바와 같이, 이 재료의 산화물로 한정하지 않고 다른 재료의 산화물에 대해서도, 불가피 불순물을 포함할 수 있다.
본 실시 형태에 있어서의 박막 트랜지스터 (500a)에서는, 게이트 절연층 (234)이 란탄 (La)과 지르코늄 (Zr)을 포함한 산화물이다.
여기서, 본 실시 형태의 게이트 전극 (224)의 두께는 약 100㎚이며, 게이트 절연층 (234)의 두께는 약 150㎚ 이상 약 170㎚ 이하이지만, 본 실시 형태의 게이트 전극 (224)의 두께 또는 게이트 절연층 (234)의 두께가, 상술한 각 수치로 한정되지 않는다.
본 실시 형태의 채널 (244a)은, 인듐 (In), 아연 (Zn), 및 주석(Sn)을 포함한 채널용 산화물 (본 실시 형태에서는, 제4 산화물)로 이루어진다. 또, 채널용 산화물은, 인듐 (In)을 1로 했을 때에 0.15 이상 0.75 이하의 원자수비가 되는 아연 (Zn)을 포함한다. 또, 채널용 산화물은 인듐 (In)을 1로 했을 때에 0.5 이상 2 이하의 원자수비가 되는 주석 (Sn)을 포함한다.
또, 채널 (244a)의 두께가 약 20㎚이다. 또한, 본 실시 형태의 게이트 전극 (224) 및 게이트 절연층 (234)의 두께와 동일하게, 본 실시 형태의 채널 (244a)의 두께는 20㎚로 한정되지 않는다.
또, 본 실시 형태의 소스 전극 (258) 및 드레인 전극 (256)은, ITO (indium tin oxide)로 이루어진다.
2. 박막 트랜지스터 (500a)의 제조 방법
(1) 게이트 전극의 형성
본 실시 형태의 게이트 전극 (224)은 용액법에 따라 형성된다. 이미 상술한 바와 같이, 본 출원에서는, 전구체 용액을 출발재로 하고, 그것을 소성함으로써 게이트 전극 (224), 게이트 절연층 (234), 또는 그 외의 산화물층을 형성하는 방법을 편의상, 「용액법」이라고도 부른다.
우선, 도 23에 나타낸 바와 같이, 기판 (10)상에, 공지의 스핀 코팅법에 의해 비스무트 (Bi)를 포함한 전구체 및 루테늄 (Ru)을 포함한 전구체를 용질로 하는 게이트 전극용 전구체 용액을 출발재로 하는 게이트 전극용 전구체층 (222)를 형성한다.
본 실시 형태에 있어서의 게이트 전극용의 산화물을 위한 비스무트 (Bi)를 포함한 전구체의 예는, 아세트산 비스무트이다. 또, 본 실시 형태에 있어서의 게이트 전극용의 산화물을 위한 루테늄 (Ru)을 포함한 전구체의 예는, 아세트산 니트로실3루테늄 (Ruthenium(III) nitrosylactate)이다.
그 후, 예비소성으로서 소정 시간 (예를 들면, 5분간), 80℃ 이상 300℃ 이하로 가열한다. 또한, 이 예비소성은, 산소 분위기 중 또는 대기중 (이하, 총칭하고, 「산소 함유 분위기」라고도 말한다.) 에서 실시된다. 본 실시 형태에서는, 최종적으로 충분한 게이트 전극 (224)의 두께 (예를 들면, 약 100㎚)를 얻기 위해서, 상술한 스핀 코팅법에 따르는 게이트 전극용 전구체층 (222)의 형성과 예비소성을, 예를 들면 5회 반복한다. 또한, 본소성으로서 게이트 전극용 전구체층 (222)을, 산소 분위기 중 (예를 들면 100 체적%이지만, 이에 한정되지 않는다. 이하의 「산소 분위기」에 대해서도 동일하다.), 소정 시간(예를 들면, 20분간), 350℃ 이상 440℃ 이하 가열함으로써, 도 24에 나타낸 바와 같이 기판 (10)상에, 비스무트 (Bi)와 루테늄 (Ru)으로 이루어진 산화물인 게이트 전극 (224)이 형성된다.
(2) 게이트 절연층의 형성
이어서, 도 25에 나타낸 바와 같이, 게이트 전극 (224)상에, 공지의 스핀 코팅법에 의해, 란탄 (La)을 포함한 전구체 및 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 게이트 절연층용 전구체 용액을 출발재로 하는 게이트 절연층용 전구체층 (232)을 형성한다.
본 실시 형태에 있어서의 게이트 절연층용의 산화물을 위한 란탄 (La)을 포함한 전구체의 예는, 란탄 메톡시에톡시드 (Lanthanum methoxyethoxide)이다. 또, 본 실시 형태에 있어서의 게이트 절연층용의 산화물을 위한 지르코늄 (Zr)을 포함한 전구체의 예는, 지르코늄 이소프로폭시드 (Zirconium isopropoxide)이다.
그 후, 예비소성으로서 소정 시간 (예를 들면, 5분간), 80℃ 이상 300℃ 이하로 가열한다. 또한, 이 예비소성은, 산소 함유 분위기 중에서 실시된다. 본 실시 형태에서는, 최종적으로 충분한 게이트 절연층 (234)의 두께 (예를 들면, 약 150 이상 약 170㎚ 이하)를 얻기 위해서, 상술한 스핀 코팅법에 따르는 게이트 절연층용 전구체층 (232)의 형성과 예비소성을 예를 들면 5회 반복한다. 또한, 본소성으로서 게이트 절연층용 전구체층 (232)을 산소 분위기 중, 소정 시간 (예를 들면, 20분간), 350℃ 이상 440℃ 이하로 가열함으로써 도 26에 나타낸 바와 같이, 게이트 전극 (224)상에, 란탄 (La)과 지르코늄 (Zr)으로 이루어진 산화물인 게이트 절연층 (234)이 형성된다.
(3) 채널의 형성
그 후, 도 27에 나타낸 바와 같이, 게이트 절연층 (234)상에, 공지의 스핀 코팅법에 의해, 채널용 전구체층 (242a)을 형성한다. 본 실시 형태에서는, 인듐 (In)을 포함한 전구체, 아연 (Zn)을 포함한 전구체, 및 주석(Sn)을 포함한 전구체를 용질로 하는 채널용 전구체 용액 (본 실시 형태에서는, 제4 전구체 용액)을 출발재로 하는 채널용 전구체층 (242a)이 형성된다.
그 후, 예비소성으로서 채널용 전구체층 (242a)을 소정 시간 (예를 들면, 5분간), 80℃ 이상 300℃ 이하로 가열한다. 또한, 그 후, 본소성으로서 채널용 전구체층 (242a)를, 산소 분위기 중, 소정 시간(예를 들면, 20분간), 350℃ 이상 440℃ 이하로 가열함으로써, 도 28에 나타낸 바와 같이, 게이트 절연층 234상에, 인듐 (In), 아연 (Zn), 및 주석(Sn)으로 이루어진 산화물인 채널 (244a)이 형성된다.
여기서, 본 실시 형태에 있어서의 채널 (244a)를 위한 인듐 (In)을 포함한 전구체의 예는, 인듐 메톡시에톡시드 (Indium methoxyethoxide)이다. 또, 본 실시 형태에 있어서의 채널 (244a)을 위한 아연 (Zn)을 포함한 전구체의 예는, 아연 메톡시에톡시드 (Zin㎝ ethoxyethoxide)이다. 또, 본 실시 형태에 있어서의 채널 (244a)를 위한 주석 (Sn)을 포함한 전구체의 예는, 테트라 이소프로폭시주석 (Tintetra isopropoxide)이다.
(4) 소스 전극 및 드레인 전극의 형성
또한, 그 후, 도 29에 나타낸 바와 같이, 채널 (244a)상에, 공지의 포토리소그래피법에 따라 패터닝된 레지스터막 (90)이 형성된 후, 채널 (244a) 및 레지스터막 (90)상에, 공지의 스퍼터링법에 의해, ITO층 (250)을 형성한다. 본 실시 형태의 타겟재는, 예를 들면, 5wt% 산화 주석 (SnO2)을 함유하는 ITO이며, 실온하에 있어 형성된다. 그 후, 레지스터막 (90)이 제거되면, 도 30에 나타낸 바와 같이, 채널 (244a)상에, ITO층 (250)에 의한 드레인 전극 (256) 및 소스 전극 (258)이 형성된다. 또한, 본 실시 형태의 ITO층 250의 두께는 약 130㎚이지만, ITO층 (250)의 두께는 이 두께로 한정되지 않는다.
그 후, 도 31에 나타낸 바와 같이, 드레인 전극 (256), 소스 전극 (258), 및 채널 (244a)상에, 공지의 포토리소그래피법에 따라 패터닝 된 레지스터막 (90)이 형성된 후, 레지스터막 (90), 드레인 전극 (256)의 일부, 및 소스 전극 (258)의 일부를 마스크로서 공지의 아르곤(Ar) 플라즈마에 의한 드라이 에칭법을 이용하여, 노출하고 있는 채널 (244a)를 제거한다. 그 결과, 도 32에 나타낸 바와 같이, 패터닝 된 채널 (244a)이 형성되는 것으로, 박막 트랜지스터 (500a)가 제조된다.
3. 박막 트랜지스터 (500a)의 특성
이어서, 제5 실시 형태에 대해 제조된 박막 트랜지스터 (500a)의 전기 특성이 조사되었다.
(1) 전류-전압 특성
도 33은, 박막 트랜지스터 (500a)의 Vg-Id특성을 나타내는 그래프이다. 또한, 도 33에 있어서의 VD는 2V이며, 박막 트랜지스터 (500a)의 소스 전극 (258)과 드레인 전극 (256) 간에 인가된 전압(V)이다. 또, 표 4는 박막 트랜지스터 (500a)에 있어서의 서브 스레숄드 특성 (SS), 전계 효과 이동도 (μFE), 및 ON/OFF비를 나타내고 있다.
Figure 112014100995913-pct00004
도 33 및 표 4에 나타낸 바와 같이, 제5 실시 형태에 있어서의 박막 트랜지스터 (500a)의 Vg-Id특성을 조사한바, 서브 스레숄드 특성(SS)이 70 mV/dec.이상 80mV/dec. 이하이며, 전계 효과 이동도 (μFE)가 425.6㎠/Vs였다. 또, ON/OFF비는, 106을 넘는 오더였다. 따라서, 박막 트랜지스터 (500a)는 그것을 구성하는 게이트 전극, 게이트 절연층, 및 채널이 산화물층인 것과 동시에, 용액법을 채용하는 것에 의해서 형성되어 있지만, 트랜지스터로서의 기능을 충분히 발휘할 수 있다는 것이 확인되었다.
상술한 바와 같이, 본 실시 형태의 박막 트랜지스터 (500a)는, 박막 트랜지스터로서의 양호한 전기 특성을 실현할 수 있는 것이 분명해졌다. 또, 본 실시 형태의 박막 트랜지스터 (500a)의 제조 방법에 따르면, 게이트 전극, 게이트 절연층, 및 채널이 산화물에 의해서 구성됨과 동시에, 용액법을 이용해 형성되고 있기 때문에, 종래의 방법과 비교하여 대면적화가 용이하게 이루어짐과 동시에, 공업성 내지 양산성을 현격히 높일 수 있게 된다.
＜제5 실시 형태의 변형예＞
1. 본 실시 형태의 박막 캐패시터의 전체 구성
도 23 내지 도 31은, 각각, 박막 트랜지스터 (500) (본 실시 형태에 있어서의 (500b))의 제조 방법의 일 과정을 나타내는 단면 모식도이다. 또, 도 32의 단면 모식도는, 본 실시 형태에 있어서의 박막 트랜지스터 (500b)의 제조 방법의 일 과정 및 전체 구성을 나타내고 있다.
본 실시 형태는, 박막 트랜지스터 (500b)의 채널 (244b)이, 인듐 (In)과 아연 (Zn)을 포함한 채널용 산화물로 이루어진 채널용 산화물인 점을 제외하고는, 제5 실시 형태와 같다. 따라서, 박막 트랜지스터 (500b)의 구성에서는, 도 32에 있어서의 제5 실시 형태와 다른 구성에 대해서만 설명한다.
도 32에 나타낸 바와 같이, 본 실시 형태에 있어서의 박막 트랜지스터 (500b)에서는, 기판 (10)상에, 하층에서부터, 게이트 전극 (224), 게이트 절연층 (234), 채널 (244) (본 실시 형태에서는, 채널(244b)), 소스 전극 (258) 및 드레인 전극 (256)의 순서로 적층되어 있다.
본 실시 형태의 채널 (244b)은, 인듐 (In)과 아연 (Zn)을 포함한 채널용 산화물 (본 실시 형태에서는, 제5 산화물)로 이루어진다. 또, 채널용 산화물은, 인듐 (In)을 1로 했을 때에 0.25 이상 1 이하의 원자수비가 되는 아연 (Zn)을 포함한다.
2. 박막 트랜지스터 (500b)의 제조 방법
박막 트랜지스터 (500b)의 제조 방법에 대해, 도 27에 나타낸 바와 같이, 게이트 절연층 (234)상에, 공지의 스핀 코팅법에 의해, 채널용 전구체층 (242b)를 형성한다. 본 실시 형태에서는, 인듐 (In)을 포함한 전구체 및 아연 (Zn)을 포함한 전구체를 용질로 하는 채널용 전구체 용액 (본 실시 형태에서는, 제5 전구체 용액)을 출발재로 하는 채널용 전구체층 (242b)이 형성된다.
그 후, 예비소성으로서 채널용 전구체층 (242b)을 소정 시간, 80℃ 이상 300℃ 이하로 가열한다. 한층 더 그 후, 본소성으로서 채널용 전구체층 (242b)를, 산소 분위기 중, 소정 시간 (예를 들면, 5분간), 350℃ 이상 440℃ 이하로 가열함으로써, 도 28에 나타낸 바와 같이, 게이트 절연층 (234)상에, 인듐 (In)과 지르코늄 (Zr)으로 이루어진 산화물인 채널 (244b)이 형성된다. 또한, 본 실시 형태의 인듐 (In)을 포함한 전구체의 예는, 아세트산 인듐이다. 또, 본 실시 형태의 아연 (Zn)을 포함한 전구체의 예는, 염화 아연이다.
3. 박막 트랜지스터 (500b)의 특성
이어서, 제5 실시 형태의 변형예에 대해 제조된 박막 트랜지스터 (500b)의 전기 특성이 조사되었다.
(1) 전류-전압 특성
도 34는, 박막 트랜지스터 (500b)의 Vg-Id 특성을 나타내는 그래프이다. 또한, 도 34에 있어서의 VD는 2V이다. 또, 표 5는, 박막 트랜지스터 (500b)에 있어서의 서브 스레숄드 특성 (SS), 전계 효과 이동도 (μFE), 및 ON/OFF비를 나타내고 있다.
Figure 112014100995913-pct00005
도 34 및 표 5에 나타낸 바와 같이, 제5 실시 형태의 변형예에 있어서의 박막 트랜지스터 (500b)의 Vg-Id특성을 조사한바, 서브 스레숄드 특성(SS)이 70 mV/dec.이상 80 mV/dec.이하이며, 전계 효과 이동도 (μFE)가 77.3㎠/Vs였다. 또, ON/OFF비는, 106을 넘는 오더였다. 따라서, 박막 트랜지스터 (500b)는, 그것을 구성하는 게이트 전극, 게이트 절연층, 및 채널이 산화물층임과 동시에, 용액법을 채용하는 것에 의해서 형성되고 있지만, 트랜지스터로서의 기능을 충분히 발휘할 수 있다는 것이 확인되었다.
상술한 바와 같이, 본 실시 형태의 박막 트랜지스터 (500b)는, 박막 트랜지스터로서의 양호한 전기 특성을 실현할 수 있다는 것이 분명해졌다. 또, 본 실시 형태의 박막 트랜지스터 (500b)의 제조 방법에 따르면, 게이트 절연층 및 채널이 산화물에 의해서 구성됨과 동시에, 용액법을 이용하여 형성되어 있기 때문에, 종래의 방법과 비교하여 대면적화가 용이하게 이루어짐과 동시에, 공업성 내지 양산성을 현격히 높일 수 있게 된다.
＜제6 실시 형태＞
본 실시 형태에서는, 제5 실시 형태에 있어서의 일부의 층의 형성 과정에 대해 형압 가공이 실시되고 있는 점을 제외하고, 제5의 실시 형태와 동일하다. 따라서, 제5의 실시 형태와 중복하는 설명은 생략될 수 있다.
1. 박막 트랜지스터 (600a)의 제조 방법
도 35 내지 도 39는, 각각, 박막 트랜지스터 600 (본 실시 형태에 있어서의 (600a))의 제조 방법의 일 과정을 나타내는 단면 모식도이다. 또, 도 40은, 본 실시 형태에 있어서의 박막 트랜지스터 (600a)의 제조 방법의 일 과정 및 전체 구성을 나타내는 단면 모식도이다. 또한, 도면을 간략화하기 위해, 각 전극으로부터의 인출 전극의 패터닝에 대한 기재는 생략한다.
(1) 게이트 전극의 형성
우선, 기판 (10)상에, 제5 실시 형태와 동일하게, 비스무트 (Bi)를 포함한 전구체 및 루테늄 (Ru)을 포함한 전구체를 용질로 하는 게이트 전극용 전구체 용액을 출발재로 하는 게이트 전극용 전구체층 (222)을 형성한다. 그 후, 산소 함유 분위기 중에서, 80℃ 이상 250℃ 이하로 가열한 상태로 예비소성을 실시한다.
본 실시 형태에서는, 예비소성만을 실시한 게이트 전극용 전구체층 (222)에 대해서, 형압 가공을 실시한다. 구체적으로는, 게이트 전극층의 패터닝을 실시하기 위해, 도 35에 나타낸 바와 같이, 80℃ 이상 300℃ 이하에서 가열한 상태로, 게이트 전극용 틀 (M3를)을 이용하여 1 MPa 이상 20 MPa 이하의 압력으로 형압 가공을 실시한다.
그 후, 게이트 전극용 전구체층 (222)을 전면 에칭함으로써, 게이트 전극에 대응하는 영역 이외의 영역으로부터 게이트 전극용 전구체층 (222)을 제거한다 (게이트 전극용 전구체층 (222)의 전면에 대한 에칭 공정). 또한, 본 실시 형태의 게이트 전극용 전구체층 (222)의 에칭 공정은, 진공 프로세스를 이용하지 않고 웨트 에칭 기술을 이용하여 실시되었지만, 플라즈마를 이용한, 이른바 드라이 에칭 기술에 의해서 에칭되어도 된다.
그 후, 소정 시간 (예를 들면, 20분간), 본소성으로서 350℃ 이상 440℃ 이하에서 가열함으로써 도 36에 나타낸 바와 같이, 기판 (10)상에 게이트 전극 (224)가 형성된다.
(2) 게이트 절연층의 형성
이어서, 기판 (10) 및 게이트 전극 (224)상에, 제5 실시 형태와 동일하게, 란탄 (La)을 포함한 전구체 및 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 전구체 용액을 출발재로 하는 게이트 절연층용 전구체층 (232)을 형성한다. 그 후, 산소 함유 분위기 중에서, 80℃ 이상 250℃ 이하에서 가열한 상태로 예비소성을 실시한다. 또한, 본 실시 형태에서는, 게이트 절연층용 전구체층 (232)에 대한 형압 가공을 실시하지 않지만, 본 실시 형태는 이 형태로 한정되지 않는다. 예를 들면, 제4 실시 형태와 동일하게, 이 게이트 절연층용 전구체층 (232)에 대해서도 형압 가공 및 그 후의 게이트 절연층용 전구체층 (232)의 전면에 대한 에칭 공정을 실시하는 것에 의해서, 형압 구조를 형성할 수 있다.
구체적으로는, 게이트 절연층 (234)의 형성 과정에 있어서의 형압 공정에서는, 게이트 절연층 (234)을 형성하기 전에, 그 게이트 절연층용 전구체층 (232)를, 산소 함유 분위기 중에서, 80℃ 이상 300℃ 이하에서 가열한 상태로 형압 가공이 실시된다. 이 형압 가공에 의해, 게이트 절연층용 전구체층 (232)에 대해서 형압 구조가 형성된다.
본 실시 형태에서는, 제5 실시 형태와 동일하게 예비소성을 실시한 후, 소정 시간 (예를 들면, 20분간), 본소성으로서 350℃ 이상 440℃ 이하에서 가열함으로써, 기판 (10) 및 게이트 전극 (224)상에, 게이트 절연층 (234)이 형성된다.
(3) 채널의 형성
이어서, 기판 (10) 및 게이트 절연층 (234)상에, 제5 실시 형태와 동일하게, 인듐 (In)을 포함한 전구체, 아연 (Zn)을 포함한 전구체, 및 주석(Sn)을 포함한 전구체를 용질로 하는 채널용 전구체 용액 (본 실시 형태에서는, 제4 전구체 용액)을 출발재로 하는 채널용 전구체층 (242a)이 형성된다. 그 후, 산소 함유 분위기 중에서, 80℃ 이상 300℃ 이하로 가열한 상태로 예비소성을 실시한다. 또한, 본 실시 형태에서는, 채널 (244) (본 실시 형태에 있어서의 채널 (244a))에 대한 형압 가공을 실시하지 않지만, 본 실시 형태는 이 형태로 한정되지 않는다. 예를 들면, 제4 실시 형태와 동일하게, 이 채널 (244a)에 대해서도 형압 가공 및 그 후의 채널 (244a)의 전면에 대한 에칭 공정을 실시함으로써, 형압 구조를 형성할 수 있다.
구체적으로는, 채널 (244a)의 형성 과정에 있어서의 형압 공정에서는, 채널 (244a)를 형성하기 전에, 그 채널용 전구체층 (242a)을, 산소 함유 분위기 중에서, 80℃ 이상 300℃ 이하로 가열한 상태로 형압 가공이 실시된다. 이 형압 가공에 의해, 채널용 전구체층 (242a)에 대해서 형압 구조가 형성된다.
본 실시 형태에서는, 제5 실시 형태와 동일하게 예비소성을 실시한 후, 소정 시간 (예를 들면, 20분간), 본소성에서 350℃ 이상 440℃ 이하에서 가열함으로써, 기판 (10) 및 게이트 절연층 (234)상에 채널 (244a)이 형성된다.
(4) 소스 전극 및 드레인 전극의 형성
본 실시 형태에서는, 그 후, 용액법을 채용한 다음 형압 가공을 실시함으로써, 게이트 전극의 형성과 같이, 비스무트 (Bi)를 포함한 전구체 및 루테늄 (Ru)을 포함한 전구체를 용질로 하는 소스/드레인 전극용 전구체 용액을 출발재로 하는 소스 전극 및 드레인 전극이 형성된다. 구체적으로는, 이하와 같다.
채널 (244a)이 형성된 후, 채널 (244a)상에, 비스무트 (Bi)를 포함한 전구체 및 루테늄 (Ru)을 포함한 전구체를 용질로 하는 소스/드레인 전극용 전구체 용액을 출발재로 하는 소스/드레인 전극용 전구체층 (252)을 형성한다.그 후, 산소 함유 분위기 중에서, 80℃ 이상 250℃ 이하로 가열한 상태로 예비소성을 실시한다.
그 후, 소스/드레인 전극의 패터닝을 실시하기 위해서, 도 38에 나타낸 바와 같이, 80℃ 이상 300℃ 이하에서 가열한 상태에서, 소스/드레인 전극용 틀 (M4)를 이용하고, 1 MPa 이상 20 MPa 이하의 압력으로 형압 가공을 실시한다. 그 결과, 장래적으로 소스 전극 및 드레인 전극이 되는 영역 (도 39(a)) 위에는, 약 100㎚∼약 300㎚의 층 두께의 소스/드레인 전극용 전구체층 (252)이 형성된다. 또, 장래적으로 채널용 산화물층 (244)이 남겨지는 영역(도 39(b)) 위에는, 약 10㎚∼ 약 100㎚의 층 두께의 소스/드레인 전극용 전구체층 (252)이 형성된다. 한편, 장래적으로 채널용 산화물층 (244)가 제거되는 영역 (도 39(c)) 위에는, 약 10㎚∼ 약 100㎚의 층 두께의 소스/드레인 전극용 전구체층 (252)이 형성된다. 또한, 소스/드레인 전극용 틀 (M4)을 이용하여, 1 MPa 이상 20 MPa 이하의 압력으로 형압 가공을 실시함으로써, 제5 실시 형태의 효과의 적어도 일부가 나타날 수 있다.
그 후, 본소성으로서 소스/드레인 전극용 전구체층 (252)을 대기 중에서, 소정 시간 (예를 들면, 20분간), 본소성으로서 240℃ 이상 440℃ 이하에서 가열함으로써, 소스/드레인 전극용 산화물층 (254)이 형성된다.
또한, 그 후, 소스/드레인 전극용 산화물층 (254)의 전면에 대해서, 아르곤 (Ar) 플라즈마에 의한 드라이 에칭을 실시한다. 그 결과, 가장 얇은 영역 (도 39의 (c)) 소스/드레인 전극용 산화물층 (254)가 최초로 에칭되고, 그 후 이어서 노출된 채널용 산화물층 (244)이 에칭된다. 계속하여, 2번째로 얇은 영역 (도 39의 (b))의 소스/드레인 전극용 산화물층 (254)이 에칭됨과 동시에, 가장 얇은 영역 (도 39의 (c))에 있어서의 채널 (244a)이 에칭되었을 때에, 플라즈마 처리를 정지한다. 이와 같이, 본 실시 형태에서는, 상술의 영역(b)과 영역(c)의 각 층 두께를 조정함으로써 영역(b)의 채널 (244a)을 남긴 상태로, 영역(c)의 채널 (244a)이 제거된다. 그 결과, 도 40에 나타낸 바와 같이, 채널 영역 자신의 분리가 실현됨과 동시에, 소스 전극 (258) 및 드레인 전극 (256)이 채널 영역을 통해 완전하게 분리되도록 형성된다.
본 실시 형태에 대해 형성된 소스 전극 (258) 및 드레인 전극 (256)의 저항률은, 10-3Ω㎝의 오더 이하였다.
또한, 본 실시 형태의 에칭 공정은, 아르곤(Ar) 플라즈마에 의한 드라이 에칭에 의해서 에칭되었지만, 진공 프로세스를 이용하지 않고 웨트 에칭 기술을 이용하여 실시되어도 된다.
상기에서 설명한 바와 같이, 본 실시 형태에서는, 각 산화물층에 대해서 형압 가공을 실시함으로써 형압 구조를 형성하는, 「형압 공정」이 채용되고 있다. 이 형압 공정이 채용되는 것으로, 진공 프로세스나 포토리소그래피법을 이용한 프로세스, 또는 자외선의 조사 프로세스 등, 비교적 장시간 및/또는 고가의 설비를 필요로 하는 프로세스가 불필요해진다. 또, 본 실시 형태에서는, 소스 전극 및 드레인 전극도 용액법에 따라 형성되고 있기 때문에, 게이트 전극, 게이트 절연막, 채널, 소스 전극, 및 드레인 전극이라는 디바이스를 구성하는 모든 산화물층이 용액법에 따라 형성되고 있는 점은, 주목할 만하다. 따라서, 본 실시 형태의 박막 트랜지스터 (600)는 공업성 내지 양산성이 매우 뛰어나다.
＜제6 실시 형태의 변형예＞
본 실시 형태는, 박막 트랜지스터 (600b)의 채널 (244b)이, 인듐 (In)과 아연 (Zn)을 포함한 채널용 산화물로 이루어진 채널용 산화물인 점을 제외하고, 제6의 실시 형태와 동일하다. 따라서, 제6 실시 형태와 중복되는 설명은 생략될 수 있다.
도 35 내지도 39는, 각각, 박막 트랜지스터 (600; 본 실시 형태에 있어서의 600b)의 제조 방법의 일 과정을 나타내는 단면 모식도이다. 또, 도 40의 단면 모식도는, 본 실시 형태에 있어서의 박막 트랜지스터 (600b)의 제조 방법의 일 과정 및 전체 구성을 나타내고 있다.
1. 박막 트랜지스터 (600b)의 제조 방법
박막 트랜지스터 (600b)의 제조 방법에서도, 게이트 절연층 (234)상에, 공지의 스핀 코팅법에 의해, 채널용 전구체층 (242b)을 형성한다. 본 실시 형태에서는, 인듐 (In)을 포함한 전구체 및 아연 (Zn)을 포함한 전구체를 용질로 하는 채널용 전구체 용액 (본 실시 형태에서는, 제5 전구체 용액)을 출발재로 하는 채널용 전구체층 (242b)이 형성된다.
그 후, 산소 함유 분위기 중에서, 80℃ 이상 250℃ 이하로 가열한 상태에서 예비소성을 실시한다. 또한, 본 실시 형태에서는, 채널 244 (본 실시 형태에 있어서의 채널 244b)에 대한 형압 가공을 실시하지 않지만, 본 실시 형태는 이 형태로 한정되지 않는다. 예를 들면, 제4 실시 형태와 동일하게, 이 채널 (244b)에 대해서도 형압 가공 및 그 후의 채널 (244b)의 전면에 대한 에칭 공정을 실시하는 것에 의해서, 형압 구조를 형성할 수 있다.
본 실시 형태에서는, 제6의 실시 형태와 동일하게 예비소성을 실시한 후, 소정 시간 (예를 들면, 20분간), 본소성으로서 350℃ 이상 440℃ 이하에서 가열함으로써, 기판 (10) 및 게이트 절연층 (234) 상에, 채널 (244b)이 형성된다.
그 후, 제6 실시 형태와 동일하게, 소스 전극 및 드레인 전극도 용액법과 형압 가공을 이용하여 형성된다.
상기에서 설명한 바와 같이, 본 실시 형태에서는, 각 산화물층에 대해서 형압 가공을 실시함으로써 형압 구조를 형성하는, 「형압 공정」이 채용되고 있다. 이 형압 공정이 채용되는 것으로, 진공 프로세스나 포토리소그래피법을 이용한 프로세스, 또는 자외선의 조사 프로세스 등, 비교적 장시간 및/또는 고가의 설비를 필요로 하는 프로세스가 불필요하게 된다. 또, 본 실시 형태에서는, 소스 전극 및 드레인 전극도 용액법에 따라 형성되어 있기 때문에, 게이트 전극, 게이트 절연막, 채널, 소스 전극, 및 드레인 전극이라는 디바이스를 구성하는 모든 산화물층이 용액법에 따라 형성되고 있는 점은, 주목할 만하다. 따라서, 본 실시 형태의 박막 트랜지스터 (600)는 지극히 공업성 내지 양산성이 뛰어나다.
또한, 제5 실시 형태, 제5 실시 형태의 변형예, 제6 실시 형태, 및 제6 실시 형태의 변형예에서는, 각층에 대한 가열 처리의 최고 온도가 440℃ 이하로 억제되어 있는 것은 주목할 만하다. 따라서, 상술한 각 실시 형태의 박막 트랜지스터는, 지극히 에너지 절약과 저비용화를 실현할 수 있는 박막 트랜지스터이다. 그 의미에서도, 전술의 각 실시 형태의 박막 트랜지스터는, 지극히 공업성 내지 양산성이 뛰어나다고 할 수 있다.
＜그 외의 실시 형태＞
상술의 각 실시 형태에 있어서의 효과를 적절히 나타내기 위해서, 게이트 전극층의 전구체 용액의 용매는, 에탄올, 프로판올, 부탄올, 2-메톡시 에탄올, 2-에톡시 에탄올, 2-부톡시에탄올의 군에서부터 2종이 선택되는 알코올의 혼합 용매인 것이 바람직하다. 또, 제2 전구체 용액의 용매는, 에탄올, 프로판올, 부탄올, 2-메톡시 에탄올, 2-에톡시에탄올, 2-부톡시에탄올의 군에서부터 선택되는 1종의 알코올 용매, 또는 아세트산, 프로피온산, 옥틸산의 군에서부터 선택되는 1종의 카르본산인 용매인 것이 바람직하다. 또, 채널용 전구체 용액의 용매는, 에탄올, 프로판올, 부탄올, 2-메톡시 에탄올, 2-에톡시에탄올, 2-부톡시에탄올의 군에서부터 선택되는 1종의 알코올 용매, 또는 아세트산, 프로피온산, 옥틸산의 군으로부터 선택되는 1종의 카르본산인 용매인 것이 바람직하다.
또한, 상술한 각 실시 형태에 있어서의 효과를 적절히 나타내기 위해서, 게이트 전극용 전구체 용액의 용매는, 에탄올, 프로판올, 부탄올, 2-메톡시 에탄올, 2-에톡시 에탄올, 2-부톡시에탄올의 군에서부터 선택되는 1종의 알코올 용매, 또는 아세트산, 프로피온산, 옥틸산의 군에서부터 선택되는 1종의 카르본산인 용매인 것이 바람직하다. 또, 소스/드레인 전극용 전구체 용액의 용매는, 에탄올, 프로판올, 부탄올, 2-메톡시 에탄올, 2-에톡시 에탄올, 2-부톡시에탄올의 군에서부터 선택되는 1종의 알코올 용매, 또는 아세트산, 프로피온산, 옥틸산의 군으로부터 선택되는 1종의 카르본산인 용매인 것이 바람직하다.
또, 상술한 각 실시 형태에 있어서의 각 산화물층을 형성하기 위한 예비소성 때, 예비소성온도는, 가장 바람직하게는, 100℃ 이상 250℃ 이하이다. 이것은, 각종의 전구체층 안의 용매를 보다 확실도 높게 증발시킬 수 있기 때문이다. 또, 특히, 그 후에 형압 공정을 실시하는 경우는, 전술의 온도 범위에서 예비소성을 실시하는 것으로, 장래적인 소성변형을 가능하게 하는 특성을 발현시키기 위해서보다 바람직한 겔상태 (열분해 전이며 유기 쇠사슬이 잔존하고 있는 상태라고 생각된다)를 형성할 수 있다.
또, 제6의 실시 형태에서는, 비스무트 (Bi)를 포함한 전구체 및 루테늄 (Ru)을 포함한 전구체를 용질로 하는 게이트 전극용 전구체 용액을 출발재로서 게이트 전극을 형성하고 있었지만, 제6 실시 형태는, 이 게이트 전극용 전구체 용액으로 한정되지 않는다. 예를 들면, 란탄 (La)을 포함한 전구체, 비스무트(Bi)를 포함한 전구체, 및 루테늄 (Ru)을 포함한 전구체를 용질로 하는 전구체 용액인 게이트 전극용 전구체 용액을 출발재로서 게이트 전극을 형성하는 일도 채용할 수 있는 다른 한 종류이다. 그 경우는, 란탄 (La), 비스무트(Bi), 및 루테늄 (Ru)으로 이루어진 산화물인 게이트 전극용 산화물 (불가피 불순물을 포함할 수 있음)이 형성된다.
또, 상술한 제4 및 제6 실시 형태에서는, 높은 소성변형 능력을 얻은 전구체층에 대해서 형압 가공을 실시하는 것으로 하고 있다. 그 결과, 형압 가공을 할 때에 인가하는 압력을 1 MPa 이상 20 MPa 이하라는 낮은 압력이라도, 각 전구체층이 형태의 표면 형상에 추종하여 변형하게 되어, 원하는 형압 구조를 높은 정도로 형성하는 것이 가능해진다. 또, 그 압력을 1 MPa 이상 20 MPa 이하라는 낮은 압력 범위로 설정함으로써 형압 가공을 할 때에 형태가 손상되기 어려워짐과 동시에, 대면적화에도 유리하게 된다.
여기서, 상기의 압력을 「1 MPa 이상 20 MPa 이하」의 범위 내로 한 것은, 이하의 이유에 의한다. 우선, 그 압력이 1 MPa 미만의 경우에는, 압력이 너무 낮아서 각 전구체층을 형압할 수 없게 되는 경우가 있기 때문이다. 한편, 그 압력이 20 MPa도 있으면, 충분히 전구체층을 형압할 수 있기 때문에, 더 이상의 압력을 인가할 필요가 없기 때문이다. 상술한 관점에서 말하면, 상술한 제4 및 제6 실시 형태, 및 제6 실시 형태의 변형예에 있어서의 형압 공정에서는, 2 MPa 이상 10 MPa 이하의 범위 내에 있는 압력으로 형압 가공을 실시하는 것이 보다 바람직하다.
또, 제6 실시 형태 또는 제6의 실시 형태의 변형 예의 소스/드레인 전극용 전구체 용액을 출발재로 하는 소스 전극 및 드레인 전극 대신에, 란탄 (La)을 포함한 전구체, 비스무트(Bi)를 포함한 전구체 및 루테늄 (Ru)을 포함한 전구체를 용질로 하는 소스/드레인 전극용 전구체 용액을 출발재로 하는 소스 전극 및 드레인 전극을 형성하는 것도 가능하다. 그 경우라도, 실질적으로 같은 소성온도에 의해서 소스 전극 및 드레인 전극을 형성할 수 있다. 또한, 제6 실시 형태의 소스/드레인 전극용 전구체층 (252)에 대한 형압 가공과 동일하게, 란탄 (La)을 포함한 전구체, 비스무트 (Bi)를 포함한 전구체 및 루테늄 (Ru)을 포함한 전구체를 용질로 하는 소스/드레인 전극용 전구체층에 대한 형압 공정도 적용할 수 있다.
또한, 제6 실시 형태 또는 제6의 실시 형태의 변형예에서, 채널 (244a), (244b)가 형성된 후, 용액법을 채용한 다음 형압 가공을 실시하는 것으로, ITO층으로 이루어진 소스 전극 및 드레인 전극이 형성해도 된다. 구체적으로는, 이하대로이다.
이어서, 채널 (244a), (244b)이 형성된 후, 제5 실시 형태 또는 제5 실시 형태의 변형예와 같이, 채널 (244a), (244b) 상에, 공지의 스핀 코팅법에 의해, 인듐 (In)을 포함한 전구체 및 주석 (Sn)을 포함한 전구체를 용질로 하는 소스/드레인 전극용 전구체 용액을 출발재로 하는 소스/드레인 전극용 전구체층 (252)을 형성한다. 여기서, 이 형태에 있어서의 소스/드레인 전극용 산화물층 (254)를 위한 인듐 (In)을 포함한 전구체의 예로서 아세트산 인듐, 아세트산 인듐, 염화 인듐, 또는 각종의 인듐알콕시드, (예를 들면, 인듐이소프로폭시드, 인듐부톡시드, 인듐에톡시드, 인듐메톡시에톡시드)가 채용될 수 있다. 또, 이 형태에 있어서의 소스/드레인 전극용 산화물층 (254)를 위한 주석 (Sn)을 포함한 전구체의 예로서 아세트산주석, 아세트산주석, 염화주석, 또는 각종 주석 알콕시드, (예를 들면, 주석이소프로폭시드, 주석 부톡시드, 주석 에톡시드, 주석 메톡시에톡시드)가 채용될 수 있다.
이 경우, 예비소성으로서 예를 들면 약 5분간, 소스/드레인 전극용 전구체층을 대기중에서 150℃로 가열한 후, 소스/드레인 전극의 패터닝을 실시하기 위해서, 예를 들면 200℃로 가열한 상태로, 소스/드레인 전극용 틀 (M4)를 이용하고, 5 MPa의 압력으로 형압 가공을 실시한다. 그 후, 본소성으로서 소스/드레인 전극용 전구체층을, 대기 중에서, 예를 들면 약 5분간, 250℃ 이상 400℃ 이하로 가열함으로써 소스/드레인 전극용 산화물층이 형성된다. 또한, 본소성으로서 질소 분위기 중에서, 예를 들면, 약 15분간, 450℃에서 가열함으로써, ITO 중의 산소가 결손하고, 이 결손이 도전성의 산소 결손 캐리어가 되기 때문에, 도전성 향상을 도모하는 것이 가능해진다.
또, 상술한 각각의 형압 공정에서, 미리, 형압면이 접촉하게 되는 각 전구체층의 표면에 대한 이형처리 및/또는 그 형태의 형압면에 대한 이형 처리를 가하여 두고, 그 후, 각 전구체층에 대해서 형압 가공을 실시하는 것이 바람직하다. 그러한 처리를 가하는 것으로, 각 전구체층과 형태와의 사이의 마찰력을 저감할 수 있기 때문에, 각 전구체층에 대해서 보다 정밀도 좋게 형압 가공을 실시하는 것이 가능해진다. 또한, 이형처리에 이용할 수 있는 이형제로서는, 계면활성제 (예를 들면, 불소계 계면활성제, 실리콘계 계면활성제, 비이온계 계면활성제 등 ), 불소 함유 다이아몬드 라이크 카본 등을 예시할 수 있다.
또, 상술의 각 실시 형태에 있어서의 각 전구체층에 대한 형압 공정과 본소성의 공정과의 사이에, 형압 가공이 실시된 각 전구체층 (예를 들면, 소스 전극 및 드레인용 전구체층) 중 가장 층 두께가 얇은 영역에서 그 전구체층이 제거되는 조건으로, 그 전구체층을 전체적으로 에칭하는 공정이 포함되는 것은, 더욱 바람직한 한 종류이다. 이것은, 각 전구체층을 본소성 후에 에칭하는 것보다도 용이하게 불필요한 영역을 제거하는 것이 가능하기 때문이다. 따라서, 상술한 각 실시 형태에서, 본소성 후에 전면 에칭을 실시하고 있는 공정 대신에, 상술한 것보다 바람직한 한 종류를 채용할 수 있다.
이상 상술한 바와 같이, 상술한 각 실시 형태의 개시는, 이들의 실시 형태의 설명을 위해서 기재한 것이며, 본 발명을 한정하기 위해서 기재한 것은 아니다. 또한, 각 실시 형태의 다른 편성을 포함한 본 발명의 범위 내에 존재하는 변형예도 또, 특허 청구의 범위에 포함되는 것이다.
10; 기판 20, 224; 게이트 전극
222; 게이트 전극용 전구체층 32, 232; 게이트 절연층용 전구체층
34, 234; 게이트 절연층
42, 42a, 42b, 42c, 242, 242a, 242b; 채널용 전구체층
44, 44a, 44b, 44c, 244, 244a, 244b; 채널
250; ITO층 56, 256; 드레인 전극
58, 258; 소스 전극
100, 100a, 100b, 100c, 400, 400a, 400b, 400c, 500, 500a, 500b, 600, 600a, 600b; 박막 트랜지스터
50; ITO층 90; 레지스터막
M1; 게이트 절연층용 틀 M2; 채널용 틀
M3; 게이트 전극용 틀 M4; 소스/드레인 전극용 틀

Claims (22)

  1. 게이트 전극과 채널과의 사이에, 란탄 (La)을 포함한 전구체 및 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 전구체 용액인 게이트 절연층용 전구체 용액을 출발재로 하는 게이트 절연층용 전구체층을 산소 함유 분위기 중에서 350℃ 이상 550℃ 이하에서 가열함으로써 형성된, 비유전율이 3 이상 100 이하이고, 란탄 (La)과 지르코늄 (Zr)으로 이루어진 산화물 (불가피 불순물을 포함할 수 있음)인 게이트 절연층을 구비하고,
    상기 채널은;
    인듐 (In)과 아연 (Zn)과 지르코늄 (Zr)으로 이루어지며, 상기 인듐 (In)을 1로 했을 때의 지르코늄 (Zr)의 원자수비가 0.015 이상 0.075 이하인 제1 산화물 (불가피 불순물을 포함할 수 있음),
    인듐 (In)과 지르코늄 (Zr)으로 이루어지며, 상기 인듐 (In)을 1로 했을 때의 지르코늄 (Zr)의 원자수비가 0.055 이상 0.16 이하인 제2 산화물 (불가피 불순물을 포함할 수 있음), 또는
    인듐 (In)과 란탄 (La)으로 이루어지며, 상기 인듐 (In)을 1로 했을 때의 란탄 (La)의 원자수비가 0.055 이상 0.16 이하인 제3 산화물 (불가피 불순물을 포함할 수 있음)로 이루어진 채널용 산화물인, 박막 트랜지스터.
  2. 청구항 1에 있어서,
    상기 채널용 산화물은 제1 산화물이며 비결정질상인 것을 특징으로 하는 박막 트랜지스터.
  3. 청구항 1에 있어서,
    상기 채널용 산화물은 제2 산화물이며 비결정질상인 것을 특징으로 하는 박막 트랜지스터.
  4. 청구항 1에 있어서,
    상기 채널용 산화물은 제3 산화물이며 비결정질상인 것을 특징으로 하는 박막 트랜지스터.
  5. 청구항 1 내지 4 중 어느 한 항에 있어서,
    상기 게이트 절연층의 비유전율은 15 이상 30 이하인 것을 특징으로 하는 박막 트랜지스터.
  6. 청구항 1 내지 4 중 어느 한 항에 있어서,
    상기 채널의 층의 두께는 5㎚ 이상 80㎚ 이하인 것을 특징으로 하는 박막 트랜지스터.
  7. 청구항 1 내지 4 중 어느 한 항에 있어서,
    상기 채널은 상기 제 1 산화물이며, 또한,
    X선 광전자 분광법 (X-ray Photoelectron Spectroscopy) 분석에 있어서의, 상기 채널에 포함되는 산소 원자의 총수를 1로 했을 때의, 531eV 이상 532eV 이하의 범위 내의 피크에 기인하는 산소 원자의 수가, 0.19 이상 0.21 이하인 것을 특징으로 하는 박막 트랜지스터.
  8. 란탄 (La)을 포함한 전구체 및 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 전구체 용액인 게이트 절연층용 전구체 용액을 출발재로 하는 게이트 절연층용 전구체층을, 산소 함유 분위기 중에서 350℃ 이상 550℃ 이하에서 가열함으로써, 비유전율이 3 이상 100 이하이고, 란탄 (La)과 지르코늄 (Zr)으로 이루어진 산화물 (불가피 불순물을 포함할 수 있음)인 게이트 절연층을, 게이트 전극층에 접하도록 형성하는 게이트 절연층 형성 공정을,
    상기 게이트 전극층의 형성 공정과 채널용 산화물 (불가피 불순물을 포함할 수 있음)을 형성하는 채널의 형성 공정과의 사이에 포함하며,
    상기 채널의 형성 공정은;
    인듐 (In)을 포함한 전구체, 아연 (Zn)을 포함한 전구체, 및 상기 인듐 (In)을 1로 했을 때에 0.015 이상 0.075 이하의 원자수비가 되는 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 제1 전구체 용액,
    인듐 (In)을 포함한 전구체 및 상기 인듐 (In)을 1로 했을 때에 0.055 이상 0.16 이하의 원자수비가 되는 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 제2 전구체 용액, 또는,
    인듐 (In)을 포함한 전구체 및 상기 인듐 (In)을 1로 했을 때에 0.055 이상 0.16 이하의 원자수비가 되는 란탄 (La)을 포함한 전구체를 용질로 하는 제3 전구체 용액을 출발재로 하는 채널용 전구체층을, 산소 함유 분위기 중에서 가열함으로써,
    인듐 (In)과 아연 (Zn)을 포함함과 동시에, 상기 인듐 (In)을 1로 했을 때에 0.015 이상 0.075 이하의 원자수비가 되는 지르코늄 (Zr)을 포함한 제1 산화물 (불가피 불순물을 포함할 수 있음),
    인듐 (In)을 포함함과 동시에, 상기 인듐 (In)을 1로 했을 때에 0.055 이상 0.16 이하의 원자수비가 되는 지르코늄 (Zr)을 포함한 제2 산화물 (불가피 불순물을 포함할 수 있음), 또는,
    인듐 (In)을 포함함과 동시에, 상기 인듐 (In)을 1로 했을 때에 0.055 이상 0.16 이하의 원자수비가 되는 란탄 (La)을 포함한 제3 산화물 (불가피 불순물을 포함할 수 있음)인 채널용 산화물을 형성하는 공정인, 박막 트랜지스터의 제조 방법.
  9. 청구항 8에 있어서,
    채널층을 형성하기 위한 가열 온도는 350℃ 이상 550℃ 이하인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  10. 청구항 8에 있어서
    상기 채널용 산화물은 제1 산화물이며 비결정질상인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  11. 청구항 8에 있어서,
    상기 채널용 산화물은 제2 산화물이며 비결정질상인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  12. 청구항 8에 있어서
    상기 채널용 산화물은 제3 산화물이며 비결정질상인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  13. 청구항 8 내지 12 중 어느 한 항에 있어서,
    상기 게이트 절연층 형성 공정에서,
    상기 게이트 절연층을 형성하기 전에, 상기 게이트 절연층용 전구체층을, 산소 함유 분위기 중에서, 80℃ 이상 300℃ 이하로 가열한 상태로 형압 가공을 실시함으로써, 상기 게이트 절연층용 전구체층에 대해서 형압 구조를 형성하는 형압 공정을 더 포함한 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  14. 청구항 8 내지 12 중 어느 한 항에 있어서,
    상기 채널의 형성 공정에서,
    상기 채널을 형성하기 전에, 상기 채널용 전구체층을, 산소 함유 분위기 중에서, 80℃ 이상 300℃ 이하로 가열한 상태로 형압 가공을 실시함으로써, 상기 채널용 전구체층에 대해서 형압 구조를 형성하는 형압 공정을 더 포함한 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  15. 게이트 전극과 채널과의 사이에, 란탄 (La)을 포함한 전구체 및 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 전구체 용액인 게이트 절연층용 전구체 용액을 출발재로 하는 게이트 절연층용 전구체층을 산소 함유 분위기 중에서 350℃ 이상 440℃ 이하에서 가열함으로써 형성된, 비유전율이 3 이상 100 이하이고, 란탄 (La)과 지르코늄 (Zr)으로 이루어진 산화물 (불가피 불순물을 포함할 수 있음)인 게이트 절연층을 구비하고,
    상기 채널은;
    인듐 (In)과 아연 (Zn)과 주석 (Sn)으로 이루어진 제4 산화물 (불가피 불순물을 포함할 수 있음), 또는,
    인듐 (In)과 아연 (Zn)으로 이루어진 제5 산화물 (불가피 불순물을 포함할 수 있음)인, 박막 트랜지스터.
  16. 청구항 15에 있어서,
    상기 제4 산화물에 있어서의 상기 인듐의 원자수비를 1로 했을 경우에, 상기 아연 (Zn)의 원자수비가 0.15 이상 0.75 이하이며, 또한,
    상기 인듐의 원자수비를 1로 했을 경우에, 상기 주석(Sn)의 원자수비가 0.5 이상 2 이하인 것을 특징으로 하는 박막 트랜지스터.
  17. 란탄 (La)을 포함한 전구체 및 지르코늄 (Zr)을 포함한 전구체를 용질로 하는 전구체 용액인 게이트 절연층용 전구체 용액을 출발재로 하는 게이트 절연층용 전구체층을, 산소 함유 분위기 중에서 350℃ 이상 440℃ 이하에서 가열함으로써, 비유전율이 3 이상 100 이하이고, 란탄 (La)과 지르코늄 (Zr)으로 이루어진 산화물 (불가피 불순물을 포함할 수 있음)인 게이트 절연층을, 게이트 전극층에 접하도록 형성하는 게이트 절연층 형성 공정을,
    상기 게이트 전극층의 형성 공정과 채널용 산화물 (불가피 불순물을 포함할 수 있음)을 형성하는 전기 채널의 형성 공정과의 사이에 포함하며,
    상기 채널의 형성 공정은;
    인듐 (In)을 포함한 전구체, 아연 (Zn)을 포함한 전구체, 및 주석(Sn)을 포함한 전구체를 용질로 하는 제4 전구체 용액,
    인듐 (In)을 포함한 전구체 및 아연 (Zn)을 포함한 전구체를 용질로 하는 제5 전구체 용액을 출발재로 하는 채널용 전구체층을, 산소 함유 분위기 중에서 가열함으로써,
    인듐 (In)과 아연 (Zn)과 주석(Sn)으로 이루어진 제4 산화물, 또는,
    인듐 (In)과 아연 (Zn)으로 이루어진 제5 산화물인 채널용 산화물을 형성하는 공정인, 박막 트랜지스터의 제조 방법.
  18. 청구항 17에 있어서,
    상기 제 4 산화물에 있어서의 상기 인듐의 원자수비를 1로 했을 경우에, 상기 아연 (Zn)의 원자수비가 0.15 이상 0.75 이하이며, 또한,
    상기 인듐의 원자수비를 1로 했을 경우에, 상기 주석(Sn)의 원자수비가 0.5 이상 2 이하인, 박막 트랜지스터의 제조 방법.
  19. 청구항 17 또는 18에 있어서,
    채널층을 형성하기 위한 가열 온도는 350℃ 이상 440℃ 이하인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  20. 청구항 17 또는 18에 있어서,
    상기 게이트 전극층의 형성 공정에서,
    비스무트(Bi)를 포함한 전구체 및 루테늄(Ru)을 포함한 전구체를 용질로 하는 전구체 용액인 게이트 전극용 전구체 용액을 출발재로 하는 게이트 전극용 전구체층, 또는,
    란탄 (La)을 포함한 전구체, 비스무트 (Bi)를 포함한 전구체, 및 루테늄 (Ru)을 포함한 전구체를 용질로 하는 전구체 용액인 게이트 전극용 전구체 용액을 출발재로 하는 게이트 전극용 전구체층을 산소 함유 분위기 중에서 가열함으로써, 상기 비스무트 (Bi)와 상기 루테늄 (Ru)으로 이루어진 산화물인 게이트 전극용 산화물 (불가피 불순물을 포함할 수 있음), 또는 상기 란탄 (La), 상기 비스무트 (Bi), 및 상기 루테늄 (Ru)으로 이루어진 산화물인 게이트 전극용 산화물 (불가피 불순물을 포함할 수 있음)을 형성하기 전에, 상기 게이트 전극용 전구체층을, 산소 함유 분위기 중에서, 80℃ 이상 300℃ 이하로 가열한 상태로 형압 가공을 실시함으로써, 상기 게이트 전극용 전구체층에 대해서 형압 구조를 형성하는 형압 공정을 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  21. 청구항 17 또는 18에 있어서,
    상기 게이트 절연층 형성 공정에서,
    상기 게이트 절연층을 형성하기 전에, 상기 게이트 절연층용 전구체층을, 산소 함유 분위기 중에서, 80℃ 이상 300℃ 이하로 가열한 상태로 형압 가공을 실시함으로써, 상기 게이트 절연층용 전구체층에 대해 형압 구조를 형성하는 형압 공정을 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  22. 청구항 17 또는 18에 있어서,
    상기 채널의 형성 공정에서,
    상기 채널을 형성하기 전에, 상기 채널용 전구체층을, 산소 함유 분위기 중에서, 80℃ 이상 300℃ 이하로 가열한 상태로 형압 가공을 실시함으로써, 상기 채널용 전구체층에 대해 형압 구조를 형성하는 형압 공정을 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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