TWI591830B - Thin film transistor and thin film transistor manufacturing method - Google Patents

Thin film transistor and thin film transistor manufacturing method Download PDF

Info

Publication number
TWI591830B
TWI591830B TW102110167A TW102110167A TWI591830B TW I591830 B TWI591830 B TW I591830B TW 102110167 A TW102110167 A TW 102110167A TW 102110167 A TW102110167 A TW 102110167A TW I591830 B TWI591830 B TW I591830B
Authority
TW
Taiwan
Prior art keywords
precursor
channel
oxide
thin film
film transistor
Prior art date
Application number
TW102110167A
Other languages
English (en)
Other versions
TW201342629A (zh
Inventor
Tatsuya Shimoda
Satoshi Inoue
Jinwang Li
Takaaki Miyasako
Trong Tue Phan
Original Assignee
Japan Science & Tech Agency
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Science & Tech Agency filed Critical Japan Science & Tech Agency
Publication of TW201342629A publication Critical patent/TW201342629A/zh
Application granted granted Critical
Publication of TWI591830B publication Critical patent/TWI591830B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
  • Formation Of Insulating Films (AREA)

Description

薄膜電晶體以及薄膜電晶體之製造方法
本發明係關於一種薄膜電晶體以及薄膜電晶體之製造方法。
以往，已揭示有一種目的在於以低驅動電壓來高速地開關，而採用強介電體材料(例如BLT(Bi4-XLaXTi3O12)、PZT(Pb(ZrX,Ti1-X)O3))來作為閘極絕緣層之薄膜電晶體。另一方面，亦揭示有一種目的在於提高載體濃度，而採用氧化物導電性材料(例如銦錫氧化物(ITO)，氧化鋅(ZnO)或LSCO(LaXSr1-XCuO4))來作為通道之薄膜電晶體(專利文獻1)。
此處，就上述薄膜電晶體的製造方法來看，首先，係藉由電子束蒸鍍法來形成作為閘極電極之Ti及Pt的堆疊膜。再藉由溶膠-凝膠(Sol-Gel)法而於該閘極電極上形成上述BLT或PZT所構成的閘極絕緣層。進一步地，藉由RF濺鍍法而於該閘極絕緣層上形成ITO所構成的通道。接著，藉由電子束蒸鍍法而於該通道上形成Ti及Pt，藉以形成源極電極與汲極電極。之後，藉由RIE法及濕蝕刻法(HF與HCl的混合溶液)，則元件區域便會自其他的元件區域分離(專利文獻1)。本案發明者針對可適切發揮薄膜電晶體機能之氧化物的選定與組合方面進行了檢討(專利文獻2)。
先前技術文獻
專利文獻1日本特開2006-121029號公報
專利文獻2 WO2011/138958
然而，傳統的薄膜電晶體雖存在有幾個藉由複合氧化物來形成閘極絕緣層或通道的例，但能夠實現作為薄膜電晶體的高特性之材料及其適當製造方法的選擇仍不理想。此外，伴隨閘極絕緣層以及/或是通道分別的高性能化，將此等堆疊時謀求整體性能的提高也為為了達成薄膜電晶體之高性能化待解決之技術課題之一。
此外，習知技術中，由於真空程序或使用光微影法之程序等需要較長的時間及/或昂貴的設備之程序為一般採行者，因此原物料與製造能源的使用效率非常地差。若採用上述般製造方法的情況，由於為了製造薄膜電晶體而需要較多的處理與較長的時間，因此從工業性乃至量產性的觀點來看並不佳。又，習知技術亦存在有大面積化較為困難之問題。
本發明係藉由解決上述諸問題的至少1個，來實現氧化物至少適用於通道以及閘極絕緣層之薄膜電晶體的高性能化，或此種薄膜電晶體之製造程序的簡潔化與省能源化。其結果，本發明對於工業性乃至量產性優異之薄膜電晶體的提供有很大的貢獻。
本案發明者針對從許多種存在之氧化物當中可適切發揮閘極電極、閘極絕緣層、以及/或是通道機能的氧化物之選定與組合進行努力研究與分析。得到了以下兩種發人深省之見地。
其一，抑制通道中氧過度的氧缺陷相當有助於薄膜電晶體之各種特性提升。具體而言，發現當通道採用由銦(In)與鋅(Zn)所構成之氧化物或是銦(In)所構成之氧化物的情況，由於容易生成氧的缺陷狀態，而會成為難以發揮通道機能之狀態。是以，反覆進行試誤之結果，本 案發明者發現導入特定新的元素可抑制氧的缺陷並有助於形成氧之適度缺陷狀態。再者進一步進行分析與檢討，發現新的元素相較於未添加該元素之情況有助於非晶質化。
其二，藉由選擇通道材料，能實現薄膜電晶體之製造程序中相對低溫之處理。
上述任一見地皆為本案發明者經過許多試誤與詳細分析之結果，發現若將某特定氧化物層之閘極絕緣層與形成良好界面之通道材料加以組合，可實現高性能之薄膜電晶體。進而，本案發明者發現可藉由相較於以往可大幅簡潔化乃至節能化且易於大面積化之程序來製造該等氧化物。本發明係基於上述各觀點所創造而得者。
本發明之一薄膜電晶體係於閘極電極與通道之間具備由鑭(La)與鋯(Zr)所構成之氧化物(可含不可避免之雜質)的閘極絕緣層。進而，此薄膜電晶體的該通道係由以下之(1)~(3)所構成之通道用氧化物。
(1)含有銦(In)與鋅(Zn)、且含有當該銦(In)為1時成為0.015以上0.075以下之原子數比的鋯(Zr)之第1氧化物(可含不可避免之雜質)。
(2)含有銦(In)、且含有當該銦(In)為1時成為0.055以上0.16以下之原子數比的鋯(Zr)之第2氧化物(可含不可避免之雜質)。
(3)含有銦(In)、且含有當該銦(In)為1時成為0.055以上0.16以下之原子數比的鑭(La)之第3氧化物(可含不可避免之雜質)。
依據此薄膜電晶體，由於當為由銦(In)與鋅(Zn)所構成之氧化物或是銦(In)所構成之氧化物的情況下原本形成困難之抑制過度的氧缺陷乃成為可能，可格外提升薄膜電晶體之各種特性(例如磁滯之降低、ON/OFF比、或是次臨界特性(SS))。此外，依據此薄膜電晶體，藉由含有既定量之鋯(Zr)或是既定量之鑭(La)，由於原本在由銦(In)所構成之氧化物的情況下形成困難之非晶質相可相對容易地形成，而可提高氧化物層之平坦性。進而，由於可形成結晶化溫度高之安定的非晶質 相，故其與閘極絕緣層可形成良好的界面。再者，由於可相對容易地形成非晶質相，而可實現層體形式之氧化物的成型性之改善(例如壓紋加工之簡易化以及/或是壓紋加工所致成型後之精度提升)。
此外，本發明之一薄膜電晶體之製造方法，係於閘極電極層之形成製程與形成通道用氧化物(可含不可避免之雜質)之通道形成製程之間包含閘極絕緣層形成製程，該閘極絕緣層形成製程係將以含鑭(La)之前驅體以及含鋯(Zr)之前驅體為溶質之前驅體溶液的閘極絕緣層用前驅體溶液作為起始材之閘極絕緣層用前驅體層於含氧環境氣氛中加熱，藉此使得由鑭(La)與鋯(Zr)所構成之氧化物(可含不可避免之雜質)的閘極絕緣層以和閘極電極層相接的方式來形成。進而，此薄膜電晶體之製造方法中，該通道形成製程係具有將以下述(1)~(3)之各前驅體溶液作為起始材之通道用前驅體層於含氧環境氣氛中進行加熱之製程。
(1)以含銦(In)之前驅體、含鋅(Zn)之前驅體、以及含有當該銦(In)為1時成為0.015以上0.075以下之原子數比的鋯(Zr)之前驅體為溶質之第1前驅體溶液。
(2)以含銦(In)之前驅體、以及含有當該銦(In)為1時成為0.055以上0.16以下之原子數比的鋯(Zr)之前驅體為溶質之第2前驅體溶液。
(3)以含銦(In)之前驅體、以及含有當該銦(In)為1時成為0.055以上0.16以下之原子數比的鑭(La)之前驅體為溶質之第3前驅體溶液。
再者，此薄膜電晶體之製造方法中，該通道形成製程係具有將該通道用前驅體層於含氧環境氣氛中進行加熱以形成以下之(4)~(6)之通道用氧化物之製程。
(4)含有銦(In)與鋅(Zn)、且含有當該銦(In)為1時成為0.015以上0.075以下之原子數比的鋯(Zr)之第1氧化物(可含不可避免之雜質)。
(5)含有銦(In)、且含有當該銦(In)為1時成為0.055以上0.16以下之 原子數比的鋯(Zr)之第2氧化物(可含不可避免之雜質)。
(6)含有銦(In)、且含有當該銦(In)為1時成為0.055以上0.16以下之原子數比的鑭(La)之第3氧化物(可含不可避免之雜質)。
依據此薄膜電晶體之製造方法，由於當由銦(In)與鋅(Zn)所構成之氧化物或是由銦(In)所構成之氧化物之情況下原本形成困難之抑制過度的氧缺陷乃成為可能，而可製造在薄膜電晶體之各種特性(例如磁滯之降低、ON/OFF比、或是次臨界特性(SS))優異之薄膜電晶體。進而，依據此薄膜電晶體之製造方法，能以不使用光微影法之相對簡潔的處理(例如噴墨法、網版印刷法、凹版/凸版印刷法、或是奈米壓印法)來形成閘極絕緣層以及通道。進而，易於大面積化。從而，依據此薄膜電晶體之製造方法，可提供在工業性乃至於量產性優異之薄膜電晶體之製造方法。再者，依據此薄膜電晶體之製造方法，藉由含有既定量之鋯(Zr)或是既定量之鑭(La)，由於原本在由銦(In)所構成之氧化物的情況下形成困難之非晶質相可相對容易地形成，可製造具有高平坦性之氧化物層的薄膜電晶體。進而，由於可相對地容易形成非晶質相，而可和閘極絕緣層形成良好的界面。再者，由於可相對地容易形成非晶質相，而可實現層體形式之氧化物的成型性之改善(例如壓紋加工之簡化以及/或是壓紋加工所致成型後精度的提升)。
此外，本發明之另一薄膜電晶體係於閘極電極與通道之間具備由鑭(La)與鋯(Zr)所構成之氧化物(可含不可避免之雜質)的閘極絕緣層，該通道係由銦(In)與鋅(Zn)與錫(Sn)所構成之第4氧化物(可含不可避免之雜質)、或是由銦(In)與鋅(Zn)所構成之第5氧化物(可含不可避免之雜質)。
依據此薄膜電晶體，係採用上述第4氧化物或是第5氧化物作為通道，且採用由鑭(La)與鋯(Zr)所構成之氧化物作為閘極絕緣層，可格外提升薄膜電晶體之各種特性(例如電場效應遷移度、磁滯之降低、 ON/OFF比、或是次臨界特性(SS))。
此外，本發明之另一薄膜電晶體之製造方法，係於閘極電極層之形成製程與形成通道用氧化物(可含不可避免之雜質)之通道形成製程之間包含閘極絕緣層形成製程，該閘極絕緣層形成製程係將以含鑭(La)之前驅體以及含鋯(Zr)之前驅體為溶質之前驅體溶液的閘極絕緣層用前驅體溶液作為起始材之閘極絕緣層用前驅體層於含氧環境氣氛中加熱，藉此使得由鑭(La)與鋯(Zr)所構成之氧化物(可含不可避免之雜質)的閘極絕緣層以和閘極電極層相接的方式來形成。進而，此薄膜電晶體之製造方法，該通道形成製程係具有將以下(1)~(2)之各前驅體溶液作為起始材之通道用前驅體層於含氧環境氣氛中進行加熱之製程。
(1)以含銦(In)之前驅體、含鋅(Zn)之前驅體、以及含錫(Sn)之前驅體為溶質之第4前驅體溶液。
(2)以含銦(In)之前驅體、以及含鋅(Zn)之前驅體為溶質之第5前驅體溶液。
再者，此薄膜電晶體之製造方法，該通道形成製程係具有將該通道用前驅體層於含氧環境氣氛中進行加熱以形成以下(3)~(4)之通道用氧化物之製程。
(3)由銦(In)與鋅(Zn)與錫(Sn)所構成之第4氧化物。
(4)由銦(In)與鋅(Zn)所構成之第5氧化物。
依據此薄膜電晶體之製造方法，由於採用上述第4氧化物或是第5氧化物作為通道、並採用由鑭(La)與鋯(Zr)所構成之氧化物作為閘極絕緣層，而可製造於薄膜電晶體之各種特性(例如電場效應遷移度、磁滯之降低、ON/OFF比、或是次臨界特性(SS))優異之薄膜電晶體。進而，依據此薄膜電晶體之製造方法，能以不使用光微影法之相對簡潔的處理(例如噴墨法、網版印刷法、凹版/凸版印刷法、或是奈米壓印法)來 形成閘極絕緣層以及通道。進而，易於大面積化。從而，依據此薄膜電晶體之製造方法，可提供一種在工業性乃至於量產性優異之薄膜電晶體之製造方法。再者，依據此薄膜電晶體之製造方法，由於採用上述第4氧化物或是第5氧化物作為通道、並採用由鑭(La)與鋯(Zr)所構成之氧化物作為閘極絕緣層，故即便是低溫加熱處理也能製造可耐於元件使用之薄膜電晶體。
另一方面，本案中「壓紋」也稱為「奈米壓印」。
依據本發明之一薄膜電晶體，可實現閘極絕緣層以及通道均由氧化物所形成之高性能薄膜電晶體。此外，依據本發明之一薄膜電晶體之製造方法，由於以相對簡潔之處理來形成氧化物，而可提供一種在工業性乃至於量產性優異之薄膜電晶體之製造方法。
10‧‧‧基板
20,224‧‧‧閘極電極
222‧‧‧閘極電極用前驅體層
32,232‧‧‧閘極絕緣層用前驅體層
34,234‧‧‧閘極絕緣層
42,42a,42b,42c,242,242a,242b‧‧‧通道用前驅體層
44,44a,44b,44c,244,244a,244b‧‧‧通道
250‧‧‧ITO層
56,256‧‧‧汲極電極
58,258‧‧‧源極電極
100,100a,100b,100c,400,400a,400b,400c,500,500a,500b,600,600a,600b‧‧‧薄膜電晶體
50‧‧‧ITO層
90‧‧‧光阻膜
M1‧‧‧閘極絕緣層用模具
M2‧‧‧通道用模具
M3‧‧‧閘極電極用模具
M4‧‧‧源極/汲極電極用模具
圖1係顯示本發明之第1乃至第3實施形態之薄膜電晶體之製造方法一過程之截面示意圖。
圖2係顯示本發明之第1乃至第3實施形態之薄膜電晶體之製造方法一過程之截面示意圖。
圖3係顯示本發明之第1乃至第3實施形態之薄膜電晶體之製造方法一過程之截面示意圖。
圖4係顯示本發明之第1乃至第3實施形態之薄膜電晶體之製造方法一過程之截面示意圖。
圖5係顯示本發明之第1乃至第3實施形態之薄膜電晶體之製造方法一過程之截面示意圖。
圖6係顯示本發明之第1乃至第3實施形態之薄膜電晶體之製造方法一過程之截面示意圖。
圖7係顯示本發明之第1乃至第3實施形態之薄膜電晶體之製造方法一過程之截面示意圖。
圖8係顯示本發明之第1乃至第3實施形態之薄膜電晶體之製造方法一過程之截面示意圖。
圖9係顯示本發明之第1乃至第3實施形態之薄膜電晶體之全體構成及其製造方法一過程之截面示意圖。
圖10係顯示本發明之第1實施形態之薄膜電晶體之Vg-Id特性之圖。
圖11係顯示與本發明之第1實施形態之通道僅厚度不同之通道用氧化物所含氧原子之XPS(X-ray Photoelectron Spectroscopy)分析結果之圖。
圖12係顯示作為參見用測定對象之氧化物所含氧原子之XPS(X-ray Photoelectron Spectroscopy)分析結果之圖。
圖13係顯示與本發明之第1實施形態之通道僅厚度不同之通道用氧化物、以及作為參見用測定對象之氧化物表面之AFM像以及表面粗度之圖。
圖14係顯示本發明之第2實施形態之薄膜電晶體之Vg-Id特性之圖。
圖15係顯示本發明之第3實施形態之薄膜電晶體之Vg-Id特性之圖。
圖16係顯示本發明之第4實施形態之薄膜電晶體之製造方法一過程之截面示意圖。
圖17係顯示本發明之第4實施形態之薄膜電晶體之製造方法一過程之截面示意圖。
圖18係顯示本發明之第4實施形態之薄膜電晶體之製造方法一過程之截面示意圖。
圖19係顯示本發明之第4實施形態之薄膜電晶體之製造方法一過程之截面示意圖。
圖20係顯示本發明之第4實施形態之薄膜電晶體之製造方法一過程之截面示意圖。
圖21係顯示本發明之第4實施形態之薄膜電晶體之製造方法一過程之截面示意圖。
圖22係顯示本發明之第4實施形態之薄膜電晶體之全體構成及其製造方法一過程之截面示意圖。
圖23係顯示本發明之第5實施形態及其變形例之薄膜電晶體之製造方法一過程之截面示意圖。
圖24係顯示本發明之第5實施形態及其變形例之薄膜電晶體之製造方法一過程之截面示意圖。
圖25係顯示本發明之第5實施形態及其變形例之薄膜電晶體之製造方法一過程之截面示意圖。
圖26係顯示本發明之第5實施形態及其變形例之薄膜電晶體之製造方法一過程之截面示意圖。
圖27係顯示本發明之第5實施形態及其變形例之薄膜電晶體之製造方法一過程之截面示意圖。
圖28係顯示本發明之第5實施形態及其變形例之薄膜電晶體之製造方法一過程之截面示意圖。
圖29係顯示本發明之第5實施形態及其變形例之薄膜電晶體之製造方法一過程之截面示意圖。
圖30係顯示本發明之第5實施形態及其變形例之薄膜電晶體之製造方法一過程之截面示意圖。
圖31係顯示本發明之第5實施形態及其變形例之薄膜電晶體之製造方法一過程之截面示意圖。
圖32係顯示本發明之第5實施形態及其變形例之薄膜電晶體之全體構成及其製造方法一過程之截面示意圖。
圖33係顯示本發明之第5實施形態之薄膜電晶體之Vg-Id特性之圖。
圖34係顯示本發明之第5變形例之實施形態之薄膜電晶體之Vg-Id特性之圖。
圖35係顯示本發明之第6實施形態及其變形例之薄膜電晶體之製造方法一過程之截面示意圖。
圖36係顯示本發明之第6實施形態及其變形例之薄膜電晶體之製造方法一過程之截面示意圖。
圖37係顯示本發明之第6實施形態及其變形例之薄膜電晶體之製造方法一過程之截面示意圖。
圖38係顯示本發明之第6實施形態及其變形例之薄膜電晶體之製造方法一過程之截面示意圖。
圖39係顯示本發明之第6實施形態及其變形例之薄膜電晶體之製造方法一過程之截面示意圖。
圖40係顯示本發明之第6實施形態及其變形例之薄膜電晶體之全體構成及其製造方法一過程之截面示意圖。
基於所附圖式詳細說明本發明之實施形態之薄膜電晶體及其製造方法。此外，於此說明之際，若無特別提及，則全圖中針對共通部分係賦予共通參見符號。此外，圖中，本實施形態之要素未必彼此保有縮尺來記載。再者，為了便於觀看各圖式，一部分符號得以省略。
<第1實施形態>
1.本實施形態之薄膜電容器之全體構成
圖1乃至圖8分別為薄膜電晶體100(本實施形態之100a)之製造 方法一過程之截面示意圖。此外，圖9係本實施形態之薄膜電晶體100a之製造方法一過程以及全體構成之截面示意圖。如圖9所示般，於本實施形態之薄膜電晶體100a，於基板10上從下層起依序堆疊閘極電極20、閘極絕緣層34、通道44(本實施形態為通道44a)、源極電極58以及汲極電極56。
薄膜電晶體100a係採用所謂的底部閘極構造，然本實施形態不限定於此構造。從而，業界人士能以通常之技術常識參酌本實施形態之說明而藉由變更製程順序以形成頂部閘極構造。此外，本申請之溫度顯示係表示和基板接觸之加熱器的加熱面之表面溫度。此外，為了簡化圖式，針對從各電極之引出電極之圖案化記載予以省略。
基板10可適用例如高耐熱玻璃、SiO2/Si基板(亦即於矽基板上形成有氧化矽膜之基板。以下亦簡稱為「基板」)、氧化鋁(Al2O3)基板、STO(SrTiO)基板、於Si基板表面經由SiO2層以及Ti層而形成有STO(SrTiO)層之絕緣性基板等包含半導體基板(例如Si基板、SiC基板、Ge基板等)之各種絕緣性基材。
於閘極電極20之材料可適用例如鉑、金、銀、銅、鋁、鉬、鈀、釕、銥、鎢等高融點金屬或是其合金等之金屬材料。
本實施形態之薄膜電晶體100a，閘極絕緣層34係含有鑭(La)與鋯(Zr)之氧化物(其中，可含不可避免之雜質。以下，不限定於此材料之氧化物，關於其他材料之氧化物也相同)。關於閘極絕緣層34之鑭(La)與鋯(Zr)之原子數比，以鑭(La)為1時鋯(Zr)尤其在0.25以上4以下則可高準確度地獲致電晶體性能之效果。此外，閘極絕緣層34也稱為LZO層。
本實施形態之閘極絕緣層34之厚度以50nm以上300nm以下為佳。閘極絕緣層34之厚度上限並無特別制限，例如若超過300nm則可能對通道之界面特性產生影響而非所喜好者。另一方面，若其厚度 未達50nm則從漏電流增加、膜對於基板之被覆性劣化等觀點來看非所喜好者。
此外，閘極絕緣層34之比介電係數以3以上100以下為佳。若閘極絕緣層34之比介電係數超過100，由於時間常數變大而會成為妨礙電晶體之高速動作之主要因素；另一方面，若比介電係數未達3，則有可能降低閘極絕緣膜所致感應電荷量而造成元件特性劣化，故非所喜好者。再者，從前述觀點而言，比介電係數在15以上30以下為更佳。
本實施形態之通道44a係由含有銦(In)、鋅(Zn)、以及鋯(Zr)之通道用氧化物(於本實施形態為第1氧化物)所構成。此外，通道用氧化物當銦(In)為1時含有成為0.015以上0.075以下之原子數比的鋯(Zr)。如後述般，通道44a當銦(In)為1時之鋯(Zr)的原子數比為0.015以上0.075以下之薄膜電晶體可使得對於由銦(In)與鋅(Zn)所構成之氧化物之情況而言形成困難之抑制過度的氧缺陷成為可能。其結果，可額外提高薄膜電晶體之各種特性(例如磁滯降低、ON/OFF比、或是次臨界特性(SS))。
此外，本實施形態之通道用氧化物由於為非晶質相，被認為和相接於通道44a之閘極絕緣層34可得到良好之界面狀態。其結果，可形成具備良好電氣特性之薄膜電晶體。再者，含有銦(In)、鋅(Zn)以及鋯(Zr)之通道用氧化物所構成之通道44a也被稱為ZIZO層。
此外，通道44a之厚度為5nm以上80nm以下之薄膜電晶體，基於可高準確度地被覆閘極絕緣層34等之觀點、以及容易進行通道導電性之調制的觀點而言為適切的一態樣。
此外，本實施形態之源極電極58以及汲極電極56係由ITO(Indium Tin Oxide)所構成。
2.薄膜電晶體100a之製造方法
(1)閘極電極之形成
首先，如圖1所示般，閘極電極20係藉由公知之濺鍍法來於作為基材之SiO2/Si基板(以下簡稱為「基板」)10上來形成。
(2)閘極絕緣層之形成
其次，如圖2所示般，於閘極電極20上以公知之旋塗法來形成以含鑭(La)之前驅體以及含鋯(Zr)之前驅體為溶質之閘極絕緣層用前驅體溶液作為起始材之閘極絕緣層用前驅體層32。
作為本實施形態之閘極絕緣層用氧化物之含鑭(La)之前驅體之例為醋酸鑭。其他例方面可採用硝酸鑭、氯化鑭、或是各種鑭烷氧化物(例如鑭異丙氧化物、鑭丁氧化物、鑭乙氧化物、鑭甲氧基乙氧化物)。此外，作為本實施形態之閘極絕緣層用氧化物之含鋯(Zr)之前驅體之例為鋯丁氧化物。其他例方面可採用硝酸鋯、氯化鋯、或是其他各種鋯烷氧化物(例如鋯異丙氧化物、鋯丁氧化物、鋯乙氧化物、鋯甲氧基乙氧化物)。
之後，作為預備燒成係以既定時間於80℃以上250℃以下進行加熱。另一方面，可藉由此預備燒成而使得閘極絕緣層用前驅體層32中之溶劑充分蒸發，並可形成將來可成為塑性變形之特性的較佳凝膠狀態(被認為是熱分解前殘存有機鏈之狀態)。以更高精確度實現前述觀點之觀點而言，預備燒成溫度以80℃以上250℃以下為佳。此外，此溫度範圍也為其他材料之預備燒成之較佳溫度範圍。
再者，此預備燒成係在氧環境氣氛中或是大氣中(以下總稱為「含氧環境氣氛」)進行。於本實施形態，最終為了得到充分的閘極絕緣層34之厚度(例如約125nm)，係使得前述旋塗法所致閘極絕緣層用前驅體層32之形成與預備燒成反覆進行複數次。之後，作為正式燒成，係使得閘極絕緣層用前驅體層32於氧環境氣氛中(例如100體積%，但不限定於此。以下之「氧環境氣氛」也同樣)以既定時間、於350℃ 以上550℃以下進行加熱，而如圖3所示般，於閘極電極20上形成由鑭(La)與鋯(Zr)所構成之氧化物的閘極絕緣層34。
另一方面，本實施形態之閘極絕緣層34係藉由對以含鑭(La)之前驅體以及含鋯(Zr)之前驅體為溶質之閘極絕緣層用前驅體溶液進行燒成而形成。本申請案中也將前述般以前驅體溶液作為起始材而對其進行燒成來形成閘極絕緣層34或其他氧化物層之方法簡單稱為「溶液法」。
(3)通道之形成
之後，如圖4所示般，於閘極絕緣層34上以公知旋塗法來形成通道用前驅體層42a。於本實施形態係形成以含銦(In)之前驅體、含鋅(Zn)之前驅體、以及當前述銦(In)為1時成為0.015以上0.075以下之原子數比的鋯(Zr)之前驅體為溶質之通道用前驅體溶液(於本實施形態為第1前驅體溶液)作為起始材之通道用前驅體層42a。
之後，在預備燒成方面係將通道用前驅體層42a以既定時間、於80℃以上250℃以下之範圍進行加熱。之後，在正式燒成方面係將通道用前驅體層42a於氧環境氣氛中以既定時間在350℃以上550℃以下之範圍內進行加熱，藉此，如圖5所示般，於閘極絕緣層34上形成由銦(In)、鋅(Zn)、以及鋯(Zr)所構成之氧化物的通道44a。
此處，作為本實施形態之通道44a的含銦(In)之前驅體之例可採用乙醯丙酮銦。其他例方面可採用醋酸銦、硝酸銦、氯化銦、或是各種銦烷氧化物(例如銦異丙氧化物、銦丁氧化物、銦乙氧化物、銦甲氧基乙氧化物)。此外，作為本實施形態之通道44a之含鋅(Zn)之前驅體之例為氯化鋅。其他例方面可採用氯化鋅、硝酸鋅、醋酸鋅、或是各種鋅烷氧化物(例如鋅異丙氧化物、鋅丁氧化物、鋅乙氧化物、鋅甲氧基乙氧化物)。此外，作為本實施形態之通道44a之含鋯(Zr)之前驅體之例為鋯丁氧化物。其他例方面可採用硝酸鋯、氯化鋯、或是其他各 種鋯烷氧化物(例如鋯異丙氧化物、鋯丁氧化物、鋯乙氧化物、鋯甲氧基乙氧化物)。
(4)源極電極以及汲極電極之形成
之後，如圖6所示般，於通道44a上以公知光微影法來形成經圖案化之光阻膜90之後，於通道44a以及光阻膜90上以公知濺鍍法來形成ITO層50。本實施形態之靶材為例如含5wt%氧化錫(SnO2)之ITO，係於室溫下形成者。之後，一旦去除光阻膜90，則如圖7所示般，於通道44a上形成ITO層50所致汲極電極56以及源極電極58。
之後，於汲極電極56、源極電極58、以及通道44a上形成以公知光微影法所圖案化之光阻膜90後，將光阻膜90、汲極電極56之一部分、以及源極電極58之一部分作為遮罩，利用公知之氬(Ar)電漿以乾式蝕刻法來去除露出之通道44a。其結果，藉由形成經圖案化之通道44a來製造薄膜電晶體100a。
3.薄膜電晶體100a之特性
其次，為了更詳細地說明第1實施形態而說明實施例1，但本實施形態不限定於此例。關於實施例1係利用以下之方法來調查薄膜電晶體100a之特性。
(實施例1)
於實施例1，首先，於基板10上形成作為閘極電極20之200nm厚的鉑(Pt)層。鉑層係以公知之濺鍍法來形成。實施例1中，於SiO2上形成約10nm厚之TiOX膜(未圖示)。
其次，於閘極電極層上以公知旋塗法來形成以含鑭(La)之前驅體以及含鋯(Zr)之前驅體為溶質之閘極絕緣層用前驅體溶液作為起始材之閘極絕緣層用前驅體層32。含鑭(La)之前驅體為醋酸鑭。含鋯(Zr)之前驅體為鋯丁氧化物。之後，在預備燒成方面係以約5分鐘於250 ℃進行加熱。實施例1中係使得旋塗法所致前驅體層之形成與預備燒成反覆進行5次。
之後，作為正式燒成係將前驅體層於氧環境氣氛中以約20分鐘於550℃進行加熱來得到閘極絕緣層34。閘極絕緣層34之厚度為約125nm。再者，各層之膜厚係利用觸針法來求出各層與基板10之段差。此外，本實施例之閘極絕緣層34為由鑭(La)與鋯(Zr)所構成之氧化物，含有當鑭(La)為1時成為0.25以上4以下之原子數比的鋯(Zr)。
之後，於閘極絕緣層34上以公知旋塗法來形成以含銦(In)之前驅體、含鋅(Zn)之前驅體、以及含鋯(Zr)之前驅體為溶質之通道用前驅體溶液(第1前驅體溶液)作為起始材之通道用前驅體層42a。再者，作為通道用前驅體層42a之含銦(In)之前驅體係採用銦乙醯丙酮。此外，作為通道用前驅體層42a之含鋅(Zn)之前驅體係採用鋅丁氧化物。此外，作為含鋯(Zr)之前驅體係採用鋯丁氧化物。
其次，在預備燒成方面，係將通道用前驅體層以約5分鐘於250℃進行加熱。之後，在正式燒成方面，係將通道用前驅體層於氧環境氣氛中於500℃以約10分鐘進行加熱，來形成由銦(In)、鋅(Zn)、以及鋯(Zr)所構成之通道用氧化物層。實施例1之通道用氧化物層之銦(In)與鋅(Zn)與鋯(Zr)之原子數比，當銦(In)為1時則鋅(Zn)為0.5而鋯(Zr)為0.05。此外，通道用氧化物層之厚度為約20nm。之後，如第1實施形態般形成源極電極以及汲極電極。
(1)電流-電壓特性
圖10係顯示薄膜電晶體100a之Vg-Id特性之圖。再者，圖10之VD係於薄膜電晶體100a之源極電極58與汲極電極56間所施加之電壓(V)。此外，表1係表示薄膜電晶體100a之次臨界特性(SS)、電場效應遷移度(μFE)、以及ON/OFF比。
【表1】
如圖10以及表1所示般，對第1實施形態之薄膜電晶體100a之Vg-Id特性進行調查之結果，次臨界特性(SS)為600mV/dec.，電場效應遷移度(μFE)為4cm2/Vs。此外，ON/OFF比為超過108的級數。從而，確認了雖構成薄膜電晶體100a之閘極絕緣層以及通道為氧化物層且採用了溶液法來形成，但仍可充分發揮電晶體之機能。再者，於此例中，正式燒成之溫度雖為500℃，但從發明者之實驗結果確認了正式燒成之加熱溫度只要在350℃以上500℃以下即可發揮薄膜電晶體之機能。進而，確認了只要正式燒成之加熱溫度在450℃以上500℃以下即可提升電晶體之各電氣特性之安定性。
(2)比介電係數
於實施例1中，比介電係數係使用東陽技術公司製之1260-SYS型寬帶頻介電係數測定系統。其結果，測定閘極絕緣層之氧化物比介電係數的結果為大約20以上25以下。
(3)利用XRD分析之結晶構造解析
針對實施例1之通道利用X射線繞射(XRD：X-Ray Diffraction)裝置進行了分析。其結果，由於並未觀察到特徴性波峰，得知構成通道之通道用氧化物為非晶質相。於本實施例，由於通道用氧化物(第1氧化物)含有鋯(Zr)，而可相對地容易形成非晶質相，故可提高氧化物之層平坦性。進而，由於可相對地容易形成非晶質相，故與閘極絕緣層可形成良好的界面。
(4)利用XPS測定裝置對氧化物中之氧原子分析
針對與實施例1之通道僅厚度不同之通道用氧化物所含氧原子利用XPS(X-ray Photoelectron Spectroscopy)測定裝置對氧化物中之氧原子進行分析。具體而言，此分析對象為由約30nm厚之銦(In)、鋅(Zn)、以及鋯(Zr)所構成之氧化物。從而，此氧化物實質上可說是通道用氧化物(第1氧化物)。
圖11係顯示此銦(In)、鋅(Zn)、以及鋯(Zr)所構成之氧化物所含氧原子之XPS分析結果之圖。此外，圖12係顯示作為參見用測定對象之氧化物所含氧原子之XPS分析結果之圖。再者，此參見用測定對象為由銦(In)以及鋅(Zn)所構成之(從而不含鋯(Zr))氧化物，除了材料不同外，係和第1實施形態以同樣的溶液法來形成。此外，圖11之(a1)以及圖12之(a2)被認為是源自於金屬-氧鍵結之波峰。例如ZIZO層之情況，圖11之(a1)以及圖12之(a2)的波峰被認為是顯示O2-與Zr或是In或是Zn之鍵結的波峰。此外，圖11之(c1)以及圖12之(c2)被認為是源自前述氧化物中之表面之H2O、O2、或是CO2的弱氧鍵結的波峰。此外，圖11之(b1)以及圖12之(b2)為531eV以上532eV以下(可說是531eV附近)之波峰，被認為是反映前述氧化物中之氧缺陷狀況、或是源自氧化物中之氧缺陷狀態之波峰。
如圖11以及圖12所示般，可知含鋯(Zr)之氧化物相較於不含鋯(Zr)之氧化物在531.9eV附近之波峰變小。更具體而言，圖11所示(b1)中，當氧原子之總數為1時之起因於531.9eV附近波峰的氧原子數為0.200。此外，於圖12所示(b2)中，氧原子之總數為1時之起因於531.9eV附近波峰的氧原子數為0.277。
之後經由發明者進一步分析，獲知隨著增加該氧化物中之鋯(Zr)含有量則531.9eV附近之波峰會逐漸變小。從而，一般認為藉由形成圖11所示(b1)之波峰狀況，則氧的缺陷會受到抑制。從而，圖11所示(b1)之波峰狀況被認為有助於使得電晶體動作之際調整為適切的載體 濃度以及提高其與閘極絕緣膜之界面特性。此外，尤其，當氧原子之總數為1時，上述起因於531eV以上532eV以下之範圍內的波峰之氧原子之數只要在0.19以上0.21以下，由於可抑制過度的氧缺陷，故有助於提高薄膜電晶體之各種特性(例如磁滯之降低、ON/OFF比、或是次臨界特性(SS))。
(5)利用AFM對氧化物表面之觀察及其表面粗度之分析
再者，進行了與實施例1之通道僅厚度不同之通道用氧化物的AFM(Atomic force microscopy)像的觀察及其表面粗度之分析。圖13係顯示該通道用氧化物以及作為參見用測定對象之氧化物表面的AFM像與表面粗度之圖。
具體而言，與XPS分析結果之情況同樣地，以約30nm厚之銦(In)、鋅(Zn)、以及鋯(Zr)所構成之氧化物(圖13之試料A)為分析對象。從而，此氧化物實質上也可說是通道用氧化物(第1氧化物)。此外，由銦(In)以及鋅(Zn)所構成之(從而不含鋯(Zr))氧化物，除了材料不同外，和第1實施形態以同樣的溶液法所形成者(圖13之試料B)也作為參見用測定對象來分析。
如圖13所示般，以表面粗度之觀點而言，確認了含鋯(Zr)之氧化物相較於不含鋯(Zr)之氧化物有小的均方根(RMS：Root Mean Square)之值。此外，經由之後發明者之進一步分析，獲知隨著增加其氧化物中之鋯(Zr)的含有量則RMS之值會逐漸變小。從而，得知實施例1之通道藉由含鋯(Zr)可提高平坦性。此平坦性之高度尤其有助於提升當形成具有堆疊構造之薄膜電晶體時的尺寸精度，且攸關通道與閘極絕緣膜之界面特性的提升。
如上述般，本實施形態之薄膜電晶體100a顯然可實現薄膜電晶體之良好電氣特性。此外，依據本實施形態之薄膜電晶體100a之製造方法，由於閘極絕緣層以及通道係由氧化物所構成，且係使用溶液 法所形成，故相較於以往之方法可輕易達成大面積化並可額外提高工業性乃至量產性。
<第2實施形態>
1.本實施形態之薄膜電容器之全體構成
圖1乃至圖8分別為本實施形態之薄膜電晶體100b之製造方法一過程之截面示意圖。此外，圖9之截面示意圖係顯示本實施形態之薄膜電晶體100b之製造方法一過程以及全體構成。
本實施形態除了薄膜電晶體100b之通道44b為含有銦(In)與鋯(Zr)之通道用氧化物這點以外，其餘和第1實施形態同樣。從而，關於薄膜電晶體100b之構成僅就和圖9之第1實施形態不同之構成來說明。
如圖9所示般，本實施形態之薄膜電晶體100b，係於基板10上從下層起依序堆疊閘極電極20、閘極絕緣層34、通道44(於本實施形態為通道44b)、源極電極58以及汲極電極56。
通道44b係由含銦(In)以及鋯(Zr)之通道用氧化物(於本實施形態為第2氧化物)所構成。此外，通道用氧化物含有當銦(In)為1時成為0.055以上0.16以下之原子數比的鋯(Zr)。再者，通道44b中之當銦(In)為1時之鋯(Zr)的原子數比為0.055以上0.16以下之薄膜電晶體，將使得於銦(In)所構成之氧化物的情況下形成困難之抑制過度的氧缺陷成為可能。其結果，可額外提高薄膜電晶體之各種特性(例如磁滯之降低、ON/OFF比、或是次臨界特性(SS))。再者，含有銦(In)以及鋯(Zr)之通道用氧化物所構成之通道44b也稱為IZO層。
2.薄膜電晶體100b之製造方法
薄膜電晶體100b之製造方法亦如圖4所示般於閘極絕緣層34上以公知旋塗法來形成通道用前驅體層42b。於本實施形態，係形成以含銦(In)之前驅體以及含有當前述銦(In)為1時成為0.055以上0.16以 下之原子數比的鋯(Zr)之前驅體為溶質之通道用前驅體溶液(於本實施形態為第2前驅體溶液)作為起始材之通道用前驅體層42b。
之後，在預備燒成方面，係將通道用前驅體層42b以既定時間於80℃以上250℃以下之範圍進行加熱。之後，在正式燒成方面，係將通道用前驅體層42b於氧環境氣氛中以既定時間在350℃以上550℃以下之範圍進行加熱，藉此，如圖5所示般，於閘極絕緣層34上形成由銦(In)與鋯(Zr)所構成之氧化物的通道44b。再者，含銦(In)或是含鋯(Zr)之前驅體之例係和第1實施形態之例相同。
3.薄膜電晶體100b之特性
其次，為了更詳細地說明第2實施形態而說明實施例2，但本實施形態不限定於此例。關於實施例2係利用以下之方法來調查薄膜電晶體100a之特性。
(實施例2)
於實施例2中，作為通道用氧化物層之含銦(In)之前驅體為銦乙醯丙酮。此外，作為通道用氧化物層之含鋯(Zr)之前驅體為鋯丁氧化物。除此之外，係以和實施例1同樣的條件來製作薄膜電晶體100b。此外，通道用氧化物層之銦(In)與鋯(Zr)之原子數比當銦(In)為1時鋯(Zr)為0.11。此外，通道用氧化物層之厚度為約20nm。
(1)電流-電壓特性
圖14係顯示薄膜電晶體100b之Vg-Id特性之圖。圖14之VD係對於薄膜電晶體100b之源極電極58與汲極電極56間所施加之電壓(V)。此外，表2係表示薄膜電晶體100b之次臨界特性(SS)、電場效應遷移度(μFE)、以及ON/OFF比。
如圖14以及表2所示般，對第2實施形態之薄膜電晶體100b之Vg-Id特性進行調查之結果，次臨界特性(SS)為75mV/dec.，電場效應遷移度(μFE)為102cm2/Vs。此外，ON/OFF比為大約106至107之級數。從而，確認薄膜電晶體100b可發揮電晶體之良好特性。
(2)比介電係數
於實施例2，對比介電係數進行測定之結果，若測定閘極絕緣層之氧化物的比介電係數則為大約20以上25以下。
(3)利用XRD分析之結晶構造解析
針對實施例2之通道以X射線繞射(XRD：X-Ray Diffraction)裝置進行了分析。其結果，由於並未觀察到特徴性波峰，可知構成通道之通道用氧化物為非晶質相。於本實施例中，由於通道用氧化物(第2氧化物)含有鋯(Zr)，可相對地容易形成非晶質相，而可提高氧化物層之平坦性。進而，由於可相對地容易形成非晶質相，故其與閘極絕緣層可形成良好的界面。
如上述般，本實施形態之薄膜電晶體100b可實現作為薄膜電晶體之良好電氣特性。此外，依據本實施形態之薄膜電晶體100b之製造方法，由於閘極絕緣層以及通道係由氧化物所構成，且係使用溶液法來形成，故相較於以往之方法可輕易達成大面積化，且工業性乃至量產性可格外提高。
<第3實施形態>
1.本實施形態之薄膜電容器之全體構成
圖1乃至圖8分別為本實施形態之薄膜電晶體100c之製造方法一過程之截面示意圖。此外，圖9之截面示意圖係顯示本實施形態之薄膜電晶體100c之製造方法一過程以及全體構成。
本實施形態，除了薄膜電晶體100c之通道44c為含銦(In)與鑭(La)之通道用氧化物這點以外，係和第1實施形態同樣。從而，針對薄膜電晶體100c之構成僅就和圖9之第1實施形態不同之構成來說明。
如圖9所示般，本實施形態之薄膜電晶體100c係於基板10上從下層起依序堆疊閘極電極20、閘極絕緣層34、通道44(本實施形態為通道44c)、源極電極58以及汲極電極56。
通道44c係由含銦(In)以及鑭(La)之通道用氧化物(本實施形態為第3氧化物)所構成。此外，通道用氧化物係含有當銦(In)為1時成為0.055以上0.16以下之原子數比的鑭(La)。再者，通道44c中當銦(In)為1時之鑭(La)的原子數比為0.055以上0.16以下之薄膜電晶體將使得當為銦(In)所構成之氧化物的情況下形成困難之抑制過度氧缺陷成為可能。其結果，可額外提高薄膜電晶體之各種特性(例如磁滯之降低、ON/OFF比、或是次臨界特性(SS))。再者，由含銦(In)以及鑭(La)之通道用氧化物所構成之通道44c也稱為LIO層。
2.薄膜電晶體100c之製造方法
於薄膜電晶體100c之製造方法亦如圖4所示般於閘極絕緣層34上以公知旋塗法來形成通道用前驅體層42c。於本實施形態，係形成以含有銦(In)之前驅體以及當前述銦(In)為1時成為0.055以上0.16以下之原子數比的鑭(La)之前驅體為溶質之通道用前驅體溶液(本實施形態為第3前驅體溶液)作為起始材之通道用前驅體層42c。
之後，在預備燒成方面，係將通道用前驅體層42c以既定時間在80℃以上250℃以下之範圍進行加熱。之後，在正式燒成方面，係將 通道用前驅體層42c於氧環境氣氛中以既定時間在350℃以上550℃以下之範圍進行加熱，藉此，如圖5所示般，於閘極絕緣層34上形成由銦(In)與鑭(La)所構成之氧化物的通道44c。再者，含銦(In)或是含鑭(La)之前驅體之例係和第1實施形態之例相同。
3.薄膜電晶體100c之特性
其次，為了更詳細地說明第3實施形態而說明實施例3，但本實施形態不限定於此例。針對實施例3係利用以下之方法來調查薄膜電晶體100c之特性。
(實施例3)
於實施例3，作為通道用氧化物層之含銦(In)之前驅體係銦乙醯丙酮。此外，作為通道用氧化物層之含鑭(La)之前驅體為乙酸鑭。除此之外，係以和實施例1同樣的條件來製作薄膜電晶體100c。此外，通道用氧化物層之銦(In)與鑭(La)之原子數比，當銦(In)為1時鑭(La)為0.11。此外，通道用氧化物層之厚度為約20nm。
(1)電流-電壓特性
圖15係顯示薄膜電晶體100c之Vg-Id特性之圖。圖15之VD係於薄膜電晶體100c之源極電極58與汲極電極56間所施加之電壓(V)。此外，表3係顯示薄膜電晶體100c之次臨界特性(SS)、電場效應遷移度(μFE)、以及ON/OFF比。
如圖15以及表3所示般，對第3實施形態之薄膜電晶體100c之 Vg-Id特性進行調查之結果，次臨界特性(SS)為64mV/dec.，電場效應遷移度(μFE)為51cm2/Vs。此外，ON/OFF比為大約106乃至107之級數。從而，確認了薄膜電晶體100c可發揮作為電晶體之良好特性。
(2)比介電係數
於實施例3中，測定比介電係數之結果，若測定閘極絕緣層之氧化物的比介電係數則為大約20以上25以下。
(3)利用XRD分析之結晶構造解析
針對實施例3之通道利用X射線繞射(XRD：X-Ray Diffraction)裝置進行了分析。其結果，由於並未觀察到特徴性波峰，可知構成通道之通道用氧化物為非晶質相。於本實施例，由於通道用氧化物(第3氧化物)含有鋯(Zr)，而可相對地容易形成非晶質相，故可提高氧化物層之平坦性。進而，由於可相對地容易形成非晶質相，故其和閘極絕緣層可形成良好的界面。
如上述般，本實施形態之薄膜電晶體100c顯然可實現作為薄膜電晶體之良好電氣特性。此外，依據本實施形態之薄膜電晶體100c之製造方法，由於閘極絕緣層以及通道係藉由氧化物所構成，且係使用溶液法所形成，故相較於以往之方法可輕易達成大面積化，且工業性乃至於量產性可格外提高。
<第4實施形態>
於本實施形態，除了於第1實施形態之一部分層之形成過程中施行了壓紋加工這點以外，其餘和第1實施形態同樣。從而，和第1實施形態為重複之說明予以省略。
1.薄膜電晶體400a之製造方法
圖16乃至圖21分別為薄膜電晶體400(本實施形態之400a)之製造方法一過程之截面示意圖。此外，圖22係本實施形態之薄膜電晶 體400a之製造方法一過程以及全體構成之截面示意圖。再者，為了簡化圖式，針對來自各電極之引出電極之圖案化的記載予以省略。
(1)閘極電極之形成
首先，如圖16所示般，閘極電極20係以公知濺鍍法、光微影法、以及蝕刻法來形成於基板10上。再者，本實施形態之閘極電極20之材料為鉑(Pt)。
(2)閘極絕緣層之形成
其次，於基板10以及閘極電極20上和第1實施形態同樣地形成以含鑭(La)之前驅體以及含鋯(Zr)之前驅體為溶質之前驅體溶液作為起始材之閘極絕緣層用前驅體層32。之後，在含氧環境氣氛中，於80℃以上250℃以下進行加熱之狀態下做預備燒成。
於本實施形態，對於僅進行過預備燒成之閘極絕緣層用前驅體層32施以壓紋加工。具體而言，為了進行閘極絕緣層之圖案化，如圖17所示般，在加熱至80℃以上300℃以下之狀態下，使用閘極絕緣層用模具M1，以1MPa以上20MPa以下之壓力施行壓紋加工。其結果，藉由本實施形態之閘極絕緣層用模具M1來形成層厚為約50nm~約300nm之閘極絕緣層用前驅體層32。
之後，對閘極絕緣層用前驅體層32進行全面蝕刻，藉此，如圖18所示般，從對應於閘極絕緣層之區域以外的區域來去除閘極絕緣層用前驅體層32(對閘極絕緣層用前驅體層32全面進行之蝕刻製程)。再者，本實施形態之閘極絕緣層用前驅體層32之蝕刻製程雖採行不使用真空程序之濕式蝕刻技術來進行，但利用採行電漿之所謂的乾式蝕刻技術來做蝕刻亦無妨。
之後，以既定時間、作為正式燒成以500℃以上600℃以下進行加熱，藉此，如圖19所示般，於基板10以及閘極電極20上形成閘極絕緣層34。
(3)通道之形成
對於僅進行過預備燒成之通道用前驅體層42(本實施形態之42a)施以壓紋加工。首先，於閘極絕緣層34以及基板10上與第1實施形態同樣地形成以含銦(In)之前驅體、含鋅(Zn)之前驅體、以及含鋯(Zr)之前驅體為溶質之通道用前驅體溶液作為起始材之通道用前驅體層42a。之後，與第1實施形態同樣地在預備燒成方面係將通道用前驅體層42a以既定時間在350℃以上550℃以下之範圍進行加熱。
其次，如圖20所示般，在加熱至80℃以上300℃以下之狀態下，使用通道用模具M2，以1MPa以上20MPa以下之壓力來對通道用前驅體層42a施行壓紋加工。其結果，形成層厚為約50nm以上約300nm以下之通道用前驅體層42a。之後，以既定時間，在350℃以上550℃以下之範圍進行正式燒成，藉此，如圖21所示般，於閘極絕緣層34上形成由銦(In)、鋅(Zn)、以及鋯(Zr)所構成之通道44(本實施形態之通道44a)。
(4)源極電極以及汲極電極之形成
其次，和第1實施形態同樣地於通道44a上利用公知光微影法來形成經圖案化之光阻膜之後，於通道44a以及光阻膜上以公知濺鍍法來形成ITO層。之後，一旦去除光阻膜，則如圖22所示般，於通道44a上形成為ITO層之汲極電極56以及源極電極58。
於本實施形態，對於獲得了高塑性變形能力之前驅體層施行壓紋加工。其結果，即便施行壓紋加工際所施加之壓力為1MPa以上20MPa以下如此之低壓力，各前驅體層仍可跟隨於模具之表面形狀來變形，能以高精度形成所希望之壓紋構造。此外，藉由將該壓力設定在1MPa以上20MPa以下此一低壓力範圍，則施行壓紋加工之際不易損傷模具，且有利於大面積化。
此處，將上述壓力設定在「1MPa以上20MPa以下」範圍內係基於以下之理由。首先，當該壓力未達1MPa之情況，會有因壓力過低而無法對各前驅體層進行壓紋之情況。另一方面，只要該壓力有達20MPa即可充分對前驅體層進行壓紋，故無需施加更高之壓力。從前述觀點而言，於上述第4實施形態之壓紋製程中，以介於2MPa以上10MPa以下之範圍內的壓力來施行壓紋加工為更佳。
再者，於第4實施形態雖對於第1實施形態之閘極絕緣層34以及通道44a施行了壓紋加工，但壓紋加工之對象不限定於此。例如，也可對於第2以及第3實施形態之閘極絕緣層34以及通道44b、44c施行壓紋加工，藉以形成壓紋構造。圖16乃至圖22係顯示於第2實施形態之閘極絕緣層34以及通道44b之形成過程中施行了壓紋加工之薄膜電晶體400b之製造方法一過程或是其全體構造，且顯示了於第3實施形態之閘極絕緣層34以及通道44c之形成過程中施行了壓紋加工之薄膜電晶體400c之製造方法一過程或是其全體構造。
如上述般，於本實施形態係採用了對閘極絕緣層34以及通道44施行壓紋加工以形成壓紋構造之「壓紋製程」。藉由採用此壓紋製程，則真空程序或使用光微影法之程序、或是紫外線之照射程序等需要相對長時間以及/或是昂貴設備之程序將變得不需要。從而，薄膜電晶體400及其製造方法在工業性乃至量產性極為優異。
<第5實施形態>
1.本實施形態之薄膜電容器之全體構成
圖23乃至圖31分別為薄膜電晶體500(本實施形態之500a)之製造方法一過程之截面示意圖。此外，圖32係本實施形態之薄膜電晶體500a之製造方法一過程以及全體構成之截面示意圖。如圖32所示般，本實施形態之薄膜電晶體500a係於基板10上從下層起依序堆疊閘極電極224、閘極絕緣層234、通道244(本實施形態為通道244a)、 源極電極258以及汲極電極256。
薄膜電晶體500a係採用所謂的底部閘極構造，但本實施形態不限定於此構造。從而，業界人士能依據通常之技術常識而參酌本實施形態之說明來變更製程順序藉以形成頂部閘極構造。此外，本申請之溫度顯示係表示與基板10接觸之加熱器的加熱面之表面溫度。此外，為了簡化圖式，針對來自各電極之引出電極之圖案化的記載予以省略。
基板10係和第1實施形態同樣地可適用例如高耐熱玻璃、SiO2/Si基板、氧化鋁(Al2O3)基板、STO(SrTiO)基板、於Si基板表面隔著SiO2層以及Ti層而形成有STO(SrTiO)層之絕緣性基板等包含半導體基板(例如Si基板、SiC基板、Ge基板等)之各種絕緣性基材。
於本實施形態之薄膜電晶體500a，閘極電極224係含有鉍(Bi)與釕(Ru)之氧化物。再者，誠如於第1實施形態所述般，不僅是此材料之氧化物即便於其他材料之氧化物也可含不可避免之雜質。
本實施形態之薄膜電晶體500a，閘極絕緣層234係含有鑭(La)與鋯(Zr)之氧化物。
此處，本實施形態之閘極電極224之厚度為約100nm，閘極絕緣層234之厚度為約150nm以上約170nm以下，但本實施形態之閘極電極224之厚度或是閘極絕緣層234之厚度不限定於前述各數值。
本實施形態之通道244a係由含銦(In)、鋅(Zn)、以及錫(Sn)之通道用氧化物(本實施形態為第4氧化物)所構成。此外，通道用氧化物係含有當銦(In)為1時成為0.15以上0.75以下之原子數比的鋅(Zn)。此外，通道用氧化物係含有當銦(In)為1時成為0.5以上2以下之原子數比的錫(Sn)。
此外，通道244a之厚度為約20nm。再者，和本實施形態之閘極電極224以及閘極絕緣層234之厚度同樣地，本實施形態之通道244a之 厚度不限定於20nm。
此外，本實施形態之源極電極258以及汲極電極256係由ITO(indium tin oxide)所構成。
2.薄膜電晶體500a之製造方法
(1)閘極電極之形成
本實施形態之閘極電極224係由溶液法所形成。如前述般，本申請案也將以前驅體溶液為起始材而對其進行燒成來形成閘極電極224、閘極絕緣層234、或是其他氧化物層的方法簡單稱為「溶液法」。
首先，如圖23所示般，於基板10上以公知旋塗法來形成以含鉍(Bi)之前驅體以及含釕(Ru)之前驅體為溶質之閘極電極用前驅體溶液作為起始材之閘極電極用前驅體層222。
作為本實施形態之閘極電極用氧化物之含鉍(Bi)之前驅體之例為醋酸鉍。此外，作為本實施形態之閘極電極用氧化物之含釕(Ru)之前驅體之例為醋酸亞硝基三釕(Ruthenium(III)nitrosylactate)。
之後，在預備燒成方面係以既定時間(例如5分鐘)、於80℃以上300℃以下進行加熱。再者，此預備燒成係在氧環境氣氛中或是大氣中(以下也總稱為「含氧環境氣氛」)進行。於本實施形態，最終為了得到充分的閘極電極224之厚度(例如約100nm)，可使得前述旋塗法所進行之閘極電極用前驅體層222之形成與預備燒成例如反覆進行5次。之後，在正式燒成方面係將閘極電極用前驅體層222於氧環境氣氛中(例如100體積%，但不限定於此。以下之「氧環境氣氛」也同樣)、以既定時間(例如20分鐘)在350℃以上440℃以下進行加熱，而如圖24所示般，於基板10上形成由鉍(Bi)與釕(Ru)所構成之氧化物的閘極絕緣層224。
(2)閘極絕緣層之形成
其次，如圖25所示般，於閘極電極224上以公知旋塗法來形成以含鑭(La)之前驅體以及含鋯(Zr)之前驅體為溶質之閘極絕緣層用前驅體溶液作為起始材之閘極絕緣層用前驅體層232。
作為本實施形態之閘極絕緣層用氧化物之含鑭(La)之前驅體之例為鑭甲氧基乙氧化物(Lanthanum methoxyethoxide)。此外，作為本實施形態之閘極絕緣層用氧化物之含鋯(Zr)之前驅體之例為鋯異丙氧化物(Zirconium isopropoxide)。
之後，在預備燒成方面係以既定時間(例如5分鐘)於80℃以上300℃以下進行加熱。再者，此預備燒成係於含氧環境氣氛中進行。本實施形態，最終為了獲得充分的閘極絕緣層234之厚度(例如約150以上約170nm以下)，係使得前述旋塗法所進行之閘極絕緣層用前驅體層232之形成與預備燒成例如反覆進行5次。之後，在正式燒成方面，係將閘極絕緣層用前驅體層232於氧環境氣氛中以既定時間(例如20分鐘)在350℃以上440℃以下進行加熱，藉此，如圖26所示般，於閘極電極224上形成由鑭(La)與鋯(Zr)所構成之氧化物的閘極絕緣層234。
(3)通道之形成
之後，如圖27所示般，於閘極絕緣層234上以公知旋塗法來形成通道用前驅體層242a。於本實施形態係形成以含銦(In)之前驅體、含鋅(Zn)之前驅體、以及含錫(Sn)之前驅體為溶質之通道用前驅體溶液(本實施形態為第4前驅體溶液)作為起始材之通道用前驅體層242a。
之後，在預備燒成方面，係將通道用前驅體層242a以既定時間(例如5分鐘)、於80℃以上300℃以下進行加熱。之後，在正式燒成方面，係將通道用前驅體層242a於氧環境氣氛中以既定時間(例如20分鐘)在350℃以上440℃以下進行加熱，藉此，如圖28所示般，於閘極絕 緣層234上形成由銦(In)、鋅(Zn)、以及錫(Sn)所構成之氧化物的通道244a。
此處，作為本實施形態之通道244a的含銦(In)之前驅體之例為銦甲氧基乙氧化物(Indium methoxyethoxide)。此外，作為本實施形態之通道244a之含鋅(Zn)之前驅體之例為鋅甲氧基乙氧化物(Zinc methoxyethoxide)。此外，作為本實施形態之通道244a之含錫(Sn)之前驅體之例為四異丙氧基錫(Tin tetraisopropoxide)。
(4)源極電極以及汲極電極之形成
之後，如圖29所示般，於通道244a上以公知光微影法來形成經圖案化之光阻膜90之後，於通道244a以及光阻膜90上以公知濺鍍法來形成ITO層250。本實施形態之靶材係例如含有5wt%氧化錫(SnO2)之ITO，係於室溫下形成者。之後，一旦去除了光阻膜90，則如圖30所示般，於通道244a上形成ITO層250所產生之汲極電極256以及源極電極258。再者，本實施形態之ITO層250之厚度為約130nm，但ITO層250之厚度不限定於此厚度。
之後，如圖31所示般，於汲極電極256、源極電極258、以及通道244a上以公知光微影法來形成經圖案化之光阻膜90之後，以光阻膜90、汲極電極256之一部分、以及源極電極258之一部分為遮罩，利用公知氬(Ar)電漿之乾式蝕刻法來將露出之通道244a予以去除。其結果，如圖32所示般，藉由形成經圖案化之通道244a來製造薄膜電晶體500a。
3.薄膜電晶體500a之特性
其次，對第5實施形態所製造之薄膜電晶體500a之電氣特性進行了調查。
(1)電流-電壓特性
圖33係顯示薄膜電晶體500a之Vg-Id特性之圖。再者，圖33之VD為2V，為在薄膜電晶體500a之源極電極258與汲極電極256間所施加之電壓(V)。此外，表4係顯示了薄膜電晶體500a之次臨界特性(SS)、電場效應遷移度(μFE)、以及ON/OFF比。
如圖33以及表4所示般，對第5實施形態之薄膜電晶體500a之Vg-Id特性進行調查之結果，次臨界特性(SS)為70mV/dec.以上80mV/dec.以下，電場效應遷移度(μFE)為425.6cm2/Vs。此外，ON/OFF比為超過106之級數。從而，確認了雖構成薄膜電晶體500a之閘極電極、閘極絕緣層、以及通道為氧化物層，且係採用溶液法所形成者，但可充分發揮電晶體之機能。
如上述般，本實施形態之薄膜電晶體500a顯然可實現薄膜電晶體之良好的電氣特性。此外，依據本實施形態之薄膜電晶體500a之製造方法，由於閘極電極、閘極絕緣層、以及通道係以氧化物所構成，且係使用溶液法來形成，故相較於以往之方法可輕易達成大面積化，且工業性乃至於量產性可格外提高。
<第5實施形態之變形例>
1.本實施形態之薄膜電容器之全體構成
圖23乃至圖31分別為薄膜電晶體500(本實施形態之500b)之製造方法一過程之截面示意圖。此外，圖32之截面示意圖係顯示本實施形態之薄膜電晶體500b之製造方法一過程以及全體構成。
本實施形態，薄膜電晶體500b之通道244b除了係由含銦(In)與鋅(Zn)之通道用氧化物所構成之通道用氧化物這點以外，其餘和第5實施形態同樣。從而，針對薄膜電晶體500b之構成僅針對和圖32之第5實施形態不同的構成來說明。
如圖32所示般，本實施形態之薄膜電晶體500b係於基板10上從下層起依序堆疊閘極電極224、閘極絕緣層234、通道244(本實施形態為通道244b)、源極電極258以及汲極電極256。
本實施形態之通道244b係由含銦(In)與鋅(Zn)之通道用氧化物(本實施形態為第5氧化物)所構成。此外，通道用氧化物係含有當銦(In)為1時成為0.25以上1以下之原子數比的鋅(Zn)。
2.薄膜電晶體500b之製造方法
薄膜電晶體500b之製造方法亦如圖27所示般，於閘極絕緣層234上以公知旋塗法來形成通道用前驅體層242b。於本實施形態係形成以含銦(In)之前驅體以及含鋅(Zn)之前驅體為溶質之通道用前驅體溶液(本實施形態為第5前驅體溶液)作為起始材之通道用前驅體層242b。
之後，在預備燒成方面係將通道用前驅體層242b以既定時間、於80℃以上300℃以下進行加熱。之後，在正式燒成方面，係將通道用前驅體層242b於氧環境氣氛中以既定時間(例如5分鐘)、於350℃以上440℃以下進行加熱，藉此，如圖28所示般，於閘極絕緣層234上形成由銦(In)與鋯(Zr)所構成之氧化物的通道244b。再者，本實施形態之含銦(In)之前驅體之例為醋酸銦。此外，本實施形態之含鋅(Zn)之前驅體之例為氯化鋅。
3.薄膜電晶體500b之特性
其次，針對第5實施形態之變形例所製造之薄膜電晶體500b之電氣特性進行了調查。
(1)電流-電壓特性
圖34係顯示薄膜電晶體500b之Vg-Id特性之圖。再者，圖34之VD為2V。此外，表5係表示薄膜電晶體500b之次臨界特性(SS)、電場效應遷移度(μFE)、以及ON/OFF比。
如圖34以及表5所示般，對第5實施形態之變形例之薄膜電晶體500b之Vg-Id特性進行調查之結果，次臨界特性(SS)為70mV/dec.以上80mV/dec.以下，電場效應遷移度(μFE)為77.3cm2/Vs。此外，ON/OFF比為超過106之級數。從而，確認了雖構成薄膜電晶體500b之閘極電極、閘極絕緣層、以及通道為氧化物層，且係採用溶液法所形成者，但可充分發揮電晶體之機能。
如上述般，本實施形態之薄膜電晶體500b顯然可實現薄膜電晶體之良好電氣特性。此外，依據本實施形態之薄膜電晶體500b之製造方法，由於閘極絕緣層以及通道係由氧化物所構成，且係使用溶液法所形成者，故相較於以往之方法可輕易達成大面積化，且工業性乃至於量產性可格外提高。
<第6實施形態>
於本實施形態，除了於第5實施形態之一部分層之形成過程中施以壓紋加工這點以外，係和第5實施形態同樣。從而，和第5實施形態重複之說明得以省略。
1.薄膜電晶體600a之製造方法
圖35乃至圖39分別為薄膜電晶體600(本實施形態之600a)之製造方法一過程之截面示意圖。此外，圖40係本實施形態之薄膜電晶體600a之製造方法一過程以及全體構成之截面示意圖。再者，為了簡化圖式，針對來自各電極之引出電極之圖案化的記載予以省略。
(1)閘極電極之形成
首先，和第5實施形態同樣地於基板10上形成以含鉍(Bi)之前驅體以及含釕(Ru)之前驅體為溶質之閘極電極用前驅體溶液作為起始材之閘極電極用前驅體層222。之後，於含氧環境氣氛中，在加熱至80℃以上250℃以下之狀態下進行預備燒成。
於本實施形態，對於僅進行了預備燒成之閘極電極用前驅體層222施行壓紋加工。具體而言，為了進行閘極電極層之圖案化，如圖35所示般，於加熱至80℃以上300℃以下之狀態下，使用閘極電極用模具M3以1MPa以上20MPa以下之壓力施行壓紋加工。
之後，藉由全面蝕刻閘極電極用前驅體層222，而從對應於閘極絕緣層之區域以外的區域來去除閘極電極用前驅體層222(對閘極電極用前驅體層222全面之蝕刻製程)。再者，本實施形態之閘極電極用前驅體層222之蝕刻製程雖採行不使用真空程序之濕式蝕刻技術來進行，但利用採行電漿之所謂的乾式蝕刻技術來做蝕刻亦無妨。
之後，以既定時間(例如20分鐘)，在正式燒成方面以350℃以上440℃以下進行加熱，藉此，如圖36所示般，於基板10上形成閘極電極224。
(2)閘極絕緣層之形成
其次，和第5實施形態同樣地，於基板10以及閘極電極224上形成以含鑭(La)之前驅體以及含鋯(Zr)之前驅體為溶質之前驅體溶液作為起始材之閘極絕緣層用前驅體層232。之後，於含氧環境氣氛中 以加熱至80℃以上250℃以下之狀態下進行預備燒成。再者，本實施形態雖未對於閘極絕緣層用前驅體層232施以壓紋加工，但本實施形態不限定於此態樣。例如，可和第4實施形態同樣地對於此閘極絕緣層用前驅體層232也施以壓紋加工以及對之後之閘極絕緣層用前驅體層232之全面施以蝕刻製程，藉此來形成壓紋構造。
具體而言，於閘極絕緣層234之形成過程之壓紋製程，在形成閘極絕緣層232之前，該閘極絕緣層用前驅體層232係於含氧環境氣氛中、在加熱至80℃以上300℃以下之狀態下被施以壓紋加工。藉由此壓紋加工而對閘極絕緣層用前驅體層232形成壓紋構造。
於本實施形態，和第5實施形態同樣地進行了預備燒成之後，以既定時間(例如20分鐘)在350℃以上440℃以下進行加熱作為正式燒成，藉此於基板10以及閘極電極224上形成閘極絕緣層234。
(3)通道之形成
其次，和第5實施形態同樣地，於基板10以及閘極絕緣層234上形成以含銦(In)之前驅體、含鋅(Zn)之前驅體、以及含錫(Sn)之前驅體為溶質之通道用前驅體溶液(本實施形態為第4前驅體溶液)作為起始材之通道用前驅體層242a。之後，於含氧環境氣氛中，於加熱至80℃以上300℃以下之狀態下進行預備燒成。再者，於本實施形態雖未對通道244(本實施形態之通道244a)施以壓紋加工，但本實施形態不限定於此態樣。例如，可和第4實施形態同樣地對此通道244a亦施行壓紋加工以及之後對通道244a全面之蝕刻製程，來形成壓紋構造。
具體而言，於通道244a之形成過程之壓紋製程，在形成通道244a之前，該通道用前驅體層242a係於含氧環境氣氛中、於加熱至80℃以上300℃以下之狀態下被施以壓紋加工。藉由此壓紋加工，對於通道用前驅體層242a形成壓紋構造。
於本實施形態，和第5實施形態同樣地進行了預備燒成之後，以既定時間(例如20分鐘)、在350℃以上440℃以下進行加熱作為正式燒成，藉此於基板10以及閘極絕緣層234上形成通道244a。
(4)源極電極以及汲極電極之形成
於本實施形態，之後，於採用溶液法之前提下施行壓紋加工，藉此，和閘極電極之形成同樣地形成以含鉍(Bi)之前驅體以及含釕(Ru)之前驅體為溶質之源極/汲極電極用前驅體溶液作為起始材之源極電極以及汲極電極。具體而言如以下所述。
於形成通道244a後，在通道244a上形成以含鉍(Bi)之前驅體以及含釕(Ru)之前驅體為溶質之源極/汲極電極用前驅體溶液作為起始材之源極/汲極電極用前驅體層252。之後，於含氧環境氣氛中、在加熱至80℃以上250℃以下之狀態下進行預備燒成。
之後，為了進行源極/汲極電極之圖案化，如圖38所示般，於加熱至80℃以上300℃以下之狀態下，使用源極/汲極電極用模具M4以1MPa以上20MPa以下之壓力施行壓紋加工。其結果，在將來成為源極電極以及汲極電極的區域(圖39(a))上形成約100nm~約300nm之層厚的源極/汲極電極用前驅體層252。此外，在將來殘留通道用氧化物層244之區域(圖39(b))上形成約10nm~約100nm之層厚的源極/汲極電極用前驅體層252。另一方面，在將來會移除通道用氧化物層244之區域(圖39(c))上形成約10nm~約100nm之層厚的源極/汲極電極用前驅體層252。再者，使用源極/汲極電極用模具M4以1MPa以上20MPa以下之壓力施行壓紋加工，藉此可發揮第5實施形態之效果的至少一部分。
之後，在正式燒成方面，係將源極/汲極電極用前驅體層252於大氣中以既定時間(例如20分鐘)、在240℃以上440℃以下進行加熱，以形成源極/汲極電極用氧化物層254。
之後，對源極/汲極電極用氧化物層254之全面進行氬(Ar)電漿之乾式蝕刻。其結果，首先最薄的區域(圖39(c))之源極/汲極電極用氧化物層254受到蝕刻，接著露出之通道用氧化物層244受到蝕刻。接著，次薄之區域(圖39(b))之源極/汲極電極用氧化物層254受到蝕刻，且當最薄的區域(圖39(c))之通道244a受到蝕刻時，乃停止電漿處理。如此般，於本實施形態，藉由調整上述區域(b)與區域(c)之各層厚度，於殘存區域(b)之通道244a的狀態下來移除區域(c)之通道244a。其結果，如圖40所示般，以實現通道區域本身之分離、並使得源極電極258以及汲極電極256經由通道區域而被完全分離的方式來形成。
於本實施形態所形成之源極電極258以及汲極電極256之電阻率為10-3Ωcm之級數以下。
再者，本實施形態之蝕刻製程係利用氬(Ar)電漿之乾式蝕刻來進行蝕刻，但採行不使用真空程序之濕式蝕刻技術來進行亦無妨。
如上述般，於本實施形態係採用對各氧化物層施行壓紋加工以形成壓紋構造之「壓紋製程」。藉由採用此壓紋製程，則真空程序、使用光微影法之程序、或是紫外線之照射程序等需要相對長時間以及/或是昂貴設備的程序將變得不需要。此外，於本實施形態，由於源極電極以及汲極電極也藉由溶液法來形成，故構成閘極電極、閘極絕緣膜、通道、源極電極、以及汲極電極此等元件的所有氧化物層係以溶液法所形成這點特別值得一提。從而，本實施形態之薄膜電晶體600在工業性乃至於量產性極為優異。
<第6實施形態之變形例>
本實施形態除了薄膜電晶體600b之通道244b係由含銦(In)與鋅(Zn)之通道用氧化物所構成之通道用氧化物這點以外，其餘和第6實施形態同樣。從而，和第6實施形態重複之說明得以省略。
圖35乃至圖39分別為薄膜電晶體600(本實施形態之600b)之製造方法一過程之截面示意圖。此外，圖40之截面示意圖係顯示本實施形態之薄膜電晶體600b之製造方法一過程以及全體構成。
1.薄膜電晶體600b之製造方法
薄膜電晶體600b之製造方法也於閘極絕緣層234上利用公知旋塗法來形成通道用前驅體層242b。於本實施形態係形成以含銦(In)之前驅體以及含鋅(Zn)之前驅體為溶質之通道用前驅體溶液(本實施形態為第5前驅體溶液)作為起始材之通道用前驅體層242b。
之後，於含氧環境氣氛中、於加熱至80℃以上250℃以下之狀態下進行預備燒成。再者，於本實施形態雖未對通道244(本實施形態之通道244b)施以壓紋加工，但本實施形態不限定於此態樣。例如，可和第4實施形態同樣，對此通道244b施行壓紋加工以及對之後的通道244b之全面施行蝕刻製程以形成壓紋構造。
於本實施形態，和第6實施形態同樣地進行預備燒成之後，以既定時間(例如20分鐘)、在350℃以上440℃以下進行加熱作為正式燒成，藉此於基板10以及閘極絕緣層234上形成通道244b。
之後，和第6實施形態同樣地，源極電極以及汲極電極也使用溶液法與壓紋加工來形成。
如上述般，於本實施形態，係採用對各氧化物層施行壓紋加工以形成壓紋構造之「壓紋製程」。藉由採用此壓紋製程，則真空程序、使用光微影法之程序、或是紫外線之照射程序等需要相對長時間以及/或是昂貴設備的程序將變得不需要。此外，於本實施形態，由於源極電極以及汲極電極亦藉由溶液法所形成，故構成閘極電極、閘極絕緣膜、通道、源極電極、以及汲極電極此等元件之所有的氧化物層係藉由溶液法所形成這點特別值得一提。從而，本實施形態之薄膜電晶體600在工業性乃至於量產性極為優異。
進而，於第5實施形態、第5實施形態之變形例、第6實施形態、以及第6實施形態之變形例中對各層之加熱處理的最高溫度被壓制在440℃以下這點特別值得一提。從而，前述各實施形態之薄膜電晶體為可極度實現節能與低成本化之薄膜電晶體。此意味著前述各實施形態之薄膜電晶體可說是在工業性乃至於量產性極為優異。
<其他實施形態>
為了適切發揮上述各實施形態之效果，閘極電極層之前驅體溶液之溶劑以從乙醇、丙醇、丁醇、2-甲氧基乙醇、2-乙氧基乙醇、2-丁氧基乙醇之群選擇2種之醇的混合溶劑為佳。此外，第2前驅體溶液之溶劑以從乙醇、丙醇、丁醇、2-甲氧基乙醇、2-乙氧基乙醇、2-丁氧基乙醇之群選擇1種之醇溶劑；或是從醋酸、丙酸、辛酸之群選擇1種之羧酸溶劑為佳。此外，通道用前驅體溶液之溶劑以從乙醇、丙醇、丁醇、2-甲氧基乙醇、2-乙氧基乙醇、2-丁氧基乙醇之群選擇1種之醇溶劑；或是從醋酸、丙酸、辛酸之群選擇1種之羧酸溶劑為佳。
進而，為了適切發揮上述各實施形態之效果，閘極電極用前驅體溶液之溶劑以從乙醇、丙醇、丁醇、2-甲氧基乙醇、2-乙氧基乙醇、2-丁氧基乙醇之群選擇1種之醇溶劑；或是從醋酸、丙酸、辛酸之群選擇1種之羧酸溶劑為佳。此外，源極/汲極電極用前驅體溶液之溶劑以從乙醇、丙醇、丁醇、2-甲氧基乙醇、2-乙氧基乙醇、2-丁氧基乙醇之群選擇1種之醇溶劑；或是從醋酸、丙酸、辛酸之群選擇1種之羧酸溶劑為佳。
此外，為了形成上述各實施形態之各氧化物層而進行預備燒成之際，預備燒成溫度最佳為100℃以上250℃以下。此乃為了以更高精確度蒸發出各種前驅體層中之溶劑之故。此外，尤其於之後進行壓紋製程之情況，藉由以前述溫度範圍進行預備燒成，而可形成將來可獲 致塑性變形特性之更佳的凝膠狀態(被認為於熱分解前殘存著有機鏈之狀態)。
此外，於第6實施形態雖以含鉍(Bi)之前驅體以及含釕(Ru)之前驅體為溶質之閘極電極用前驅體溶液作為起始材來形成閘極電極，但第6實施形態不限定於此閘極電極用前驅體溶液。例如，以含鑭(La)之前驅體、含鉍(Bi)之前驅體、以及含釕(Ru)之前驅體為溶質之前驅體溶液的閘極電極用前驅體溶液作為起始材來形成閘極電極也為可採用之其他一態樣。於該情況下係形成由鑭(La)、鉍(Bi)、以及釕(Ru)所構成之氧化物的閘極電極用氧化物(可含不可避免之雜質)。
此外，於上述第4以及第6實施形態係對獲得高塑性變形能力之前驅體層施行壓紋加工。其結果，即便施行壓紋加工之際所施加的壓力為1MPa以上20MPa以下之低壓力，各前驅體層仍可跟隨模具之表面形狀來變形，能以高精度形成所希望之壓紋構造。此外，藉由將該壓力設定在1MPa以上20MPa以下之低壓力範圍，則於施行壓紋加工之際模具不易損傷，且有利於大面積化。
此處，將上述壓力定在「1MPa以上20MPa以下」之範圍內係基於以下之理由。首先，當該壓力未達1MPa之情況，會有因壓力過低而無法對各前驅體層進行壓紋之情況。另一方面，只要該壓力有達20MPa即可充分對前驅體層進行壓紋，故無需施加更高之壓力。從前述觀點而言，於上述第4以及第6實施形態、以及第6實施形態之變形例之壓紋製程中，以位於2MPa以上10MPa以下之範圍內的壓力來施行壓紋加工為更佳。
此外，亦可取代以第6實施形態或是第6實施形態之變形例的源極/汲極電極用前驅體溶液作為起始材之源極電極以及汲極電極，改為形成以含鑭(La)之前驅體、含鉍(Bi)之前驅體以及含釕(Ru)之前驅體為溶質之源極/汲極電極用前驅體溶液作為起始材之源極電極以及汲極 電極。於該情況下亦可實質地以相同燒成溫度來形成源極電極以及汲極電極。進而，和對於第6實施形態之源極/汲極電極用前驅體層252的壓紋加工同樣地，可適用對於以含鑭(La)之前驅體、含鉍(Bi)之前驅體以及含釕(Ru)之前驅體為溶質之源極/汲極電極用前驅體層之壓紋製程。
再者，於第6實施形態或是第6實施形態之變形例，也可於形成通道244a、244b之後，在採用溶液法之前提下施行壓紋加工，藉以形成由ITO層所構成之源極電極以及汲極電極。具體而言如以下所述。
首先，於形成通道244a、244b之後，和第5實施形態或是第5實施形態之變形例同樣地於通道244a、244b上以公知旋塗法來形成以含銦(In)之前驅體以及含錫(Sn)之前驅體為溶質之源極/汲極電極用前驅體溶液作為起始材之源極/汲極電極用前驅體層252。此處，作為此態樣之源極/汲極電極用氧化物層254的含銦(In)之前驅體之例可採用醋酸銦、硝酸銦、氯化銦、或是各種銦烷氧化物(例如銦異丙氧化物、銦丁氧化物、銦乙氧化物、銦甲氧基乙氧化物)。此外，作為本實施形態之源極/汲極電極用氧化物層254之含錫(Sn)之前驅體之例可採用醋酸錫、硝酸錫、氯化錫、或是各種錫烷氧化物(例如錫異丙氧化物、錫丁氧化物、錫乙氧化物、錫甲氧基乙氧化物)。
於此情況，在預備燒成方面，以例如約5分鐘將源極/汲極電極用前驅體層於大氣中在150℃進行加熱之後，為了進行源極/汲極電極之圖案化而於例如加熱至200℃之狀態下，使用源極/汲極電極用模具M4來以5MPa之壓力施行壓紋加工。之後，在正式燒成方面係將源極/汲極電極用前驅體層於大氣中以例如約5分鐘在250℃以上400℃以下進行加熱，以形成源極/汲極電極用氧化物層。再者，在正式燒成方面，係於氮環境氣氛中以例如約15分鐘於450℃進行加熱，藉此ITO 中之氧會出現缺陷，此缺陷將成為導電性之氧缺陷載體，而可謀求導電性提升。
此外，於上述各壓紋製程中，以事先對於會和壓紋面接觸之各前驅體層表面施行離型處理以及/或是對該模具之壓紋面施行離型處理，之後，對各前驅體層施行壓紋加工為佳。藉由施行此種處理可降低各前驅體層與模具之間的摩擦力，故對於各前驅體層可更高精度地施行壓紋加工。再者，可用於離型處理之離型劑可舉出界面活性劑(例如氟系界面活性劑、矽系界面活性劑、非離子系界面活性劑等)、含氟類鑽石碳等。
此外，更佳之一態樣係於上述各實施形態對各前驅體層進行壓紋製程與正式燒成之製程之間包含下述製程：以施行過壓紋加工之各前驅體層(例如源極電極以及汲極用前驅體層)當中層厚最薄區域的前驅體層被去除之條件，來對該前驅體層進行全體性蝕刻。此乃由於相較於各前驅體層經過正式燒成後進行蝕刻，可更輕易去除不要之區域之故。從而，於上述各實施形態，可取代於正式燒成後進行全面蝕刻之製程，改為採用前述更佳之一態樣。
如以上所述，上述各實施形態之揭示係基於此等實施形態之說明而記載者，而非為了限定本發明所記載者。進而，包含各實施形態之其他組合的本發明範圍內所存在之變形例也包含於申請專利範圍中。

Claims (23)

  1. 一種薄膜電晶體，係於閘極電極與通道之間具備由鑭(La)與鋯(Zr)所構成之氧化物(可含不可避免之雜質)的閘極絕緣層；該通道係由：含有銦(In)與鋅(Zn)、且含有當該銦(In)為1時成為0.015以上0.075以下之原子數比的鋯(Zr)之第1氧化物(可含不可避免之雜質)所構成之通道用氧化物；且於X射線光電子分光法(X-ray Photoelectron Spectroscopy)分析中，當該通道所含氧原子之總數為1時，起因於531eV以上532eV以下之範圍內的波峰之氧原子數為0.19以上0.21以下。
  2. 如申請專利範圍第1項之薄膜電晶體，其中該通道用氧化物為非晶質相。
  3. 如申請專利範圍第1或2項之薄膜電晶體，其中該閘極絕緣層之比介電係數為15以上30以下。
  4. 如申請專利範圍第1或2項之薄膜電晶體，其中該通道之層厚度為5nm以上80nm以下。
  5. 一種薄膜電晶體，係於閘極電極與通道之間具備由鑭(La)與鋯(Zr)所構成之氧化物(可含不可避免之雜質)的閘極絕緣層；該通道係由：由含有銦(In)、鋯(Zr)以及氧(O)所構成，且當該銦(In)為1時，該鋯(Zr)成為0.055以上0.16以下之原子數比之第2氧化物(可含不可避免之雜質)；或是由含有銦(In)、鑭(La)以及氧(O)所構成，且當該銦(In)為1時，該鑭(La)成為0.055以上0.16以下之原子數比之第3氧化物(可含不可避免之雜質)所構成之通道用氧化物。
  6. 如申請專利範圍第5項之薄膜電晶體，其中該通道用氧化物為 第2氧化物且為非晶質相。
  7. 如申請專利範圍第5項之薄膜電晶體，其中該通道用氧化物為第3氧化物且為非晶質相。
  8. 如申請專利範圍第5至7項中任一項之薄膜電晶體，其中該閘極絕緣層之比介電係數為15以上30以下。
  9. 如申請專利範圍第5至7項中任一項之薄膜電晶體，其中該通道之層厚度為5nm以上80nm以下。
  10. 一種薄膜電晶體之製造方法，係於閘極電極層之形成製程與形成通道用氧化物(可含不可避免之雜質)之通道形成製程之間包含閘極絕緣層形成製程，該閘極絕緣層形成製程係將以含鑭(La)之前驅體以及含鋯(Zr)之前驅體為溶質之前驅體溶液的閘極絕緣層用前驅體溶液作為起始材之閘極絕緣層用前驅體層於含氧環境氣氛中加熱，藉此使得由鑭(La)與鋯(Zr)所構成之氧化物(可含不可避免之雜質)的閘極絕緣層以和閘極電極層相接的方式來形成；該通道形成製程係將：以含銦(In)之前驅體、含鋅(Zn)之前驅體、以及含有當該銦(In)為1時成為0.015以上0.075以下之原子數比的鋯(Zr)之前驅體為溶質之第1前驅體溶液；或是以含銦(In)之前驅體、以及含有當該銦(In)為1時成為0.055以上0.16以下之原子數比的鋯(Zr)之前驅體為溶質之第2前驅體溶液；或是以含銦(In)之前驅體、以及含有當該銦(In)為1時成為0.055以上0.16以下之原子數比的鑭(La)之前驅體為溶質之第3前驅體溶液作為起始材之通道用前驅體層於含氧環境氣氛中加熱，藉此形成：含有銦(In)與鋅(Zn)、且含有當該銦(In)為1時成為0.015以上0.075 以下之原子數比的鋯(Zr)之第1氧化物(可含不可避免之雜質)的通道用氧化物；或是含有銦(In)、且含有當該銦(In)為1時成為0.055以上0.16以下之原子數比的鋯(Zr)之第2氧化物(可含不可避免之雜質)的通道用氧化物；或是含有銦(In)、且含有當該銦(In)為1時成為0.055以上0.16以下之原子數比的鑭(La)之第3氧化物(可含不可避免之雜質)的通道用氧化物。
  11. 如申請專利範圍第10項之薄膜電晶體之製造方法，其中用以形成該閘極絕緣層之加熱溫度為350℃以上550℃以下；用以形成該通道之加熱溫度為350℃以上550℃以下。
  12. 如申請專利範圍第10項之薄膜電晶體之製造方法，其中該通道用氧化物為第1氧化物且為非晶質相。
  13. 如申請專利範圍第10項之薄膜電晶體之製造方法，其中該通道用氧化物為第2氧化物且為非晶質相。
  14. 如申請專利範圍第10項之薄膜電晶體之製造方法，其中該通道用氧化物為第3氧化物且為非晶質相。
  15. 如申請專利範圍第10至14項中任一項之薄膜電晶體之製造方法，其中於該閘極絕緣層形成製程係進一步包含壓紋製程，該壓紋製程係於形成該閘極絕緣層之前，將該閘極絕緣層用前驅體層於含氧環境氣氛中、在被加熱至80℃以上300℃以下之狀態下施行壓紋加工，藉以對該閘極絕緣層用前驅體層形成壓紋構造。
  16. 如申請專利範圍第10至14項中任一項之薄膜電晶體之製造方法，其中於該通道形成製程係進一步包含壓紋製程，該壓紋製程係於形成該通道之前，將該通道用前驅體層於含氧環境氣氛中、在被加熱至80℃以上300℃以下之狀態下施行壓紋加工，藉以對該通道用前驅體層形成壓紋構造。
  17. 一種薄膜電晶體，係於閘極電極與通道之間具備由鑭(La)與鋯(Zr)所構成之氧化物(可含不可避免之雜質)的閘極絕緣層；該通道係由銦(In)與鋅(Zn)與氧(O)所構成之第5氧化物(可含不可避免之雜質)。
  18. 一種薄膜電晶體之製造方法，係於閘極電極層之形成製程與形成通道用氧化物(可含不可避免之雜質)之通道形成製程之間包含閘極絕緣層形成製程，該閘極絕緣層形成製程係將以含鑭(La)之前驅體以及含鋯(Zr)之前驅體為溶質之前驅體溶液的閘極絕緣層用前驅體溶液作為起始材之閘極絕緣層用前驅體層於含氧環境氣氛中加熱，藉此使得由鑭(La)與鋯(Zr)所構成之氧化物(可含不可避免之雜質)的閘極絕緣層以和閘極電極層相接的方式來形成；該通道形成製程係將以含銦(In)之前驅體、含鋅(Zn)之前驅體、以及含錫(Sn)之前驅體為溶質之第4前驅體溶液、或是以含銦(In)之前驅體、以及含鋅(Zn)之前驅體為溶質之第5前驅體溶液作為起始材之通道用前驅體層於含氧環境氣氛中加熱，藉此形成由銦(In)與鋅(Zn)與錫(Sn)所構成之第4氧化物的通道用氧化物、或是由銦(In)與鋅(Zn)所構成之第5氧化物的通道用氧化物。
  19. 如申請專利範圍第18項之薄膜電晶體之製造方法，其中當該第4氧化物之該銦的原子數為1之情況，該鋅(Zn)之原子數為0.15以上0.75以下，且當該銦之原子數為1之情況，該錫(Sn)之原子數為0.5以上2以下。
  20. 如申請專利範圍第18或19項之薄膜電晶體之製造方法，其中用以形成該閘極絕緣層之加熱溫度為350℃以上440℃以下；用以形成該通道之加熱溫度為350℃以上440℃以下。
  21. 如申請專利範圍第18或19項之薄膜電晶體之製造方法，其中該閘極電極層之形成製程係進一步包含壓紋製程，該壓紋製程係在將 以含鉍(Bi)之前驅體以及含釕(Ru)之前驅體為溶質之前驅體溶液的閘極電極用前驅體溶液作為起始材之閘極電極用前驅體層、或是以含鑭(La)之前驅體、含鉍(Bi)之前驅體、以及含釕(Ru)之前驅體為溶質之前驅體溶液的閘極電極用前驅體溶液作為起始材之閘極電極用前驅體層於含氧環境氣氛中加熱來形成由該鉍(Bi)與該釕(Ru)所構成之氧化物的閘極電極用氧化物(可含不可避免之雜質)之閘極電極用氧化物(可含不可避免之雜質)、或是由該鑭(La)、該鉍(Bi)、以及該釕(Ru)所構成之氧化物的閘極電極用氧化物(可含不可避免之雜質)之前，將該閘極電極用前驅體層於含氧環境氣氛中、在加熱至80℃以上300℃以下的狀態下施行壓紋加工，藉以對該閘極電極用前驅體層形成壓紋構造。
  22. 如申請專利範圍第18或19項之薄膜電晶體之製造方法，其中該閘極絕緣層形成製程係進一步包含壓紋製程，該壓紋製程係在形成該閘極絕緣層之前，將該閘極絕緣層用前驅體層於含氧環境氣氛中、在加熱至80℃以上300℃以下之狀態下施行壓紋加工，以對該閘極絕緣層用前驅體層形成壓紋構造。
  23. 如申請專利範圍第18或19項之薄膜電晶體之製造方法，其中該通道形成製程係進一步包含壓紋製程，該壓紋製程係在形成該通道之前，將該通道用前驅體層於含氧環境氣氛中、在加熱至80℃以上300℃以下的狀態下施行壓紋加工，以對該通道用前驅體層形成壓紋構造。
TW102110167A 2012-03-23 2013-03-22 Thin film transistor and thin film transistor manufacturing method TWI591830B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012068133 2012-03-23

Publications (2)

Publication Number Publication Date
TW201342629A TW201342629A (zh) 2013-10-16
TWI591830B true TWI591830B (zh) 2017-07-11

Family

ID=49222654

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102110167A TWI591830B (zh) 2012-03-23 2013-03-22 Thin film transistor and thin film transistor manufacturing method

Country Status (6)

Country Link
US (3) US9536993B2 (zh)
JP (1) JP5999525B2 (zh)
KR (1) KR102179912B1 (zh)
CN (1) CN104221154B (zh)
TW (1) TWI591830B (zh)
WO (1) WO2013141197A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6241848B2 (ja) * 2014-01-31 2017-12-06 国立研究開発法人物質・材料研究機構 薄膜トランジスタの構造、薄膜トランジスタの製造方法および半導体装置
CN104167449B (zh) * 2014-08-05 2017-09-22 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
US9680030B1 (en) * 2015-12-02 2017-06-13 Advanced Device Research Inc. Enhancement-mode field effect transistor having metal oxide channel layer
KR20240027878A (ko) 2016-03-22 2024-03-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치
CN107342345B (zh) * 2017-06-27 2019-05-21 重庆大学 一种基于铁电栅介质和薄层二硫化钼沟道的光电晶体管
CN107293616B (zh) * 2017-06-30 2019-05-21 重庆大学 一种基于铁电栅介质和CdSe纳米线的光电晶体管
US11164809B2 (en) * 2018-12-17 2021-11-02 Intel Corporation Integrated circuits and methods for forming integrated circuits
KR102145387B1 (ko) * 2019-01-07 2020-08-18 한양대학교 산학협력단 박막 트랜지스터 및 그 제조방법
KR102462893B1 (ko) 2020-10-21 2022-11-04 경희대학교 산학협력단 산화물 반도체 박막 트랜지스터 및 그 제조 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0563168A (ja) * 1991-08-30 1993-03-12 Sharp Corp アクテイブマトリクス基板
JP2001168308A (ja) 1999-09-30 2001-06-22 Canon Inc シリコン薄膜の製造方法、ｓｏｉ基板の作製方法及び半導体装置
US6653209B1 (en) 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
JP2006121029A (ja) 2004-09-27 2006-05-11 Tokyo Institute Of Technology 固体電子装置
US7374984B2 (en) * 2004-10-29 2008-05-20 Randy Hoffman Method of forming a thin film component
JP4981282B2 (ja) * 2005-09-06 2012-07-18 キヤノン株式会社 薄膜トランジスタの製造方法
JP2008277326A (ja) 2007-04-25 2008-11-13 Canon Inc アモルファス酸化物半導体、半導体デバイス及び薄膜トランジスタ
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
US8461583B2 (en) * 2007-12-25 2013-06-11 Idemitsu Kosan Co., Ltd. Oxide semiconductor field effect transistor and method for manufacturing the same
US20100295042A1 (en) * 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
CN101339959B (zh) * 2008-08-07 2012-03-14 清华大学 薄膜晶体管及其半导体薄膜的制备方法
CN102132414B (zh) 2008-08-27 2013-05-22 出光兴产株式会社 场效应型晶体管、其制造方法和溅射靶
US7998832B2 (en) * 2008-08-27 2011-08-16 Advanced Micro Devices, Inc. Semiconductor device with isolation trench liner, and related fabrication methods
WO2010024034A1 (ja) 2008-08-27 2010-03-04 出光興産株式会社 スパッタリングターゲット及びそれからなる酸化物半導体薄膜
JP2010161227A (ja) * 2009-01-08 2010-07-22 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP5864875B2 (ja) * 2010-03-22 2016-02-17 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタ及びその製造方法並びにそれを含む表示装置
CN102870245B (zh) 2010-05-07 2015-07-29 独立行政法人科学技术振兴机构 功能设备的制造方法、场效应晶体管和薄膜晶体管
US8513720B2 (en) * 2010-07-14 2013-08-20 Sharp Laboratories Of America, Inc. Metal oxide semiconductor thin film transistors
KR101166801B1 (ko) * 2011-01-06 2012-07-26 에스케이하이닉스 주식회사 스위칭소자 및 이를 구비한 반도체 메모리 장치

Also Published As

Publication number Publication date
US10847657B2 (en) 2020-11-24
US20190386151A1 (en) 2019-12-19
CN104221154B (zh) 2018-11-13
KR20150000484A (ko) 2015-01-02
CN104221154A (zh) 2014-12-17
US9536993B2 (en) 2017-01-03
JPWO2013141197A1 (ja) 2015-08-03
US20150076487A1 (en) 2015-03-19
WO2013141197A1 (ja) 2013-09-26
KR102179912B1 (ko) 2020-11-17
US20170133517A1 (en) 2017-05-11
TW201342629A (zh) 2013-10-16
JP5999525B2 (ja) 2016-09-28

Similar Documents

Publication Publication Date Title
TWI591830B (zh) Thin film transistor and thin film transistor manufacturing method
TWI621142B (zh) Method for manufacturing dielectric layer and dielectric layer, and method for manufacturing solid state electronic device and solid state electronic device
JP5278717B1 (ja) 固体電子装置
JP6033594B2 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
TWI467612B (zh) Solid electronic devices (1)
TWI610351B (zh) 氧化物層及氧化物層之製造方法、以及具備該氧化物層之電容器、半導體裝置、及微機電系統
JP5232963B1 (ja) 積層キャパシター及び積層キャパシターの製造方法
TW201330275A (zh) 薄膜電晶體以及薄膜電晶體之製造方法
TWI671442B (zh) 氧化物介電體及其製造方法、以及固態電子裝置及其製造方法
TW201327841A (zh) 薄膜電晶體及薄膜電晶體之製造方法
TW201741245A (zh) 氧化物介電質及其製造方法、以及固態電子裝置及其製造方法
JP6238660B2 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
TWI626741B (zh) Oxide dielectric and manufacturing method thereof, oxide dielectric precursor, solid electronic device and method of manufacturing same
JP2016167565A (ja) 導電性材料、固体電子装置、及びエッチングマスク材料、並びに導電性材料の製造方法及びエッチングマスク材料の製造方法