TWI757019B - 具有支撐結構的三維記憶體元件及其形成方法 - Google Patents
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Abstract
一種3D記憶體元件包括儲存堆疊體和支撐結構。在基底上的儲存堆疊體包括核心區域和與核心區域相鄰的非核心區域。支撐結構在非核心區域中延伸並且延伸到基底中。支撐結構包括第一支撐部分和在第一支撐部分上方的第二支撐部分。第一支撐部分具有比第二支撐部分更高的剛度。
Description
本發明內容涉及具有減小的電阻和改進的支撐的源極結構的三維(3D)記憶體元件，以及用於形成該3D記憶體元件的方法。
透過改進製程技術、電路設計、程式設計演算法和製造製程，可以將平面儲存單元縮小為更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高昂。結果，用於平面儲存單元的儲存密度接近上限。
3D記憶體架構可以解決平面儲存單元中的密度限制。3D記憶體架構包括儲存陣列和用於控制往返儲存陣列的訊號的週邊元件。
本發明提供了具有支撐結構的3D記憶體元件以及用於形成所述3D記憶體元件的方法的實施例。
在一個示例中，一種3D記憶體元件包括儲存堆疊體和支撐結構。在
基底上的儲存堆疊體包括核心區域和與核心區域相鄰的非核心區域。支撐結構在非核心區域中延伸並且延伸到基底中。支撐結構包括第一支撐部分和在第一支撐部分上方的第二支撐部分。第一支撐部分具有比第二支撐部分高的剛度。
在另一個示例中，一種用於形成3D記憶體元件的方法包括：在基底上方的第一介電質堆疊體部分中形成通道犧牲部分和第一支撐部分，在第一介電質堆疊體部分上方形成第二介電質堆疊體部分，在第一介電質堆疊體部分和第二介電質堆疊體部分中從通道犧牲部分形成通道結構；以及在第一支撐部分上方形成第二支撐部分以形成支撐結構。
在另一個示例中，一種用於形成3D記憶體元件的方法包括：在基底上方形成第一介電質堆疊體部分，第一介電質堆疊體部分包括交錯的多個第一介電質層和多個第一犧牲層，以及在相同的製程中，在第一介電質堆疊體部分的核心區域中形成多個通道犧牲部分，在過渡區域中形成至少一個第一支撐部分，並且在階梯區域中形成至少一個其他第一支撐部分。方法還包括：在第一介電質堆疊體部分上方形成第二介電質堆疊體部分，第二介電質堆疊體部分具有交錯的多個第二介電質層和多個第二犧牲層。方法還包括：在第一介電質堆疊體部分和第二介電質堆疊體部分中，從多個通道犧牲部分形成多個通道結構，以及在相同的製程中，在第一支撐部分上方形成至少一個第二支撐部分，並且在至少一個其他第一支撐部分上方形成至少一個其他第二支撐部分。
100:3DNAND記憶體元件
102,202,402:基底
104,404:儲存堆疊體
106,206,406:通道結構
108,110,508,518:支撐結構
112,212,412:絕緣結構
114,214,414:導體層
116,216,416:介電質層
126,226,426:階梯
200:3D記憶體元件
204:堆疊體結構
208,308,408:第一支撐結構
208-1,218-1,308-1,318-1,408-1,418-1,508-1,518-1:第一支撐部分
208-2,218-2,308-2,318-2,408-2,418-2,508-2,518-2:第二支撐部分
210,410:第三支撐結構
218,318,418:第二支撐結構
403:介電質堆疊體
403-1:第一介電質堆疊體部分
403-2:第二介電質堆疊體部分
405:通道孔
405-1:第一通道孔部分
405-2:第二通道孔部分
407-1,415-1:第一支撐孔部分
407-2,415-2,507-2,515-2:第二支撐孔部分
409:通道犧牲部分
413:犧牲材料層
413-1:第一犧牲材料層
413-2:第二犧牲材料層
417:介電質材料層
417-1:第一介電質材料層
417-2:第二介電質材料層
419:第三支撐孔
600:方法
602,604,606,608,610,612,614,616:步驟
x,y,z:方向
併入本文中並形成說明書的一部分的圖式示出了本發明內容的實施例，並
且與說明書一起進一步用於解釋本發明的原理並使相關領域的技術人員能夠製作和使用本發明內容。
圖1示出了具有變形的支撐結構的現有3D記憶體元件的截面圖。
圖2示出了根據本發明內容的一些實施例的、帶有具有改善的應力承受性能的支撐結構的示例性3D記憶體元件的截面圖。
圖3示出了根據本發明內容的一些實施例的、帶有具有改善的應力承受性能的支撐結構的另一個示例性3D記憶體元件的截面圖。
圖4A至圖4H示出了根據本發明內容的一些實施例的、在示例性製造製程的各個階段的3D記憶體元件的截面圖。
圖5A和圖5B示出了根據本發明內容的一些實施例的、在另一個示例性製造製程的各個階段的3D記憶體元件的截面圖。
圖6示出了根據本發明內容的一些實施例的、用於形成帶有具有改善的應力承受性能的支撐結構的示例性製造製程的流程圖。
將參考圖式對本發明內容的實施例進行描述。
雖然討論了特定的配置和佈置，但應該理解的是：這是僅為了說明的目的。相關領域的技術人員將認識到的是：在不脫離本發明內容的精神和範圍的情況下可以使用其他配置和佈置。對於相關領域的技術人員來說顯而易見的是，本發明內容還可以用於各種其他應用。
應該指出的是：說明書中對“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等的引用指示所描述的實施例可包括特定特徵、結構或特性，但是每個實施例可以不一定包括特定的特徵、結構或特性。此外，這些短語不一定
指的是相同的實施例。另外，當結合實施例來描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例實現這樣的特徵、結構或特性將會在相關領域的技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，本文中所使用的術語“一個或多個”，至少部分取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義來描述特徵、結構或特性的組合。類似地，諸如“一”、“一個”或“這個”之類的術語可以被理解為傳達單數用法或傳達複數用法，這至少部分取決於上下文。此外，術語“基於”可以被理解為不一定旨在傳達因素的排他性集合，而是可以至少部分根據上下文，允許存在不一定明確描述的其他因素。
如本文中所使用的，術語“標稱/名義上”是指在產品或製程的設計階段期間設定的針對組件或製程操作的特性或參數的期望值或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以由於製造製程或容限的微小變化。如本文中所使用的，術語“大約”表示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以表示給定量的值，其在例如值的10%-30%內變化(例如，值的±10%，±20%或±30%)。
如本文所使用的，階梯結構是指一組表面，其包括至少兩個水平表面(例如，沿x-y平面)和至少兩個(例如，第一和第二)垂直表面(例如，沿z方向)，使得每個水平表面鄰接從該水平表面的第一邊緣向上延伸的第一垂直表面，並且鄰接從該水平表面的第二邊緣向下延伸的第二垂直表面。“臺階”或“階梯”是指一組鄰接表面在高度上的垂直移位。在本發明中，術語“階梯”和術語“臺
階”是指階梯結構的一個層級(level)並且可互換使用。在本發明內容中，水平方向可以指平行於基底(例如，提供用於在其上形成結構的製造平臺的基底)的頂表面的方向(例如，x方向或y方向)，並且垂直方向可以指垂直於該結構的頂表面的方向(例如，z方向)。
廣泛用於各種電子產品中的NAND快閃記憶體元件是非易失性的、輕重量的，具有低功耗和良好的性能。當前，平面NAND快閃記憶體元件已經達到其儲存極限。為了進一步增加儲存容量並降低每比特的儲存成本，已經提出了3D NAND記憶體元件。現有的3D NAND記憶體元件通常包括數個層級(或導體/介電質層對)和多個通道結構。導體層用作字元線，其透過字元線觸點導電地連接到週邊電路。儲存單元形成在通道結構和導體層的相交處。隨著層級數的增加來用於更高的儲存，由於導體層的重量和分佈，更多的應力被引入3D NAND記憶體元件，從而導致現有的支撐結構變形，例如，傾斜。有時，甚至通道結構也由於應力而變形。支撐結構的變形會在3D NAND記憶體元件的階梯區域中的字元線觸點的製造中引起對齊問題，從而導致良率損失。
圖1示出了具有變形的支撐結構和變形的通道結構的3D NAND記憶體元件的截面圖。3D NAND記憶體元件100包括核心區域、過渡區域和階梯區域。3D NAND記憶體元件100包括儲存堆疊體104、儲存堆疊體104上方的絕緣結構112，以及基底102，儲存堆疊體104和絕緣結構112位於所述基底102上。儲存堆疊體104包括形成多個導體/介電質層對(例如，層級)的多個交錯導體層114和介電質層116。在核心區域中，3D NAND記憶體元件100包括在儲存堆疊體104中延伸的多個通道結構106。在階梯區域中，3D NAND記憶體元件100包括多個階梯126，字元線觸點(未示出)形成於所述階梯126上並與相應的導體層114接
觸。在過渡區域和階梯區域中，多個支撐結構108和110(例如，也被稱為虛設通道)分別在3D NAND記憶體元件100中延伸，向3D NAND記憶體元件100提供支撐，使得由導體/介電質層對(例如，導體層114)的重量和分佈引起的應力可以得到平衡。
支撐結構108和110的應力承受性能通常很大程度上由支撐結構108和110的材料決定。支撐結構108和110可以由介電質材料(例如，氧化矽)製成。氧化矽的剛度和機械強度相對較低。因為導體層114通常包括相當重的導體材料(例如，鎢)，所以在支撐結構108和110上的應力可能會隨著3D NAND記憶體元件100中層級數的增加而增加。如圖1所示，增加的應力可能導致支撐結構108和110變形(例如，從其本意方向傾斜)。例如，支撐結構108和110可能偏離垂直方向(例如，z方向)。變形的支撐結構108和110可能進一步使過渡區域和/或階梯區域中的導體/介電質層對的一部分變形，例如，向基底102凹陷。有時，甚至通道結構106也會由於3D NAND記憶體元件100的變形而變形/傾斜。變形可能導致階梯區域中的導體層114偏離其本意位置，使每個字元線觸點更難與相應的導體層114對齊。顯著的變形可能導致3D NAND記憶體元件100的良率損失。
本發明內容提供了具有支撐結構的3D記憶體元件(例如，3D NAND記憶體元件)，該支撐結構具有改善的應力承受性能。支撐結構形成在3D記憶體元件的階梯區域的至少一部分中。在一些實施例中，支撐結構也可以形成在過渡區域中。與傳統的支撐結構相比，所公開的支撐結構有具有第一材料的第一支撐部分以及在第一支撐部分上方的、具有第二材料的第二支撐部分。第一材料的剛度和機械強度高於第二材料。在一些實施例中，第一材料包括多晶矽，並且第二材料包括氧化矽。在一些實施例中，第二支撐部分在第一支撐部分上。
在一些實施例中，第二支撐部分在第一支撐部分上並且橫向圍繞第一支撐部分。所公開的支撐結構的結構和材料在3D記憶體元件中提供了改善的應力承受性能，例如，更高的剛度、機械強度和穩定性，並且因此不易變形。可以為3D NAND記憶體元件中的導體/介電質層對提供改善的支撐。因此，3D記憶體元件中的導體/介電質層對不易變形。隨著層級數的增加，可以減少對字元線觸點對齊的影響。還可以減少3D記憶體元件的良率損失。
所公開的支撐結構的製造製程與其他製造製程流程相容。在一些實施例中，與現有/其他製造製程相比，不需要額外的製造步驟。在一些實施例中，支撐結構的第一部分中的第一材料是用於形成犧牲通道結構的相同材料。可以用相同沉積製程來沉積支撐結構的第一部分中的第一材料以及犧牲通道結構中的第一材料。
圖2示出了根據本發明內容的實施例的、具有支撐結構的3D記憶體元件200的截面圖。如圖2所示，3D記憶體元件200包括基底202，在基底202上方的堆疊體結構204，以及在堆疊體結構204上方的絕緣結構212，使得堆疊體結構204位於絕緣結構212中。堆疊體結構204可以包括彼此交錯的多個導體層214和多個介電質層216，從而形成多個導體/介電質層對。3D記憶體元件200可以包括核心區域、與核心區域相鄰的過渡區域以及與過渡區域相鄰的階梯區域。階梯區域和過渡區域可以統稱為非核心區域。在核心區域中，3D記憶體元件200可以包括多個通道結構206，所述通道結構206沿著垂直方向(例如，z方向)延伸穿過堆疊體結構204到基底202中。在過渡區域中，3D記憶體元件200可以包括沿著垂直方向延伸穿過堆疊體結構204的多個第一支撐結構208。在階梯區域中，堆疊體結構204可以包括具有多個階梯226的階梯結構，字元線觸點(未示出)落在所
述階梯226上。3D記憶體元件200可以包括在階梯結構中延伸的多個第二支撐結構218和第三支撐結構210。在一些實施例中，堆疊體結構204可以是儲存堆疊體，其中，多個儲存單元透過通道結構206和導體層214的相交而形成。堆疊體結構204中的導體/介電質層對的數量(例如，32、64、96或128)確定3D記憶體元件200中的儲存單元的數量。
基底202可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)，或任何其他合適的材料。在一些實施例中，基底202是變薄的基底(例如，半導體層)，其透過研磨、蝕刻、化學機械拋光(CMP)或上述各項的任何組合而變薄。在一些實施例中，基底202包括矽。在一些實施例中，基底202包括在上部並且至少位於核心區域中的半導體/摻雜層。半導體/摻雜層可以與核心區域中的通道結構接觸並且用作3D記憶體元件200的源極結構的一部分。
在核心區域中，通道結構206可以各自在3D記憶體元件200的核心區域中的基底202上方垂直地延伸。通道結構206可以具有實質上圓柱形的形狀，並且可以包括儲存膜、半導體層，並且在一些實施例中，包括介電質芯。可以在半導體層中形成半導體通道。在一些實施例中，儲存膜包括介電質材料，並且半導體層包括半導體材料。在一些實施例中，半導體層包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜是包括穿隧層、儲存層(也被稱為“電荷捕獲層”)和阻擋層的複合層。可選地，半導體通道的通道孔的剩餘空間可以部分地或完全地用介電質芯(包括例如氧化矽的介電質材料)填充。根據一些實施例，介電質芯、半導體層、穿隧層、儲存層和阻擋層按此順序從柱的中心朝著柱的外表面徑向佈置。穿隧層可以包括氧化矽、氮氧化矽或者它們的任意
組合。儲存層可以包括氮化矽、氮氧化矽、矽，或其任意組合。阻擋層可以包括氧化矽、氮氧化矽、高介電質常數(高k)介電質或者它們的任意組合。在一個示例中，儲存層可以包括氧化矽/氧氮化矽(或氮化矽)/氧化矽(ONO)的複合層。
在一些實施例中，通道結構206還包括在通道結構206的下部中(例如，在下端處)的半導體插塞(例如，磊晶部分)。如本文中所使用的，部件(例如，通道結構206)的“上端”是在垂直方向上遠離基底202的端，並且部件(例如，通道結構206)的“下端”是當基底202位於3D記憶體元件200的最低平面中時在垂直方向上更靠近基底202的端。半導體插塞可以包括諸如矽的半導體材料，其從基底202磊晶生長或沉積在基底202上。要理解，在一些實施例中，磊晶部分包括單晶矽，所述單晶矽是與基底202相同的材料。換句話說，半導體插塞可以包括從基底202生長的磊晶生長的半導體層。半導體插塞還可以包括與基底202不同的材料。在一些實施例中，磊晶部分包括矽、鍺和矽鍺中的至少一種。半導體插塞可以導電地連接到半導體通道，並且可以用作3D記憶體元件200的源極結構的一部分。
在一些實施例中，通道結構206還包括在通道結構206的上部中(例如，在上端處)的汲極結構(例如，通道插塞)。汲極結構可以與半導體通道的上端接觸並且可以導電地連接到半導體通道。汲極結構可以包括半導體材料(例如，多晶矽)或導電材料(例如，金屬)。在一些實施例中，汲極結構包括開口，所述開口填充有Ti/TiN或Ta/TaN作為黏合層以及鎢作為導體材料。
堆疊體結構204中的導體層214和介電質層216在3D記憶體元件200中
沿垂直方向交替佈置。除了頂部和底部導體層214之外，每個導體層214都與一對介電質層216相鄰，反之亦然。為了便於描述，如圖2所示，每個介電質層216和下面的導體層214一起被稱為導體/介電質層對。導體層214可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任意組合。每個導體層214可以包括被黏附層和閘極介電質層圍繞的閘電極(閘極線)。導體層214的閘電極可以作為字元線橫向延伸，終止於階梯結構。介電質層216可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或者它們的任意組合。
在階梯區域中，堆疊體結構204可以具有階梯結構，該階梯結構包括例如沿x/y方向橫向延伸的多個階梯226。每個階梯226可以包括一個或多個導體/介電質層對。在絕緣結構212中延伸的字元線觸點(未示出)可以與相應階梯226的頂部導體層214接觸並且導電地連接。字元線觸點可以包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任意組合。絕緣結構212可以包括介電質材料，所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。
如圖2所示，可以在3D記憶體元件200的核心區域和階梯區域之間的過渡區域中形成多個第一支撐結構208。第一支撐結構208可以在堆疊體結構204中垂直地(例如，沿著z方向)延伸，向導體層214和介電質層216提供支撐。第一支撐結構208可以與基底202接觸或可以不與基底202接觸。在一些實施例中，第一支撐結構208從堆疊體結構204的上表面延伸到基底202的上表面。在一些實施例中，第一支撐結構208的下表面在堆疊體結構204的上表面之下。
第一支撐結構可以具有圓柱形狀(例如，柱形)，並且可以填充有具有期望的剛度和機械強度的非導電(例如，介電質)材料。物體的剛度是物體回應於施加的力而抵抗變形的程度。剛度可以是施加的力與由施加的力產生的位移之比。剛度可以用牛頓每米(N/m)和磅(lbs)每英寸來測量。在相同單元中，具有更大/更高剛度的物件具有高於具有更小/更低剛度的物件的值。第一支撐結構208包括第一支撐部分208-1和第二支撐部分208-2，所述第二支撐部分208-2可以在第一支撐部分208-1上並與第一支撐部分208-1接觸。在一些實施例中，如圖2所示，第二支撐部分208-2與第一支撐部分208-1沒有橫向接觸(例如，沿著x方向或y方向)。在一些實施例中，第一支撐部分208-1位於下部，並且第二支撐部分208-2位於上部。第一支撐部分208-1和第二支撐部分208-2的接觸介面可以至少是實質上平坦的/水平的。即，第二支撐部分208-2的下表面與第一支撐部分208-1的上表面接觸。在多個第一支撐結構208中，介面可以彼此實質上共面。
第一支撐部分208-1可以填充有第一材料，並且第二支撐部分208-2可以填充有第二材料。第一材料和第二材料可以彼此不同。在一些實施例中，第一材料的剛度和/或機械強度高於第二材料。在一些實施例中，第一材料包括多晶矽，並且第二材料包括氧化矽。應當注意，在各個實施例中，第一材料和第二材料可以各自包括其他(例如，一種或多種)合適的非導電材料，例如碳、氮氧化矽或其組合。
可選地，多個第二支撐結構218、相鄰的第一支撐結構208可以形成在階梯區域中。第二支撐結構218可以沿垂直方向在絕緣結構212和階梯結構中延伸。第二支撐結構218的下表面可以與基底202的上表面接觸和/或在基底202的上表面下方。第二支撐結構218可以包括與第一支撐部分218-1、以及與第一支
撐部分218-1接觸並在第一支撐部分218-1上的第二支撐部分218-2。在一些實施例中，第一支撐部分218-1具有與第一支撐部分208-1相同的材料。在一些實施例中，第二支撐部分218-2具有與第二支撐部分208-2相同的材料。在一些實施例中，在第二支撐部分218-2和第一支撐部分218-1之間的介面可以與在第二支撐部分208-2和第一支撐部分208-1之間的介面共面。在一些實施例中，第一支撐部分208-1和218-1的下表面可以彼此共面。在一些實施例中，第二支撐部分218-2在絕緣結構212中部分地延伸，並且在第一支撐部分218-1和第二支撐部分218-2之間的介面可以在階梯結構的上表面(例如，階梯226的上表面)下方。
與第二支撐結構218相鄰的多個第三支撐結構210可以形成在階梯區域中。在一些實施例中，與第二支撐結構218相比，第三支撐結構210位於距離第一支撐結構208更遠的位置。也就是說，第二支撐結構218可以在第一支撐結構208和第三支撐結構210之間。第三支撐結構210可以沿垂直方向在絕緣結構212和階梯結構中延伸。第三支撐結構210的下表面可以與基底202的上表面接觸和/或在基底202的上表面下方。與第一支撐結構208和第二支撐結構218不同，第三支撐結構210不具有多於一個的支撐部分，例如，包括單個非導電材料。在一些實施例中，第三支撐結構210包括與第二材料相同的材料，例如，氧化矽。在各個實施例中，第三支撐結構210包括與第二材料不同的材料。
在各個實施例中，第一支撐結構208、第二支撐結構218和第三支撐結構210可以具有相同的形狀和尺寸或可以具有不同的形狀和/或尺寸。在一些實施例中，第一支撐結構208和第二支撐結構218可以具有相同的形狀和尺寸。在一些實施例中，第一支撐部分208-1和218-1可以具有相同的形狀、尺寸和材料。在一些實施例中，第二支撐部分208-2和218-2可以具有相同的形狀、尺寸和材料。
圖3示出了根據本發明內容的實施例的、具有支撐結構的3D記憶體元件300的截面圖。與3D記憶體元件200不同，3D記憶體元件300包括分佈在過渡區域中的多個第一支撐結構308。可選地，3D記憶體元件300還包括分佈在階梯區域中的多個第二支撐結構318。在一些實施例中，第二支撐結構318位於第三支撐結構210和第一支撐結構308之間。第一支撐結構308和第二支撐結構318可以各自包括第一支撐部分(例如308-1和318-1)和第二支撐部分(例如308-2和318-2)。類似於第一支撐結構208和第二支撐結構218，第一支撐部分包括第一材料，並且第二支撐部分包括第二材料。第一材料可以具有比第二材料更高的剛度和/或機械強度。對第一材料和第二材料的詳細描述可以參考對3D記憶體元件200中的第一材料和第二材料的描述，並且在此不再重複。
與第一支撐結構208和第二支撐結構218不同，第一支撐結構308和第二支撐結構318可以各自具有第二支撐部分(例如308-2和318-2)，所述第二支撐部分在相應的第一支撐部分(例如308-1和318-1)上並且與相應的第一支撐部分橫向接觸(例如，沿x-y平面中的各個方向)。如圖3所示，第二支撐部分308-2和318-2可以各自垂直地(例如，在相應的第一支撐部分的上表面上)和水平地(例如，在相應的第一支撐部分的側面上)圍繞相應的第一支撐部分308-1和318-1。即，第二支撐部分308-2和318-2的橫向尺寸可以各自大於相應的第一支撐部分308-1和318-1，使得第一支撐部分可以沿橫向方向至少部分地被相應的第二支撐部分圍繞。在一些實施例中，第二支撐部分(例如，308-2和318-2)各自完全覆蓋相應的第一支撐部分(例如，308-1和318-1)的側表面。第二支撐部分308-2和318-2的底表面可以與基底202接觸或可以不與基底202接觸。在一些實施例中，第二支撐部分308-2和318-2的底表面延伸到基底202的上表面下方，並且可
以與第一支撐部分308-1和318-2的底表面共面，或可以不與第一支撐部分308-1和318-2的底表面共面。在一些實施例中，第二支撐部分308-2和318-2的底表面在第一支撐部分308-1和318-1的底表面上方。
儘管在圖式中未示出，但是3D記憶體元件200和300可以具有多個源極觸點結構，每個源極接觸結構具有介電質間隔體和在介電質間隔體中的源極觸點。源極觸點結構可以在堆疊體結構204中垂直地和橫向地延伸，並且可以用作相應的3D記憶體元件的源極的一部分。源極觸點可以包括合適的導電材料，例如W、Al、Co、Cu、多晶矽、矽化物，或者它們的組合。介電質間隔體可以包括合適的介電質材料，例如氧化矽、氮化矽、氮氧化矽，或者它們的組合。
3D記憶體元件200和300可以各自是單片3D記憶體元件的一部分。術語“單片”是指3D記憶體元件的部件(例如，週邊元件和儲存陣列元件)形成在單個基底上。對於單片3D記憶體元件，由於週邊元件處理和儲存陣列元件處理的捲繞(convolution)，製造遇到了額外的限制。例如，儲存陣列元件(例如，NAND通道結構)的製造受到與已經形成或將要形成在相同基底上的週邊元件相關聯的熱預算的約束。
可替代地，3D記憶體元件200和300可以各自是非單片3D記憶體元件的一部分，其中部件(例如，週邊元件和儲存陣列元件)可以分別形成在不同的基底上，並且然後例如以面對面的方式鍵合。在一些實施例中，儲存陣列元件基底(例如，基底202)保持為鍵合的非單片3D記憶體元件的基底，並且週邊元件(例如，包括用於促進3D記憶體元件200和300的操作的任何合適的數位、類比和/或混合訊號週邊電路，例如頁面緩衝器、解碼器和鎖存器；未示出)被
翻轉並朝下面向儲存陣列元件(例如，NAND儲存串)以進行混合鍵合。要理解的是，在一些實施例中，儲存陣列元件基底(例如，基底202)被翻轉並朝下面向週邊元件(未示出)以進行混合鍵合，使得在鍵合的非單片3D記憶體元件中，儲存陣列元件位於週邊元件上方。儲存陣列元件基底(例如，基底202)可以是變薄的基底(其不是鍵合的非單片3D記憶體元件的基底)，並且可以在變薄的儲存陣列元件基底的背側上形成非單片3D記憶體元件的後段(BEOL)互連。
圖4A至圖4H示出了根據一些實施例的、用於形成與3D記憶體元件200類似的3D記憶體元件的製造製程。圖6示出了用於形成3D記憶體元件的方法600的流程圖。為了便於說明，描述了具有雙層(dual-deck)結構的3D記憶體元件的製造製程。在各個實施例中，可以由在垂直方向(例如，z方向)上堆疊的多於兩個的儲存層(deck)形成3D記憶體元件。在具有多於兩個儲存層的3D記憶體元件中的結構的製造可以與在圖4A-圖4H中形成的3D記憶體元件的製造類似，並且在此不再描述。應當理解，方法600中示出的步驟不是窮舉的，並且可以在任何圖示步驟之前、之後或之間執行其他步驟。此外，這些步驟中的一些步驟可以同時執行，或者以與圖6中所示不同的循序執行。
在該製程的開始，在步驟602處，在第一介電質堆疊體部分中，在核心區域中形成多個第一通道孔部分，並且在過渡區域中形成多個第一支撐孔部分。可選地，在階梯區域中形成至少一個其他第一支撐孔部分。圖4A示出了相應的結構。
如圖4A中所示，在第一介電質堆疊體部分403-1中，在核心區域中形成多個第一通道孔部分405-1，並且在過渡區域中形成多個第一支撐孔部分
407-1。可選地，在階梯區域中形成至少一個其他第一支撐孔部分415-1。
第一介電質堆疊體部分403-1可以形成在基底402上方。第一介電質堆疊體部分403-1可以包括多個交錯的第一犧牲材料層413-1和第一介電質材料層417-1。在隨後的閘極替換製程期間，第一介電質材料層417-1和第一犧牲材料層413-1可以具有不同的蝕刻選擇性。在一些實施例中，第一介電質材料層417-1和第一犧牲材料層413-1包括不同的材料。例如，第一介電質材料層417-1可以包括氧化矽，並且第一犧牲材料層413-1可以包括氮化矽。
交錯的第一犧牲材料層413-1和第一介電質材料層417-1可以透過在基底402上交替地沉積犧牲材料層和介電質材料層直至達到期望的層數來形成。第一犧牲材料層413-1和第一介電質材料層417-1可以具有相同或不同的厚度。在一些實施例中，每個第一介電質材料層417-1和下面的第一犧牲材料層413-1一起被稱為介電質對。在一些實施例中，一個或多個介電質對可以形成一個層級/階梯。對第一犧牲材料層413-1和第一介電質材料層417-1的沉積可以各自包括化學氣相沉積(CVD)、物理氣相沉積(PVD)以及原子層沉積(ALD)中的一種或多種。
多個第一通道孔部分405-1可以形成為垂直延伸穿過3D記憶體元件的核心區域中的第一介電質堆疊體部分403-1。在一些實施例中，第一通道孔部分405-1形成為穿過交錯的第一犧牲材料層413-1和第一介電質材料層417-1。可以透過使用諸如圖案化的PR層之類的蝕刻遮罩執行適當的蝕刻製程，來形成多個第一通道孔部分405-1，以去除第一介電質堆疊體部分403-1的部分並且暴露基底402。可以透過與用於形成第一通道孔部分405-1相同的蝕刻製程和/或分別的
蝕刻製程，來在每個第一通道孔部分405-1的底部形成凹槽區域以暴露基底402的頂部。
可以透過與用於形成第一通道孔部分405-1相同的蝕刻製程，來在3D記憶體元件的過渡區域中形成多個第一支撐孔部分407-1。在一些實施例中，相同的蝕刻遮罩可以用於蝕刻製程。如圖4A中所示，第一支撐孔部分407-1可以垂直延伸穿過過渡區域中的交錯的第一犧牲材料層413-1和第一介電質材料層417-1。在一些實施例中，可以在第一支撐孔部分407-1的底部暴露基底402。
可選地，可以透過與用於形成第一通道孔部分405-1和第一支撐孔部分407-1相同的蝕刻製程，在3D記憶體元件的階梯區域中形成多個其他第一支撐孔部分415-1。如圖4A所示，其他第一支撐孔部分415-1可以垂直延伸穿過階梯區域中的交錯的第一犧牲材料層413-1和第一介電質材料層417-1。在一些實施例中，可以在其他第一支撐孔部分415-1的底部暴露基底402。在一些實施例中，其他第一支撐孔部分415-1的數量(如果有的話)是基於隨後形成的階梯結構(例如，在其他第一支撐孔部分415-1的橫向位置處的階梯的高度)來確定的。換句話說，由於在形成其他第一支撐孔部分415-1之後形成階梯結構，因此每個其他第一支撐孔部分415-1的上表面(例如，與第一介電質堆疊體部分403-1的上表面共面)需要低於在該其他第一支撐孔部分415-1上方的隨後形成的階梯。即，隨後形成的階梯結構的結構(例如，高度和/或傾斜度)可以確定其他第一支撐孔部分415-1的位置和/或數量。
在一些實施例中，第一通道孔部分405-1和第一支撐孔部分407-1(以及其他第一支撐孔部分415-1，如果有的話)透過執行相同的蝕刻製程(例如，
各向異性蝕刻製程(例如，乾式蝕刻)和/或各向同性蝕刻製程(濕式蝕刻))來形成。
返回參考圖6，在形成第一通道孔部分、第一支撐孔部分和其他第一支撐孔部分之後，方法600進行到步驟604，在步驟604中，形成多個通道犧牲部分和多個第一支撐部分。可選地，形成至少一個其他第一支撐部分。圖4B示出了對應的結構。
如圖4B所示，在第一通道孔部分405-1中形成多個通道犧牲部分409，並且在第一支撐孔部分407-1中形成多個第一支撐部分408-1。可選地，在至少一個第一支撐孔部分415-1中形成至少一個其他第一支撐部分418-1。圖4B示出了對應的結構。
可以使用相同的沉積方法來沉積具有期望的剛度和機械強度的第一材料，以填充第一通道孔部分405-1和第一支撐孔部分407-1，以及其他第一支撐孔部分415-1，如果有的話。可以將第一材料選擇為具有與第一犧牲材料層413-1和第一介電質材料層417-1不同的蝕刻選擇性。例如，蝕刻劑可以在第一犧牲材料層413-1和第一介電質材料層417-1上選擇性地蝕刻第一材料。在一些實施例中，第一材料不同於第一犧牲材料層413-1和第一介電質材料層417-1的材料。第一材料可以用作用於形成通道結構的犧牲材料。在一些實施例中，第一材料包括多晶矽。可以使用合適的沉積方法，例如，CVD、PVD、ALD或其組合來沉積第一材料。可選地，在沉積了第一材料之後，可以執行例如凹槽蝕刻和/或化學機械拋光(CMP)的平坦化製程，以去除第一介電質堆疊體部分403-1上的任何多餘的材料。在各個實施例中，取決於3D記憶體元件的設計，可以將不同的
材料分別沉積到第一通道孔部分405-1和第一支撐孔部分407-1(以及其他第一支撐孔部分415-1，如果有的話)中。可以相應地採用分別的沉積方法。
返回參考圖6，在形成通道犧牲部分和第一支撐部分之後，方法600進行到步驟606，其中在第一介電質堆疊體部分上方形成第二介電質堆疊體部分。圖4C示出了對應的結構。
如圖4C所示，在第一介電質堆疊體部分403-1上方形成第二介電質堆疊體部分403-2。第二介電質堆疊體部分403-2可以覆蓋通道犧牲部分409和第一支撐部分408-1，以及至少一個其他第一支撐部分418-1(如果有的話)。第二介電質堆疊體部分403-2可以包括在第一介電質堆疊體部分403-1上堆疊的交錯的多個第二犧牲材料層413-2和多個第二介電質材料層417-2。第二介電質堆疊體部分403-2的形成和材料可以與第一介電質堆疊體部分403-1的形成和材料類似，並且在此不再重複詳細描述。如圖4D所示，第一介電質堆疊體部分403-1和第二介電質堆疊體部分403-2可以形成介電質堆疊體403，第一犧牲材料層413-1和第二犧牲材料層413-2可以一起被稱為犧牲材料層413，並且第一介電質材料層417-1和第二介電質材料層417-2可以一起被稱為介電質材料層417。
返回參考圖6，在形成第二介電質堆疊體部分之後，方法600進行到步驟608，在步驟608中，形成多個第二通道孔部分以形成多個通道孔。圖4D示出了對應的結構。
如圖4D所示，在第二介電質堆疊體部分403-2中形成多個第二通道孔部分405-2，每個第二通道孔部分405-2對應於相應的通道犧牲部分409並與相應
的通道犧牲部分409對齊。每個第二通道孔部分405-2可以與相應的通道犧牲部分409接觸，使得每個通道犧牲部分409的上表面被相應的第二通道孔部分405-2暴露。可以執行適當的蝕刻製程，以透過第二通道孔部分405-2去除通道犧牲部分409。第一通道孔部分405-1(以及在每個第一通道孔部分405-1的底部處的任何凹槽區域)可以被暴露並且與相應的第二通道孔部分405-2接觸。可以透過每個第一通道孔部分405-1和相應的第二通道孔部分405-2的連接來形成通道孔405。在一些實施例中，在通道孔405的底部處暴露基底402。
可以執行適當的蝕刻製程，例如，乾式蝕刻和/或濕式蝕刻，以去除在第一通道孔部分中沉積的第一材料。第一支撐部分408-1和其他第一支撐部分418-1(如果有的話)可以保持在介電質堆疊體403中。
再次參考圖6，在形成通道孔之後，方法600進行到步驟610，在步驟610中，在通道孔中形成多個通道結構。圖4E示出了對應的結構。
如圖4E所示，可以在通道孔405中形成多個通道結構406。通道結構406可以在介電質堆疊體403中沿垂直方向(例如，z方向)延伸，並且可以具有儲存膜和半導體層。儲存膜可以包括阻擋層、儲存層和穿隧層。在一些實施例中，通道結構406包括介電質芯。阻擋層、儲存層、穿隧層、半導體層和介電質芯(如果有的話)可以從通道結構406的側壁向中心向內佈置。在一些實施例中，在每個通道結構406的底部處(例如，在凹槽區域中)形成半導體插塞。在一些實施例中，在每個通道結構406的上部中形成汲極結構。半導體層可以與半導體插塞和汲極結構接觸並且導電地連接到半導體插塞和汲極結構。
可以透過在通道孔405中的磊晶生長製程和/或沉積製程來形成半導
體插塞。在一些實施例中，首先沉積儲存膜以覆蓋通道孔的側壁和磊晶部分的頂表面。隨後使用一種或多種薄膜沉積製程，例如ALD、CVD、PVD，任何其他合適的製程或其任意組合，可以按以下順序沉積阻擋層、儲存層和穿隧層，以形成儲存膜。然後可以在儲存膜上方並且磊晶部分以上沉積半導體層。然後可以使用一種或多種薄膜沉積製程，例如ALD、CVD、PVD，任何其他合適的製程或其任意組合，將半導體層沉積在穿隧層上。在一些實施例中，在沉積半導體層之後，透過沉積介電質材料，將介電質芯填充在通道孔的剩餘空間中。在一些實施例中，可以透過CMP、研磨、濕式蝕刻和/或乾式蝕刻來去除介電質堆疊體403的頂表面上以及在每個通道孔405的上部中的儲存膜、半導體層和介電質芯的部分，以在通道孔的上部形成凹槽。然後可以透過一種或多種薄膜沉積製程，例如CVD、PVD、ALD、電鍍、無電鍍或其任何組合，透過將導電材料(例如金屬)沉積到凹槽中來形成汲極結構。由此形成通道結構406。可選地，執行平坦化製程，例如，乾/濕式蝕刻和/或CMP，以去除介電質堆疊體403的上表面上的任何多餘的材料。
返回參考圖6，在形成通道結構之後，方法600進行到步驟612，在步驟612中，形成階梯結構，並且形成多個導體層。圖4F示出了對應的結構。
如圖4F所示，在3D記憶體元件的階梯區域中形成階梯結構。階梯結構可以包括多個階梯426。如前所述，階梯426的上表面可以在任何其他第一支撐部分418-1上方。可以透過使用蝕刻遮罩(例如，在介電質堆疊體403上的圖案化的PR層)重複地對介電質堆疊體403進行圖案化，來形成階梯結構，該介電質堆疊體403包括由交錯的犧牲材料層413和介電質材料層417形成的多個介電質對。在一些實施例中，一個或多個介電質對可以形成一個層級/階梯。在形成階
梯結構期間，對PR層進行修整(例如，從介電質堆疊體403的邊界(通常是從所有方向)遞增地並且向內蝕刻)，並且將PR層用作用於蝕刻介電質堆疊體403的被暴露部分的蝕刻遮罩。經修整的PR的量可以與階梯的尺寸直接相關(例如，由階梯的尺寸確定)。可以透過使用合適的蝕刻(例如，各向同性乾式蝕刻和/或濕式蝕刻)來獲得對PR層的修整。可以連續地形成和修整一個或多個PR層，以用於形成階梯結構。在修整PR層之後，可以使用合適的蝕刻劑來蝕刻每個介電質對，以去除介電質材料層417和下面的犧牲材料層413二者的一部分。對介電質堆疊體403的蝕刻可以包括適當的乾式蝕刻和/或濕式蝕刻。經蝕刻的犧牲材料層413和介電質材料層417可以形成多個犧牲層和介電質層416。然後可以去除PR層。
可以形成在介電質堆疊體403中延伸並且與基底402接觸的縫隙結構(未示出)。可以透過使用適當的蝕刻製程(例如，乾式蝕刻和/或濕式蝕刻)去除介電質堆疊體403的一部分來形成縫隙結構。可以使用各向同性蝕刻製程(例如，濕式蝕刻)，透過縫隙結構去除犧牲層，以形成多個橫向凹槽。然後可以沉積導體材料以填充橫向凹槽，從而在橫向凹槽中形成多個導體層414。因此，如圖4F所示，可以形成具有交錯的多個導體層414和介電質層416的儲存堆疊體404。導體材料的沉積可以包括任何合適的沉積方法，例如CVD、PVD、ALD或其組合。絕緣結構412可以形成在儲存堆疊體404上方，使得儲存堆疊體404位於絕緣結構412中。絕緣結構412可以透過使用合適的沉積方法(例如CVD、PVD、ALD或其組合)在儲存堆疊體上方沉積介電質材料(例如，氧化矽)來形成。
返回參考圖6，在形成階梯結構和導體層之後，方法600進行到步驟614，在步驟614中，形成多個第二支撐孔部分和多個第三支撐孔。可選地，形
成至少一個其他第二支撐孔部分。圖4G示出了對應的結構。
如圖4G所示，形成多個第二支撐孔部分407-2和多個第三支撐孔419。可選地，形成至少一個其他第二支撐孔部分415-2。每個第二支撐孔部分407-2可以與相應的第一支撐部分408-1對齊(例如，沿垂直方向)並且與相應的第一支撐部分408-1接觸。在一些實施例中，第二支撐孔部分407-2在第一支撐部分408-1的上表面處與相應的第一支撐部分408-1接觸。第三支撐孔419可以形成在階梯區域中，並且在階梯結構和絕緣結構412中延伸。在各個實施例中，第三支撐孔419可以與基底402接觸或可以不與基底402接觸。在一些實施例中，第三支撐孔419的底表面在基底402的上表面下方。如果形成至少一個其他第一支撐部分418-1，則可以形成至少一個其他第二支撐孔部分415-2。其他第二支撐孔部分415-2可以各自與相應的其他第一支撐部分418-1對齊(例如，沿垂直方向)並且與相應的其他第一支撐部分418-1接觸。在一些實施例中，其他第二支撐孔部分415-2在其他第一支撐部分418-1的上表面處與相應的其他第一支撐部分418-1接觸。在一些實施例中，其他第二支撐孔部分415-2可以位於第三支撐孔419和第二支撐孔部分407-2之間。
可以執行相同的蝕刻製程(例如，乾式蝕刻和/或濕式蝕刻)，以形成第二支撐孔部分407-2和第三支撐孔419，以及其他第二支撐孔部分415-2(如果有的話)。蝕刻劑可以在第一支撐部分408-1和其他第一支撐部分418-1(如果有的話)上方的導體層414、介電質層416和絕緣結構412上具有較高的蝕刻率。也就是說，蝕刻劑可以在第一材料上方選擇性地蝕刻導體層414、介電質層416和絕緣結構412的材料。在一些實施例中，在蝕刻製程之後，第一支撐部分408-1和其他第一支撐部分418-1(如果有的話)的上表面可以與在第一介電質堆疊體
部分403-1和第二介電質堆疊體部分403-2之間的介面共面或低於所述介面。然而，可以維持第一支撐部分408-1和其他第一支撐部分418-1(如果有的話)的期望部分。在各個實施例中，可以執行分別的蝕刻製程(例如，乾式蝕刻和/或濕式蝕刻)，以分別形成第二支撐孔部分407-2和第三支撐孔419。
返回參考圖6，在形成第二支撐孔部分和第三支撐孔之後，方法600進行到步驟616，在步驟616中，形成多個第二支撐部分和多個第三支撐結構。可選地，形成至少一個其他第二支撐部分。圖4H示出了對應的結構。
如圖4H所示，可以在第二支撐孔部分407-2中形成多個第二支撐部分408-2，並且可以在第三支撐孔419中形成多個第三支撐結構410。至少一個其他第二支撐部分418-2可以形成在至少一個其他第二支撐孔部分415-2中(如果有的話)。可以執行相同沉積方法(例如，CVD、PVD、ALD或它們的組合)來沉積第二材料，以填充第二支撐孔部分407-2、第三支撐孔419、和其他第二支撐孔部分415-2(如果有的話)。在一些實施例中，第二材料包括氧化矽。可選地，在沉積製程之後，可以執行平坦化製程、CMP和/或凹槽蝕刻，以去除儲存堆疊體404上的任何凹槽材料。可以形成第二支撐部分408-2、第三支撐結構410和其他第二支撐部分418-2(如果有的話)。
如圖4H所示，可以形成多個第一支撐結構408，每個第一支撐結構408具有第一支撐部分408-1和第二支撐部分408-2。可以形成第二支撐結構418(如果有的話)，每個第二支撐結構418具有其他第一支撐部分418-1和其他第二支撐部分418-2。
圖5A和圖5B示出了根據一些實施例的使用方法600形成的另一3D記
憶體元件的截面圖。3D記憶體元件可以類似於3D記憶體元件300。可以在步驟612之後執行圖5A和圖5B中的製造製程。
返回參考圖6，在形成階梯結構和導體層之後，方法600進行到步驟614，在步驟614中，形成多個第二支撐孔部分和多個第三支撐孔。可選地，形成至少一個其他第二支撐孔部分。圖5A示出了對應的結構。
如圖5A所示，形成多個第二支撐孔部分507-2和多個第三支撐孔419。可選地，形成至少一個其他第二支撐孔部分515-2。每個第二支撐孔部分507-2可以與相應的第一支撐部分408-1對齊(例如，沿垂直方向)並且與相應的第一支撐部分408-1接觸。在一些實施例中，第二支撐孔部分407-2在第一支撐部分408-1的上表面和側面處與相應的第一支撐部分408-1接觸。例如，除了在上表面處與第一支撐部分408-1接觸之外，第二支撐孔部分507-2還可以橫向地(例如，沿x-y平面中的各個/所有方向)圍繞第一支撐部分408-1。第二支撐孔部分507-2的底表面可以在相應的第一支撐部分408-1的上表面下方。在各個實施例中，第二支撐孔部分507-2的底表面可以與基底402接觸或可以不與基底402接觸。在一些實施例中，第二支撐孔部分507-2的底表面可以在基底402的上表面之下，並且可以與相應的第一支撐部分408-1的底表面共面或可以不與相應的第一支撐部分408-1的底表面共面。在一些實施例中，每個第二支撐孔部分507-2的橫向尺寸可以大於相應第一支撐部分408-1的橫向尺寸，使得可以在第二支撐孔部分507-2的側面與相應第一支撐部分408-1之間形成足夠的空間，從而允許填充期望量的第二材料。
在一些實施例中，其他第二支撐孔部分515-2(如果有的話)可以具
有與第二支撐孔部分507-2相似或相同的結構。例如，除了在上表面處與相應的其他第一支撐部分418-1接觸之外，其他第二支撐孔部分515-2還可以橫向地(例如，沿x-y平面中的各個方向)圍繞其他第一支撐部分418-1。詳細的描述可以參考第二支撐孔部分507-2的描述，並且在此不再重複。
可以執行相同的蝕刻製程(例如，乾式蝕刻和/或濕式蝕刻)，以形成第二支撐孔部分507-2和第三支撐孔419，以及其他第二支撐孔部分515-2(如果有的話)。蝕刻製程可以類似於用於形成第二支撐孔部分407-2的蝕刻製程，並且在此不再重複詳細描述。
返回參考圖6，在形成第二支撐孔部分和第三支撐孔之後，方法600進行到步驟616，在步驟616中，形成多個第二支撐部分和多個第三支撐結構。可選地，形成至少一個其他第二支撐部分。圖5B示出了對應的結構。
如圖5B所示，可以在第二支撐孔部分507-2中形成多個第二支撐部分508-2，並且可以在第三支撐孔419中形成多個第三支撐結構410。可選地，至少一個其他第二支撐部分518-2形成在至少一個其他第二支撐孔部分515-2中(如果有的話)。例如，第一支撐部分508-1與第二支撐部分508-2可以形成支撐結構508，以及其他第一支撐部分518-1與其他第二支撐部分518-2可以形成支撐結構518。可以執行相同的沉積製程(例如，CVD、PVD、ALD或其組合)以填充第二支撐孔部分507-2、第三支撐孔419、以及至少一個其他第二支撐孔部分515-2(如果有的話)，以形成第二支撐部分508-2、第三支撐結構410、和其他第二支撐部分518-2(如果有的話)。沉積製程的詳細描述可以參考第二支撐部分408-2的相同描述，並且因此不再重複。
可以在形成導體層414之後的製造製程期間的任何合適階段，在縫隙結構中形成源極觸點結構。可以透過合適的摻雜方法(例如，離子注入)，在縫隙結構的底部處的基底402中形成摻雜區。介電質間隔體(例如，氧化矽)和介電質間隔體中的源極觸點(例如，W)可以各自透過合適的沉積製程(例如CVD、PVD、ALD或其組合)在縫隙結構中形成。
應當注意，在各個實施例中，具有所公開的結構的支撐結構形成在階梯結構中，在過渡區域中形成這種支撐結構是可選的。例如，在一些實施例中，沒有使用所公開的方法和結構在過渡區域中形成支撐結構。在階梯結構中形成支撐結構而不在過渡區域中形成支撐結構的製程可以參考圖4A-圖4H以及圖5A和圖5B所示的製造方法，並且在此不再重複詳細描述。支撐結構的位置不應被本發明內容的實施例所限制。
還應注意，核心區域中的通道結構，過渡區域和階梯區域中的支撐結構的數量和分佈僅用於說明本發明內容的結構和方法，而並不意圖表示這些結構的實際數量。這些結構的數量和分佈應該基於3D記憶體元件的設計來確定，並且不應該被本發明內容的實施例所限制。
本發明內容的實施例提供了一種3D記憶體元件，其包括儲存堆疊體和支撐結構。在基底上的儲存堆疊體包括核心區域和與核心區域相鄰的非核心區域。支撐結構在非核心區域中延伸並且延伸到基底中。支撐結構包括第一支撐部分和在第一支撐部分上方的第二支撐部分。第一支撐部分具有比第二支撐部分高的剛度。
在一些實施例中，第一支撐部分包括多晶矽，並且第二支撐部分包括氧化矽。
在一些實施例中，第一支撐部分位於支撐結構的下部，並且第二支撐部分位於支撐結構的上部。支撐結構的第二支撐部分在支撐結構的第一支撐部分上。
在一些實施例中，第一支撐部分位於支撐結構的下部，並且第二支撐部分位於支撐結構的上部和下部；並且第二支撐部分在支撐結構的第一支撐部分上並且橫向圍繞支撐結構的第一支撐部分。
一些實施例中，非核心區域包括與核心區域相鄰的階梯區域以及在核心區域與階梯區域之間的過渡區域。
在一些實施例中，支撐結構位於過渡區域中。
在一些實施例中，記憶體元件還包括：在階梯區域中，在階梯結構中延伸的第二支撐結構，以及在階梯結構上方的絕緣結構。第二支撐結構包括：第三支撐部分和在第三支撐部分上方的第四支撐部分，第三支撐部分具有比第四支撐部分高的剛度。
在一些實施例中，第二支撐結構的第三支撐部分包括多晶矽，並且第二支撐結構的第四支撐部分包括氧化矽。
在一些實施例中，第三支撐部分位於第二支撐結構的下部，並且第四支撐部分位於第二支撐結構的上部。在一些實施例中，第四支撐部分在第二支撐結構的第三支撐部分上。
在一些實施例中，第三支撐部分位於第二支撐結構的下部，並且第四支撐部分位於第二支撐結構的上部和下部。在一些實施例中，第二支撐結構的第四支撐部分在第二支撐結構的第三支撐部分上並且橫向圍繞第二支撐結構的第三支撐部分。
在一些實施例中，支撐結構位於階梯區域中的階梯結構中，並且位於階梯結構上方的絕緣結構中。
在一些實施例中，記憶體元件還包括在過渡區域中延伸的第二支撐結構。第二支撐結構包括第三支撐部分和在第三支撐部分上方的第四支撐部分，第三支撐部分具有比第四支撐部分高的剛度。
在一些實施例中，第二支撐結構的第三支撐部分包括多晶矽，並且第二支撐結構的第四支撐部分包括氧化矽。
在一些實施例中，第二支撐結構的第三支撐部分位於下部，並且第二支撐結構的第四支撐部分位於上部；並且第二支撐結構的第四支撐部分在第二支撐結構的第三支撐部分上。
在一些實施例中，第二支撐結構的第三支撐部分位於下部，並且第
二支撐結構的第四支撐部分位於上部和下部；並且第二支撐結構的第四支撐部分在第二支撐結構的第三支撐部分上並且橫向圍繞第二支撐結構的第三支撐部分。
在一些實施例中，3D記憶體元件還包括：第三支撐結構，其在階梯結構中延伸，並且在階梯結構上方的絕緣結構中延伸。第三支撐結構包括與第二支撐結構的第四支撐部分相同的材料。
在一些實施例中，儲存堆疊體還包括在基底上交錯的多個導體層和多個介電質層。在一些實施例中，記憶體元件還包括在核心區域中的通道結構，所述通道結構在導體層和介電質層中延伸到基底中。通道結構包括半導體通道，所述半導體通道與導體層形成多個儲存單元。
本發明內容的實施例提供一種用於形成3D記憶體元件的方法。該方法包括：在基底上方的第一介電質堆疊體部分中，在第一介電質堆疊體部分的核心區域中形成通道犧牲部分，並且在第一介電質堆疊體部分的非核心區域中形成第一支撐部分。該方法還包括：在第一介電質堆疊體部分上方形成第二介電質堆疊體部分，以及去除通道犧牲部分。該方法還包括：在第一介電質堆疊體部分和第二介電質堆疊體部分中，在通道犧牲部分的位置處形成通道結構；以及在第一支撐部分上方形成第二支撐部分以形成支撐結構。
在一些實施例中，形成第一支撐部分和第二支撐部分包括：使用第一材料形成第一支撐部分並且使用第二材料形成第二支撐部分。第一材料具有比第二材料高的剛度。
在一些實施例中，形成第一介電質堆疊體部分包括：在基底上形成交錯的多個第一介電質層和多個第一犧牲層。
在一些實施例中，形成通道犧牲部分和第一支撐部分包括：在相同的圖案化製程中，在第一介電質堆疊體部分的核心區域中形成通道孔部分，並且在第一介電質堆疊體部分的非核心區域中形成第一支撐孔部分。
在一些實施例中，形成通道犧牲部分和第一支撐部分包括：在相同的沉積製程中，沉積第一材料以填充通道孔部分和第一支撐孔部分。
在一些實施例中，形成第二介電質堆疊體部分包括：在第一介電質堆疊體部分上方形成覆蓋通道犧牲部分和第一支撐部分的交錯的多個第二介電質層和多個第二犧牲層。
在一些實施例中，形成通道結構包括：在第二介電質堆疊體部分中，形成在通道犧牲部分上方並且與通道犧牲部分接觸的第二通道孔部分。在一些實施例中，形成通道結構還包括：透過第二通道孔部分去除通道犧牲部分，以暴露基底並且形成通道孔。在一些實施例中，形成通道結構還包括：沉積儲存膜和半導體層以至少部分地填充通道孔。
在一些實施例中，形成第二支撐部分包括：去除第二介電質堆疊體部分的一部分，以形成在第一支撐部分的頂表面處與第一支撐部分接觸的第二支撐孔部分；以及沉積第二材料以填充第二支撐孔部分。
在一些實施例中，形成第二支撐部分包括：去除第二介電質堆疊體部分的一部分，以形成第二支撐孔部分，所述第二支撐孔部分在第一支撐部分的頂表面處與第一支撐部分接觸，並且橫向圍繞第一支撐部分。在一些實施例中，形成第二支撐部分還包括：沉積第二材料以填充第二支撐孔部分。
在一些實施例中，支撐結構形成在非核心區域的過渡區域中，並且方法還包括：在形成第二支撐孔部分之前，在非核心區域的階梯區域中形成階梯結構，過渡區域位於核心區域和階梯區域之間。
在一些實施例中，該方法還包括：在階梯區域中形成第二支撐結構。形成第二支撐結構包括：在與形成第一支撐部分相同的製程中，在階梯區域中形成另一第一支撐部分。形成第二支撐結構還包括：在與形成第二支撐孔部分相同的製程中，形成與所述另一第一支撐部分接觸的另一第二支撐孔部分。形成第二支撐結構還包括：在與形成第二支撐部分相同的製程中，形成與所述另一第一支撐部分接觸的另一第二支撐部分。
在一些實施例中，支撐結構形成在非核心區域的階梯區域中。
在一些實施例中，該方法還包括：在形成階梯結構之後，在階梯區域中形成第三支撐結構。形成第三支撐結構包括：在與形成第二支撐孔部分相同的製程中，形成第三支撐孔，所述第三支撐孔在階梯結構中延伸到基底中。形成第三支撐結構包括：沉積第二材料以填充第三支撐孔。
在一些實施例中，該方法還包括：形成在第一介電質堆疊體部分和
第二介電質堆疊體部分中延伸的縫隙結構；去除多個第一介電質層，以形成多個橫向凹槽；以及將導體材料沉積到橫向凹槽中以形成多個導體層。
本發明內容的實施例提供了用於形成3D記憶體元件的另一種方法。該方法包括：在基底上方形成第一介電質堆疊體部分，第一介電質堆疊體部分包括交錯的多個第一介電質層和多個第一犧牲層；以及在相同的製程中，在第一介電質堆疊體部分的核心區域中形成多個通道犧牲部分，在過渡區域中形成至少一個第一支撐部分，並且在階梯區域中形成至少一個其他第一支撐部分。方法還包括：在第一介電質堆疊體部分上方形成第二介電質堆疊體部分，第二介電質堆疊體部分包括交錯的多個第二介電質層和多個第二犧牲層，第二介電質堆疊體部分覆蓋多個通道犧牲部分、至少一個第一支撐部分和至少一個其它第一支撐部分。方法還包括：在第一介電質堆疊體部分和第二介電質堆疊體部分中，從多個通道犧牲部分形成多個通道結構；以及在相同的製程中，在第一支撐部分上方形成至少一個第二支撐部分，並且在至少一個其他第一支撐部分上方形成至少一個其他第二支撐部分。
在一些實施例中，形成第一支撐部分和第二支撐部分以及至少一個其他第一支撐部分和至少一個其他第二支撐部分包括：分別地，使用第一材料形成第一支撐部分和至少一個其他第一支撐部分，以及使用第二材料形成第二支撐部分和至少一個其他第二支撐部分。第一材料具有比第二材料高的剛度。
在一些實施例中，形成多個通道犧牲部分、多個第一支撐部分以及至少一個其他第一支撐部分包括：在相同的圖案化製程中，分別形成多個通道孔部分、至少一個第一支撐孔部分和至少一個其他第一支撐孔部分。
在一些實施例中，形成多個通道犧牲部分、至少一個第一支撐部分以及至少一個其他第一支撐部分包括：在相同沉積製程中，沉積第一材料以填充在多個通道孔部分、至少一個第一支撐孔部分以及至少一個其他第一支撐孔部分中。
在一些實施例中，形成多個通道結構包括：在第二介電質堆疊體部分中，形成在多個通道犧牲部分上方並且與多個通道犧牲部分接觸的至少一個第二通道孔部分。在一些實施例中，形成多個通道結構包括：透過至少一個第二通道孔部分去除多個通道犧牲部分，以暴露基底並且形成多個通道孔。在一些實施例中，形成多個通道結構包括：沉積儲存膜和半導體層以至少部分地填充通道孔中的每個通道孔。
在一些實施例中，形成至少一個第二支撐部分以及至少一個其他第二支撐部分包括：在相同的製程中，去除第二介電質堆疊體部分的至少一部分以分別形成：在第一支撐部分的頂表面上各自與相應的一個第一支撐部分接觸的至少一個第二支撐孔部分，以及在至少一個其他第一支撐部分的頂表面處與至少一個其他第一支撐部分接觸的至少一個其他第二支撐孔部分。在一些實施例中，形成至少一個第二支撐部分以及至少一個其他第二支撐部分還包括：沉積第二材料以填充至少一個第二支撐孔部分和至少一個其他第二支撐孔部分。
在一些實施例中，形成至少一個第二支撐部分和至少一個其他第二支撐部分包括：在相同的製程中，去除第二介電質堆疊體部分的多個部分以分別形成：(i)在第一支撐部分的頂表面上各自與相應的一個第一支撐部分接觸、
並且橫向圍繞第一支撐部分的至少一個第二支撐孔部分，以及(ii)在至少一個其他第一支撐部分的頂表面處與至少一個其他第一支撐部分接觸、並且橫向圍繞至少一個其他第一支撐部分的至少一個其他第二支撐孔部分。在一些實施例中，形成至少一個第二支撐部分和至少一個其他第二支撐部分還包括：沉積第二材料以填充至少一個第二支撐孔部分和至少一個其他第二支撐孔部分。
在一些實施例中，該方法還包括：在形成至少一個第二支撐孔部分和至少一個其他第二支撐孔部分之前，在與過渡區域相鄰的階梯區域中形成階梯結構。
在一些實施例中，該方法還包括：在形成階梯結構之後，在階梯區域中形成多個第三支撐結構。形成多個第三支撐結構包括：在與形成多個第二支撐孔部分相同的製程中，形成多個第三支撐孔，所述多個第三支撐孔在階梯結構中延伸到基底中。在一些實施例中，該方法還包括：沉積第二材料以填充多個第三支撐孔。
在一些實施例中，該方法還包括：形成在第一介電質堆疊體部分和第二介電質堆疊體部分中延伸的縫隙結構；去除多個第一介電質層，以形成多個橫向凹槽；以及將導體材料沉積到橫向凹槽中以形成多個導體層。
特定實施例的前述描述可以針對各種應用容易地修改和/或使之適用。因此，基於本文給出的教導和指導，這種改造和修改旨在落入所公開實施例的等同物的含義和範圍內。
上文已經借助於示出特定功能及其關係的實現方式的功能構建塊描述了本發明內容的實施例。為了描述方便，已經在本文中任意定義了這些功能構造模組的邊界。只要適當地執行所規定的功能及其關係，就可以定義其他邊界。
本發明內容的廣度和範圍不應由上述示例性實施例中的任何一個實施例限制，而是應當僅根據所附請求項及其等同物來定義。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
202:基底
206:通道結構
212:絕緣結構
214:導體層
216:介電質層
226:階梯
200:3D記憶體元件
204:堆疊體結構
208:第一支撐結構
208-1,218-1:第一支撐部分
208-2,218-2:第二支撐部分
210:第三支撐結構
218:第二支撐結構
x,y,z:方向
Claims (19)
- 一種三維(3D)記憶體元件，包括：基底上的儲存堆疊體，其包括核心區域和與所述核心區域相鄰的非核心區域，其中所述非核心區域包括與所述核心區域相鄰的階梯區域；支撐結構，其延伸穿過所述非核心區域中的所述儲存堆疊體並且延伸到所述基底中；在所述階梯區域中，在階梯結構中延伸的第二支撐結構；以及在所述階梯結構上方的絕緣結構；其中，所述支撐結構包括第一支撐部分和在所述第一支撐部分上方的第二支撐部分，所述第一支撐部分具有比所述第二支撐部分高的剛度，所述第二支撐結構包括第三支撐部分和在所述第三支撐部分上方的第四支撐部分，所述第三支撐部分具有比所述第四支撐部分高的剛度。
- 根據請求項1所述的記憶體元件，其中，所述第一支撐部分包括多晶矽，並且所述第二支撐部分包括氧化矽。
- 根據請求項1所述的記憶體元件，其中，所述第一支撐部分位於所述支撐結構的下部，並且所述第二支撐部分位於所述支撐結構的上部；並且所述第二支撐部分在所述支撐結構的所述第一支撐部分上。
- 根據請求項1所述的記憶體元件，其中，所述第一支撐部分位於所述支撐結構的下部，並且所述第二支撐部分位於所述支撐結構的上部和所述下部；並且 所述支撐結構的所述第二支撐部分在所述支撐結構的所述第一支撐部分上並且橫向圍繞所述支撐結構的所述第一支撐部分。
- 根據請求項1所述的記憶體元件，其中，所述非核心區域還包括在所述核心區域與所述階梯區域之間的過渡區域。
- 根據請求項5所述的記憶體元件，其中，所述支撐結構位於所述過渡區域中。
- 根據請求項1所述的記憶體元件，其中，所述第二支撐結構的所述第三支撐部分包括多晶矽，並且所述第二支撐結構的所述第四支撐部分包括氧化矽。
- 根據請求項1所述的記憶體元件，其中，所述第三支撐部分位於所述第二支撐結構的下部，並且所述第四支撐部分位於所述第二支撐結構的上部；並且所述第四支撐部分在所述第二支撐結構的所述第三支撐部分上。
- 根據請求項1所述的記憶體元件，其中，所述第三支撐部分位於所述第二支撐結構的下部，並且所述第四支撐部分位於所述第二支撐結構的上部和所述下部；並且所述第二支撐結構的所述第四支撐部分在所述第二支撐結構的所述第三支撐部分上並且橫向圍繞所述第二支撐結構的所述第三支撐部分。
- 根據請求項1所述的記憶體元件，其中，所述支撐結構位於所述階梯區域中的所述階梯結構中，並且位於所述階梯結構上方的所述絕緣結構中。
- 一種用於形成三維(3D)記憶體元件的方法，包括：在基底上方的第一介電質堆疊體部分中，在所述第一介電質堆疊體部分的核心區域中形成通道犧牲部分，並且在所述第一介電質堆疊體部分的非核心區域中形成第一支撐部分；在所述第一介電質堆疊體部分上方形成第二介電質堆疊體部分；去除所述通道犧牲部分；在所述第一介電質堆疊體部分和所述第二介電質堆疊體部分中，在所述通道犧牲部分的位置處形成通道結構；以及在所述第一支撐部分上方形成第二支撐部分以形成支撐結構。
- 根據請求項11所述的方法，其中，形成所述第一支撐部分和所述第二支撐部分包括：使用第一材料形成所述第一支撐部分並且使用第二材料形成所述第二支撐部分，所述第一材料具有比所述第二材料高的剛度。
- 根據請求項11所述的方法，其中，形成所述第一介電質堆疊體部分包括：在所述基底上形成交錯的多個第一介電質層和多個第一犧牲層；以及形成所述通道犧牲部分和所述第一支撐部分包括：在相同的圖案化製程中，在所述第一介電質堆疊體部分的所述核心區域中形成通道孔部 分，並且在所述第一介電質堆疊體部分的所述非核心區域中形成第一支撐孔部分。
- 根據請求項12所述的方法，其中，形成所述通道犧牲部分和所述第一支撐部分包括：在相同的沉積製程中，沉積所述第一材料以填充所述通道孔部分和所述第一支撐孔部分。
- 根據請求項11所述的方法，其中，形成第二介電質堆疊體部分包括：在所述第一介電質堆疊體部分上方形成覆蓋所述通道犧牲部分和所述第一支撐部分的交錯的多個第二介電質層和多個第二犧牲層；以及形成所述通道結構包括：在所述第二介電質堆疊體部分中，形成在所述通道犧牲部分上方並且與所述通道犧牲部分接觸的第二通道孔部分；透過所述第二通道孔部分去除所述通道犧牲部分，以暴露所述基底並且形成通道孔；以及沉積儲存膜和半導體層以至少部分地填充所述通道孔。
- 根據請求項12所述的方法，其中，形成所述第二支撐部分包括：去除所述第二介電質堆疊體部分的一部分，以形成在所述第一支撐部分的頂表面處與所述第一支撐部分接觸的第二支撐孔部分；以及沉積所述第二材料以填充所述第二支撐孔部分。
- 根據請求項12所述的方法，其中，形成所述第二支撐部分包括：去除所述第二介電質堆疊體部分的一部分，以形成第二支撐孔部分，所述第二支撐孔部分在所述第一支撐部分的頂表面處與所述第一支撐部分接觸，並且橫向圍繞所述第一支撐部分；以及沉積所述第二材料以填充所述第二支撐孔部分。
- 一種用於形成三維(3D)記憶體元件的方法，包括：在基底上方形成第一介電質堆疊體部分，所述第一介電質堆疊體部分包括交錯的多個第一介電質層和多個第一犧牲層；在相同的製程中，在所述第一介電質堆疊體部分的核心區域中形成多個通道犧牲部分，在過渡區域中形成至少一個第一支撐部分，並且在階梯區域中形成至少一個其他第一支撐部分；在所述第一介電質堆疊體部分上方形成第二介電質堆疊體部分，所述第二介電質堆疊體部分包括交錯的多個第二介電質層和多個第二犧牲層；在所述第一介電質堆疊體部分和所述第二介電質堆疊體部分中，從所述多個通道犧牲部分形成多個通道結構；以及在相同的製程中，在所述第一支撐部分上方形成至少一個第二支撐部分，並且在所述至少一個其他第一支撐部分上方形成至少一個其他第二支撐部分。
- 一種三維(3D)記憶體元件，包括：基底上的儲存堆疊體，其包括核心區域和與所述核心區域相鄰的非核心區域，其中所述非核心區域包括與所述核心區域相鄰的階梯區域以及在 所述核心區域與所述階梯區域之間的過渡區域；支撐結構，其延伸穿過所述非核心區域中的所述儲存堆疊體並且延伸到所述基底中；以及在所述過渡區域中延伸的第二支撐結構；其中，所述支撐結構包括第一支撐部分和在所述第一支撐部分上方的第二支撐部分，所述第一支撐部分具有比所述第二支撐部分高的剛度，所述第二支撐結構包括第三支撐部分和在所述第三支撐部分上方的第四支撐部分，所述第三支撐部分具有比所述第四支撐部分高的剛度，所述第二支撐結構的所述第三支撐部分包括多晶矽，並且所述第二支撐結構的所述第四支撐部分包括氧化矽。
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Citations (5)
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