JP2002032993A

JP2002032993A - 半導体記憶回路

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Publication number: JP2002032993A
Application number: JP2000213610A
Authority: JP
Inventors: Shinichi Murata; 伸一村田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2000-07-14
Filing date: 2000-07-14
Publication date: 2002-01-31
Anticipated expiration: 2020-07-14
Also published as: JP3699886B2; US6343031B1; US20020006049A1

Abstract

(57)【要約】【課題】本発明は、メモリセルに対するデータ書込み
時間の増大を抑えながらも、誤書込みについても効果的
に抑制することができる半導体記憶回路を提供すること
を目的とする。【解決手段】本発明は、交互に配置された複数のセレ
クト線及びビット線と、セレクト線及びビット線にほぼ
直交して配置された複数のワード線と、セレクト線に接
続された第１の電極と、ビット線に接続された第２の電
極と、ワード線に接続された制御電極を有した、メモリ
セルを構成する複数のＭＯＳトランジスタと、第１の電
極に対して第１の電圧を供給し、セレクト線に接続され
た第１の電圧供給回路と、第２の電極に対して第１の電
圧の変化に追従して変化する第２の電圧を供給し、ビッ
ト線及びセレクト線に接続された第２の電圧供給回路と
を有する半導体記憶回路である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶回路、
特に読出し専用メモリ（Read Only Memory；以下、ROM
とする。）におけるデータ書込み回路に関するものであ
る。

【０００２】

【従来の技術】従来におけるROM回路のメモリセルアレ
イを構成する複数のメモリセルは、例えば、浮遊（フロ
ーティング）ゲート電極を有するMOS（Metal Oxide Sem
iconductor）トランジスタ等の不揮発性MOSトランジス
タによって構成されている。これら複数のメモリセルを
構成しているMOSトランジスタのドレイン電極はセレク
ト線に接続されており、ソース電極はビット線に接続さ
れている。セレクト線及びビット線は交互に配置され
て、複数の列ラインを構成している。また、各MOSトラ
ンジスタの制御ゲート電極（コントロールゲート）は、
行ラインを構成する複数のワード線に接続されている。

【０００３】次に、上述したようなROM回路におけるメ
モリセルに対するデータの書込み動作について説明す
る。上述の列ラインのうち、MOSトランジスタのドレイ
ン電極に接続された各セレクト線は、セレクト線選択ト
ランジスタを介してドレイン電圧供給回路に接続されて
いる。このドレイン電圧供給回路は、メモリセルへのデ
ータ書込み時に、選択されたセレクト線に対して例えば
４．５Ｖの電圧を供給するものである。一方、上述の列
ラインのうち、MOSトランジスタのソース電極に接続さ
れた各ビット線に対しては、ビット線選択トランジスタ
を介してデータ書込み回路が接続されている。このデー
タ書込み回路は、メモリセルに“０”データを書き込む
（メモリセルを構成するMOSトランジスタのフローティ
ングゲート電極に電子を注入する）場合には、選択され
たビット線を接地電位とし、一方、メモリセルに“１”
データを書き込む（メモリセルを構成するMOSトランジ
スタのフローティングゲート電極に電子を注入しない）
場合には、選択されたビット線に対して例えば３Ｖの電
圧を供給するものである。データ書込み動作において
は、データ書込みの対象となるメモリセルに接続されて
いるワード線に対して、例えば約８Ｖの電圧が印加さ
れ、かつ、同メモリセルに接続されているセレクト線選
択トランジスタ及びビット線選択トランジスタが導通状
態となる。そして、メモリセルを構成するMOSトランジ
スタのドレイン電極とソース電極との間に４．５Ｖの電
圧が印加される場合にはメモリセルに対して“０”デー
タが書き込まれ、1.5V以下の電圧が印加される場合には
メモリセルに対して“１”データが書き込まれる。

【０００４】その後、データが書き込まれたメモリセル
において、所望のデータが書き込まれているかどうかを
確認するために、ワード線における電位下降を伴いなが
ら、ドレイン電圧供給回路及びデータ書込み回路によっ
てセレクト線及びビット線における電位を接地電位とし
て、ベリファイ動作が行われる。このような動作を行う
ことによって、例えば、ビット線における残留電荷によ
るメモリセルへのデータ誤書込みが生じているかどうか
が確認される。

【０００５】

【発明が解決しようとする課題】上述したように、従来
のROM回路においては、例えば、メモリセルに対して
“１”データの書込み動作を開始又は終了する場合に、
メモリセルを構成するMOSトランジスタのドレイン電極
及びソース電極に印加される電圧を、別々の回路、つま
り、ドレイン電圧供給回路と書き込み回路とによって上
昇あるいは下降させていた。しかし、このような“１”
データの書込み動作の際、電圧上昇時においてドレイン
電極に供給される電圧よりもソース電極に供給される電
圧の方が高くなってしまったり、あるいは、電圧降下時
においてドレイン電極に印加される電圧とソース電極に
印加される電圧との差が大きくなり過ぎてしまう（例え
ば、1.5V以上の差が生じてしまう）と、メモリセルに対
して誤ったデータが書き込まれてしまう可能性が考えら
れる。

【０００６】このようなデータ誤書込みを抑制するに
は、“１”データ書込み動作を開始する際に、メモリセ
ルを構成するMOSトランジスタのドレイン電極及びソー
ス電極に印加される電圧が十分に安定した後に、あるい
は、ドレイン電極に印加される電圧の方がソース電極に
印加される電圧よりも高くなった後に、ワード線への電
圧供給を開始する方法が考えられる。一方、“１”デー
タ書込み動作を終了する際には、ドレイン電極に印加さ
れる電圧とソース電極に印加される電圧との差が大きく
なる前に、ワード線における電位を下降させる方法が考
えられる。

【０００７】しかし、このような“１”データ書込み動
作開始時において、ワード線に対する電圧供給の開始を
遅らせると、メモリセルに対して“１”データを書き込
むに要する時間が増大してしまう。また、“１”データ
書込み動作終了時においては、ワード線における電位下
降を早くすると、メモリセルに対するデータの書込みが
十分に行われず、結果的にデータの誤書込みが生じる可
能性がある。

【０００８】従って、ROM回路においては、上述のよう
なメモリセルに対して“１”データを書き込むに要する
時間の増大を抑制できる一方で、メモリセルへの“１”
データ書込み開始時及び終了時における誤書込みの可能
性を効果的に抑制することが要求されていた。

【０００９】本発明は、上記の課題を解決し、メモリセ
ルに対するデータ書込み時間の増大を抑えながらも、誤
書込みについても効果的に抑制することができる半導体
記憶回路を提供するものである。

【００１０】

【課題を解決するための手段】本発明は、交互に配置さ
れた複数のセレクト線及びビット線と、セレクト線及び
ビット線にほぼ直交して配置された複数のワード線と、
セレクト線に接続された第１の電極と、ビット線に接続
された第２の電極と、ワード線に接続された制御電極を
有した、メモリセルを構成する複数のＭＯＳトランジス
タと、第１の電極に対して第１の電圧を供給し、セレク
ト線に接続された第１の電圧供給回路と、第２の電極に
対して第１の電圧の変化に追従して変化する第２の電圧
を供給し、ビット線及びセレクト線に接続された第２の
電圧供給回路とを有する半導体記憶回路を提供すること
により、メモリセルに対するデータ書込み動作におい
て、誤書込みを効果的に抑制することできるものであ
る。

【００１１】

【発明の実施の形態】以下に、本発明における実施の形
態を図面を参照しながら説明する。

【００１２】図１は本発明の第１の実施の形態に係る半
導体記憶回路の構成を示した図である。図１に示される
本発明のＲＯＭ回路は主に、データを記憶するメモリセ
ルＭＣｍｎ（ｍ、ｎ＝１，２，…）がマトリクス状に配
置されたメモリセルアレイ１０と、各メモリセルＭＣｍ
ｎに接続された複数のワード線ＷＬ１〜ＷＬｍと、各ワ
ード線ＷＬ１〜ＷＬｍにほぼ直交するように配置され、
かつ各メモリセルＭＣｍｎに接続されたセレクト線ＳＬ
１，ＳＬ２，…及びビット線ＢＬ１，ＢＬ２，…と、複
数のワード線ＷＬ１〜ＷＬｍのうち１本のワード線を選
択する行アドレスデコーダ３００と、ビット線選択信号
ＹＢ１，ＹＢ２，…を出力する列アドレスデコーダ４０
０と、複数のビット線ＢＬ１，ＢＬ２，…のうち１本の
ビット線をビット線選択信号ＹＢ１，ＹＢ２，…によっ
て選択するマルチプレクサ５００と、このマルチプレク
サ５００に接続された第２の電圧供給回路としての書込
回路２００と、複数のセレクト線ＳＬ１，ＳＬ２，…に
接続された第１の電圧供給回路としてのドレイン電圧供
給回路１００とで構成されている。

【００１３】まず初めに、上述した本発明の第１の実施
の形態におけるＲＯＭ回路の各構成について具体的に説
明する。メモリセルアレイ１０を構成するマトリクス状
に配置された複数のメモリセルＭＣｍｎはそれぞれフロ
ーティングゲート電極を有するＭＯＳトランジスタによ
って構成されており、各々の制御ゲート電極（コントロ
ールゲート電極）はワード線ＷＬ１〜ＷＬｍに接続され
ている。また、複数のワード線ＷＬ１〜ＷＬｍは、ＮＡ
ＮＤやインバータ等から構成された行アドレスデコーダ
３００によってそれらのうちの１本のワード線が選択さ
れる。行アドレスデコーダ３００は、第１のプログラム
信号ＰＧＭＹＢとほぼ同じ動作波形を示す第２のプログ
ラム信号ＰＧＭＸＢによって制御される。各ＭＯＳトラ
ンジスタのドレイン電極は複数のセレクト線ＳＬ１，Ｓ
Ｌ２，…のうち１本のセレクト線に接続されており、一
方、各ＭＯＳトランジスタのソース電極は複数のビット
線ＢＬ１，ＢＬ２，…のうち１本のビット線に接続され
ている。このような複数のメモリセルＭＣｍｎにおい
て、“０”データを書き込む場合、つまりフローティン
グゲート電極に電子を注入する場合は、例えば、ドレイ
ン電極に４．５Ｖの電圧を、ソース電極に０Ｖの電圧を
それぞれ供給することによってドレイン電極とソース電
極との間の電位差を４．５Ｖにする。一方、“１”デー
タを書き込む場合、つまり、フローティングゲート電極
から電子を消去する場合は、例えば、ドレイン電極に
４．５Ｖの電圧を、ソース電極に３Ｖの電圧をそれぞれ
供給することによってドレイン電極とソース電極との間
の電位差を1.5Vにする。ドレイン電極とソース電極との
間の電位差が1.5V以下であれば、メモリセルに対して
“１”データが書き込まれる。

【００１４】セレクト線ＳＬ１，ＳＬ２，…には、それ
ぞれセレクト線選択信号ＹＳ１，ＹＳ２，…によって制
御されるセレクト線選択トランジスタ６０１，６０２，
…が接続されている。これらのセレクト線選択トランジ
スタ６０１，６０２，…は、Ｎチャンネル型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳトランジスタとする。）から
構成されている。そして、全てのセレクト線ＳＬ１，Ｓ
Ｌ２，…には、セレクト線選択トランジスタ６０１，６
０２，…を介して第１の電圧供給回路としてのドレイン
電圧供給回路１００が接続されている。

【００１５】ドレイン電圧供給回路１００は、例えば第
２の電源電位Ｖｃｃ２（例えば、８Ｖ）と第１の電源電
位Ｖｃｃ１（例えば、4V）との間に直列に接続された抵
抗Ｒ１及びＲ２と、抵抗Ｒ１及びＲ２の間のノードＮ１
００と接地電位Ｖｓｓとの間に接続されたキャパシタＣ
及びＮＭＯＳトランジスタ１０１と、第２の電源電位Ｖ
ｃｃ２とドレイン電圧供給回路１００の出力端子ＳＬＴ
との間に直列に接続されたＮＭＯＳトランジスタ１０２
及び１０３と、出力端子SLTと接地電位Ｖｓｓとの間に
接続されたＮＭＯＳトランジスタ１０４から構成されて
いる。ＮＭＯＳトランジスタ１０１及び１０４は共に、
そのゲート電極に入力される第１のプログラム信号ＰＧ
ＭＹＢによって制御される。ＮＭＯＳトランジスタ１０
２の基板電位は第１の電源電位Ｖｃｃ１となっているの
で、ＮＭＯＳトランジスタ１０２はダイオードと同様の
機能を有する。ＮＭＯＳトランジスタ１０３は、そのゲ
ート電極がＮＭＯＳトランジスタ１０１に接続されてお
り、そのソース電極がドレイン電圧供給回路１００の出
力端子ＳＬＴとなっている。また、ドレイン電圧供給回
路１００の駆動能力を向上させるために、ＮＭＯＳトラ
ンジスタ１０３のサイズは他のＮＭＯＳトランジスタ１
０１及び１０２よりも大きくなっている。このような構
成を有するドレイン電圧供給回路１０１では、第１のプ
ログラム信号ＰＧＭＹＢが“Ｌ”レベルの時にＮＭＯＳ
トランジスタ１０１及び１０４が非導通状態となるの
で、ノードＮ１００に現れる電圧がＮＭＯＳトランジス
タ１０３のゲート電極に印加され、出力端子ＳＬＴに所
望の出力電圧（例えば、４．５Ｖ）が現れる。一方、第
１のプログラム信号ＰＧＭＹＢが“Ｈ”レベルの時に
は、ＮＭＯＳトランジスタ１０１及び１０４が導通状態
となるので、ノードＮ１００における電位が接地電位Ｖ
ｓｓとなり、出力端子ＳＬＴには０Ｖの電圧が出力され
る。

【００１６】複数のメモリセルＭＣｍｎの各ソース電極
に接続されたビット線ＢＬ１，ＢＬ２，…は、列アドレ
スデコーダ４００から出力されるビット線選択信号ＹＢ
１，ＹＢ２，…を用いてマルチプレクサ５００によって
それらのうちの１本のビット線が選択される。その選択
された１本のビット線に対して、第２の電圧供給回路と
しての書込回路２００によって所望の電圧が供給され
る。

【００１７】ここで、第２の電圧供給回路である書込回
路２００の構成について説明する。この書込回路２００
内にはラッチ回路２０１が含まれており、まず、このラ
ッチ回路２０１の構成について説明する。このラッチ回
路２０１は、互いの入力端子が互いの出力端子に接続さ
れたインバータ２１０及び２１１と、インバータ２１１
の入力端子（インバータ２１０の出力端子）と接地電位
Ｖｓｓとの間に直列に接続されたＮＭＯＳトランジスタ
２０６及び２０７と、インバータ２１０の入力端子（イ
ンバータ２１１の出力端子）と接地電位Ｖｓｓとの間に
接続されたＮＭＯＳトランジスタ２０５とから構成され
ている。ＮＭＯＳトランジスタ２０５のゲート電極には
第１のプログラム信号ＰＧＭＹＢが入力され、メモリセ
ルＭＣｍｎへの“１”データ書込時には、第１のプログ
ラム信号ＰＧＭＹＢが“Ｌ”レベルとなるので、ＮＭＯ
Ｓトランジスタ２０５は非導通状態となる。ＮＭＯＳト
ランジスタ２０６はラッチ回路２０１を選択するための
スイッチ手段であり、そのゲート電極にはラッチ回路選
択信号Ｌ_SELが入力され、ラッチ回路２０１が選択され
る場合、ラッチ回路選択信号Ｌ_SELは“Ｈ”レベルとな
る。ＮＭＯＳトランジスタ２０７のゲート電極にはデー
タ信号ＤＡＴＡが入力される。このデータ信号ＤＡＴＡ
は、メモリセルＭＣｍｎに対して“１”データを書き込
む場合には“Ｌ”レベルとなり、“０”データを書き込
む場合には“Ｈ”レベルとなる。ラッチ回路２０１にお
いてラッチされたデータは、ラッチ回路２０１の出力端
子であるノードＮ２００に現れる。

【００１８】次に、書込回路２００内のラッチ回路２０
１以外の回路構成について説明する。ノード２００は、
ＮＭＯＳトランジスタ２０４のゲート電極と、インバー
タ２０９を介してＮＭＯＳトランジスタ２０２のゲート
電極とに接続されている。ＮＭＯＳトランジスタ２０２
のソース電極及びＮＭＯＳトランジスタ２０４のドレイ
ン電極は共に書込回路２０１の出力端子ＢＬＴに接続さ
れている。ＮＭＯＳトランジスタ２０２のドレイン電極
とドレイン電圧供給回路１００の出力端子ＳＬＴとの間
には、第１のプログラム信号ＰＧＭＹＢによって制御さ
れるＰチャンネル型ＭＯＳトランジスタ（以下、ＰＭＯ
Ｓトランジスタとする。）２０８が接続されている。ま
た、ＮＭＯＳトランジスタ２０４のドレイン電極（書込
回路２００の出力端子ＢＬＴ）とドレイン電圧供給回路
１００の出力端子ＳＬＴとの間には、リセット信号ＲＳ
Ｔによって制御されるＮＭＯＳトランジスタ２０３が接
続されている。このリセット信号ＲＳＴは、第１のプロ
グラム信号ＰＧＭＹＢが“Ｌ”レベルから“Ｈ”レベル
に変化した直後に、一定期間、“Ｈ”レベルとなる信号
である。リセット信号が“Ｈ”レベルとなっている期間
は、メモリセルＭＣｍｎへの“１”データの書込みが終
了した後にビット線の電位を接地電位Ｖｓｓまで引き下
げるのに十分な期間として設定される。

【００１９】次に、以上のように構成された本発明の第
１の実施の形態に係るＲＯＭ回路において、メモリセル
に対して“１”データを書き込む場合の動作について図
２を参照しながら説明する。

【００２０】図２は、図１に示されたＲＯＭ回路におけ
る動作タイミングチャートである。ここでは、例として
メモリセルＭＣ２２に対する“１”データの書込み動作
を説明する。ＭＣ２２に対する“１”データ書込み動作
を開始する前において、図２（ａ）及び図２（ｂ）に示
すように、第１及び第２のプログラム信号ＰＧＭＹＢ及
びＰＧＭＸＢは共に“Ｈ”レベルとなっている。この
時、ワード線ＷＬ１〜ＷＬｍはいずれも選択されていな
い状態であるので、“Ｌ”レベル（ここでは、4V）とな
っている。また、ドレイン電圧供給回路１００において
は、第１のプログラム信号ＰＧＭＹＢが“Ｈ”レベルと
なっているので、ＮＭＯＳトランジスタ１０１が導通状
態となる。その結果、ノードＮ１００における電位が接
地電位Ｖｓｓとなるので、ＮＭＯＳトランジスタ１０３
が非導通状態となる。また、この時、“Ｈ”レベルの第
１のプログラム信号ＰＧＭＹＢによってＮＭＯＳトラン
ジスタ１０４が導通状態となるので、ドレイン電圧供給
回路１００の出力端子ＳＬＴにおける電位は接地電位Ｖ
ｓｓとなる。

【００２１】一方、書込回路２００においては、第１の
プログラム信号ＰＧＭＹＢが“Ｈ”レベルとなっている
ので、ＮＭＯＳトランジスタ２０５が導通状態となり、
ノードＮ２００が接地電位Ｖｓｓとなっている（図２
（ｅ）参照）。つまり、ＮＭＯＳトランジスタ２０４の
ゲート電極の電位が“Ｌ”レベルとなっており、ＮＭＯ
Ｓトランジスタ２０４が非導通状態となっている。ま
た、ＰＭＯＳトランジスタ２０８のゲート電極には
“Ｈ”レベルが入力され、ＰＭＯＳトランジスタ２０８
も非導通状態となる。従って、書込回路２００の出力端
子ＢＬＴには出力電位が現れない。

【００２２】この後、図２（ａ）及び図２（ｂ）に示す
ように第１及び第２のプログラム信号ＰＧＭＹＢ及びＰ
ＧＭＸＢが“Ｈ”レベルから“Ｌ”レベルに変化し、メ
モリセルＭＣ２２に対する“１”データの書込み動作が
開始される場合のＲＯＭ回路の動作について説明する。

【００２３】まず、第２のプログラム信号ＰＧＭＸＢが
“Ｈ”レベルから“Ｌ”レベルに変化すると、図２
（ｆ）に示すように、複数のワード線ＷＬ１〜ＷＬｍの
うち行アドレスデコーダ３００によって、メモリセルＭ
Ｃ２２のコントロールゲート電極に接続されたワード線
ＷＬ２における電位が“Ｌ”レベル（4V）から“Ｈ”
レベル（８Ｖ）へと上昇していく。また、メモリセルＭ
Ｃ２２のドレイン電極に接続されたセレクト線ＳＬ２に
おいては、“Ｈ”レベルのセレクト線選択信号ＹＳ２が
セレクト線選択トランジスタ６０２のゲート電極に入力
され、セレクト線選択トランジスタ６０２が導通状態と
なる。つまり、ドレイン電圧供給回路１００の出力端子
ＳＬＴとメモリセルＭＣ２２のドレイン電極とが電気的
に接続可能な状態となる。

【００２４】また、第１のプログラム信号ＰＧＭＹＢが
“Ｈ”レベルから“Ｌ”レベルに変化すると、ドレイン
電圧供給回路１００においては、ＮＭＯＳトランジスタ
１０１及び１０４が非導通状態となり、抵抗Ｒ１及びＲ
２によってノードＮ１００に現れた分圧電圧がＮＭＯＳ
トランジスタ１０３のゲート電極に印加される。する
と、ＮＭＯＳトランジスタ１０３が導通状態となり、ド
レイン電圧供給回路１００の出力端子ＳＬＴにおける電
位が上昇し始める。その結果、図２（ｇ）に示すよう
に、セレクト線ＳＬ２における電位、つまり、“１”デ
ータを書き込む対象となっているメモリセルＭＣ２２の
ドレイン電極における電位が４．５Ｖに向けて上昇を開
始する。

【００２５】一方、メモリセルＭＣ２２のソース電極に
接続されたビット線ＢＬ１が、列アドレスデコーダ４０
０から出力されたビット線選択信号ＹＢ１がマルチプレ
クサ５００に入力されることによって選択される。つま
り、書込回路２００の出力端子ＢＬＴとメモリセルＭＣ
２２のソース電極とが電気的に接続可能な状態となる。

【００２６】ここで、書込回路２００における動作につ
いて説明する。書込み動作の開始時において、図２
（ｂ）及び図２（ｃ）に示すように第１のプログラム信
号ＰＧＭＹＢ及びリセット信号ＲＳＴは “Ｌ”レベル
となるため、ＮＭＯＳトランジスタ２０３及びＮＭＯＳ
トランジスタ２０５が非導通状態に、ＰＭＯＳトランジ
スタ２０８が導通状態になる。また、この時、図２
（ｄ）に示すように、データ信号ＤＡＴＡは“Ｌ”レベ
ルとなっているので、ＮＭＯＳトランジスタ２０７も非
導通状態となる。従って、ラッチ回路２０１におけるイ
ンバータ２１０の出力端子及びインバータ２１１の入力
端子の電位は“Ｈ”レベル、インバータ２１０の入力端
子及びインバータ２１１の出力端子の電位、つまり、ノ
ードＮ２００における電位は“Ｌ”レベルとなる（図２
（ｅ）参照）。ノードＮ２００における電位が“Ｌ”レ
ベルの時、ＮＭＯＳトランジスタ２０４は非導通状態に
なり、一方、インバータ２０９の出力電位が“Ｈ”レベ
ルとなるので、ＮＭＯＳトランジスタ２０２は導通状態
となる。すなわち、書込回路２００の出力端子ＢＬＴ
は、ドレイン電圧供給回路１００の出力端子ＳＬＴとＰ
ＭＯＳトランジスタ２０８及びＮＭＯＳトランジスタ２
０２を介して電気的に接続可能な状態となる。

【００２７】従って、図２（ｇ）に示すように、セレク
ト線ＳＬ２における電位、つまり、ドレイン電圧供給回
路１００の出力端子ＳＬＴにおける電位が上昇すると、
書込回路２００の出力端子ＢＬＴにおける電位もその変
化に追従して上昇していく。この時、書込回路２００の
出力端子ＢＬＴにおける出力電位は、ドレイン電圧供給
回路１００の出力端子ＳＬＴにおける出力電位からＰＭ
ＯＳトランジスタ２０８及びＮＭＯＳトランジスタ２０
２の閾値電位分だけ差し引いた値、例えば、３Ｖに向け
て上昇する。すなわち、メモリセルＭＣ２２のソース電
極における電位が３Ｖに向けて上昇し始める。

【００２８】以上のように、第１のプログラム信号ＰＧ
ＭＹＢが“Ｈ”レベルから“Ｌ”レベルに変化すると、
ワード線ＷＬ２が８Ｖに向けて、図２（ｇ）に示すよう
に、セレクト線ＳＬ２（メモリセルＭＣ２２のドレイン
電極）における電位が４．５Ｖに向けて、ビット線ＢＬ
１（メモリセルＭＣ２２のソース電極）における電位が
３Ｖに向けてそれぞれ上昇し始め、メモリセルＭＣ２２
に対する“１”データの書込み動作が開始される。この
時、上述したようにメモリセルＭＣ２２のソース電極
（ビット線ＢＬ１）における電位は、ドレイン電極（セ
レクト線ＳＬ２）における電位に追従しながら上昇して
いくので、図２（ｇ）に示すように、メモリセルＭＣ２
２に対する“１”データの書込み動作中に、メモリセル
ＭＣ２２のソース電極における電位がそのドレイン電極
における電位よりも大きくなったり、両者の電位の差が
大きくなり過ぎることを抑制することができる。その結
果、メモリセルＭＣ２２に対する書込み動作に要する時
間の増大を抑制しながら、メモリセルＭＣ２２に対する
“１”データ書込動作中における誤書込みを効果的に抑
制することが可能となる。

【００２９】次に、図２（ａ）及び図２（ｂ）に示すよ
うに第１及び第２のプログラム信号ＰＧＭＹＢ及びＰＧ
ＭＸＢが“Ｌ”レベルから“Ｈ”レベルに変化し、メモ
リセルＭＣ２２に対する“１”データの書込み動作が終
了する場合のＲＯＭ回路の動作について説明する。

【００３０】まず、第２のプログラム信号ＰＧＭＸＢが
“Ｌ”レベルから“Ｈ”レベルに変化すると、図２
（ｆ）に示すように、ワード線ＷＬ２における電位が
“Ｈ”レベル（８Ｖ）から“Ｌ”レベル（４Ｖ）へと下
降し始める。一方で、第１のプログラム信号ＰＧＭＹＢ
が“Ｌ”レベルから“Ｈ”レベルに変化した時のドレイ
ン電圧供給回路１００及び書込回路２００における動作
について以下に説明する。

【００３１】まず、ドレイン電圧供給回路１００におい
ては、“Ｈ”レベルの第１のプログラム信号ＰＧＭＹＢ
によってＮＭＯＳトランジスタ１０１が導通状態とな
り、ＮＭＯＳトランジスタ１０３のゲート電極における
電位は接地電位Ｖｓｓとなる。従って、ＮＭＯＳトラン
ジスタ１０３が非導通状態となる。また、第１のプログ
ラム信号ＰＧＭＹＢが“Ｈ”レベルになると、ＮＭＯＳ
トランジスタ１０４が導通状態になるので、図２（ｇ）
に示すように、４．５Ｖの電圧を出力していたドレイン
電圧供給回路１００の出力端子ＳＬＴにおける電位が０
Ｖ（接地電位Ｖｓｓ）、つまり、“Ｌ”レベルに向けて
下降を開始する。

【００３２】一方、書込回路２００においては、“Ｈ”
レベルの第１のプログラム信号ＰＧＭＹＢによって、Ｐ
ＭＯＳトランジスタ２０８が非導通状態に、ラッチ回路
２０１のＮＭＯＳトランジスタ２０５が導通状態にな
る。その結果、ラッチ回路２０１の出力端子であるノー
ドＮ２００における電位は図２（ｅ）に示すように
“Ｌ”レベルとなり、ＮＭＯＳトランジスタ２０４が非
導通状態となる。また、第１のプログラム信号ＰＧＭＹ
Ｂが“Ｌ”レベルから“Ｈ”レベルに変化した直後に、
図２（ｃ）に示すように、リセット信号ＲＳＴが“Ｌ”
レベルから“Ｈ”レベルに変化するので、ＮＭＯＳトラ
ンジスタ２０３が導通状態となる。すなわち、書込回路
２００の出力端子ＢＬＴは、ドレイン電圧供給回路１０
０の出力端子ＳＬＴとＮＭＯＳトランジスタ２０３を介
して電気的に接続可能な状態となる。その結果、上述し
たようにドレイン電圧供給回路１００の出力端子ＳＬＴ
（メモリセルＭＣ２２のドレイン電極）における電位が
“Ｌ”レベルに向けて下降し始めると、図２（ｇ）に示
すように、それに追従して書込回路２００の出力端子Ｂ
ＬＴ（メモリセルＭＣ２２のソース電極）もＮＭＯＳト
ランジスタ１０３を介して“Ｌ”レベルに向けて下降し
始める。従って、メモリセルＭＣ２２に対する“１”デ
ータの書込み動作が終了した後において、メモリセルＭ
Ｃ２２のソース電極における電位がそのドレイン電極に
おける電位よりも大きくなったり、両者の電位の差が大
きくなり過ぎることを抑制することができる。すなわ
ち、メモリセルMC２２に対する“１”データ書込み動作
が終了した後、メモリセルＭＣ２２に対してデータが正
しく書き込まれているかどうかを確認するベリファイ動
作に移行する際におけるデータの誤書込みを効果的に抑
制することが可能となる。

【００３３】以上に説明したように、本発明の第１の実
施の形態における半導体記憶回路によれば、データを書
き込む対象となっているメモリセルに接続されたワード
線へ電圧を供給を開始すると共に、ドレイン電圧供給回
路１００の出力端子ＳＬＴを、書込回路２００の出力端
子ＢＬＴに対して、ＰＭＯＳトランジスタ２０８及びＮ
ＭＯＳトランジスタ２０２、あるいはＮＭＯＳトランジ
スタ２０３を介して電気的に接続させるので、ＲＯＭ回
路のメモリセルを構成するＭＯＳトランジスタのソース
電極に供給する電圧を、そのドレイン電極に供給する電
圧に追従して変化させることができる。その結果、メモ
リセルに対するデータ書込み動作に関して、データ書込
時間の増大を抑制しながら、メモリセルのソース電極に
供給される電圧がそのドレイン電極に供給される電圧よ
りも大きくなることによる、あるいは、両者の電位の差
が大きくなり過ぎることによるメモリセルに対するデー
タの誤書込みを効果的に抑制することができる。

【００３４】次に、本発明における第２の実施の形態に
係る半導体記憶回路について説明する。図３は、第２の
実施の形態に係る半導体記憶回路における書込回路７０
０の構成を示した図である。第２の実施の形態における
半導体記憶回路の書込回路７００以外の回路構成は、第
１の実施の形態における半導体記憶回路の回路構成と同
一であるので、ここでは、主に書込回路７００の構成及
び動作について説明する。

【００３５】まず、第２の実施の形態における書込回路
７００の構成について説明する。この書込回路７００内
には第１の実施の形態の場合と同様にラッチ回路２０１
が含まれており、このラッチ回路の構成は、第１の実施
の形態におけるラッチ回路の構成と同一であるので、こ
こでのラッチ回路２０１の構成に関する説明は省略し、
書込回路７００内のラッチ回路２０１以外の回路構成に
ついて説明する。

【００３６】ラッチ回路２０１の出力端子であるＮノー
ド２００は、書込回路７００の出力端子ＢＬＴと接地電
位Ｖｓｓとの間に接続されたＮＭＯＳトランジスタ２１
５のゲート電極に接続されている。ノードＮ７０１と書
込回路７００の出力端子ＢＬＴとの間には、ビット線プ
ルアップ信号ＢＬ−ＰＵＬＬによって制御されるＮＭＯ
Ｓトランジスタ２１４が接続されている。このビット線
プルアップ信号ＢＬ−ＰＵＬＬは、データ信号ＤＡＴＡ
が“Ｌ”レベル、かつ第１のプログラム信号ＰＧＭＡＢ
が“Ｌ”レベルの時に“Ｈ”レベルとなって、ＮＭＯＳ
トランジスタ２１４を導通状態にする信号である。ノー
ドＮ７０１とドレイン電圧供給回路１００の出力端子Ｓ
ＬＴとの間には、リセット信号ＲＳＴによって制御され
るＮＭＯＳトランジスタ２１３が接続されている。この
リセット信号ＲＳＴは、第１の実施の形態の場合と同様
に、第１のプログラム信号ＰＧＭＹＢが“Ｌ”レベルか
ら“Ｈ”レベルに変化した直後に、一定期間、“Ｈ”レ
ベルとなる信号であり、リセット信号が“Ｈ”レベルと
なっている期間は、メモリセルＭＣｍｎへの“１”デー
タの書込みが終了した後にビット線の電位を接地電位Ｖ
ｓｓまで引き下げるのに十分な期間として設定される。

【００３７】また、ドレイン電圧供給回路１００の出力
端子ＳＬＴと接地電位Ｖｓｓとの間には、ＰＭＯＳトラ
ンジスタ２１６及び２１７、ＮＭＯＳトランジスタ２１
８〜２２０が直列に接続されている。ＰＭＯＳトランジ
スタ２１６のゲート電極は第３のプログラム信号ＰＧＭ
ＡＢが入力され、その基板はドレイン電圧供給回路１０
０の出力端子ＳＬＴに接続されている。この第３のプロ
グラム信号ＰＧＭＡＢは、図４（ｆ）に示すように、第
１のプログラム信号ＰＧＭＹＢが“Ｌ”レベル、あるい
はリセット信号ＲＳＴが“Ｈ”レベルの時に“Ｌ”レベ
ルとなる信号である。ＰＭＯＳトランジスタ２１７のゲ
ート電極はノードＮ７０１及び自身のドレイン電極に接
続されており、その基板は自身のソース電極に接続され
ている。ＮＭＯＳトランジスタ２１８のゲート電極に
は、電源電位Ｖｃｃ１（例えば、４V）と接地電位Ｖｓ
ｓとの間に直列接続された抵抗Ｒ３及びＲ４によって分
圧された電圧が印加される。ＮＭＯＳトランジスタ２１
９のゲート電極はノードＮ７０１に接続に接続されてい
る。ＮＭＯＳトランジスタ２２０のゲート電極には、第
３のプログラム信号ＰＧＭＡＢがインバータ２１２を介
して入力される。抵抗Ｒ３と電源電位Vｃｃ１との間に
はＰＭＯＳトランジスタ２２１が接続されており、ＰＭ
ＯＳトランジスタ２２１のゲート電極には第３のプログ
ラム信号ＰＧＭＡＢが入力される。

【００３８】次に、以上のような書込回路を備えた本発
明の第２の実施の形態に係るＲＯＭ回路において、例え
ばメモリセルＭＣ２２に対して“１”データを書き込む
場合の動作について、図４を参照しながら、書込回路７
００の動作を主として説明する。

【００３９】図４は、図３に示されたＲＯＭ回路におけ
る動作タイミングチャートである。ＭＣ２２に対する
“１”データ書込み動作を開始する前においては、図４
（ａ）及び図４（ｂ）に示すように、第１及び第２のプ
ログラム信号ＰＧＭＹＢ及びＰＧＭＸＢは共に“Ｈ”レ
ベルとなっており、第１の実施の形態の場合と同様に、
ワード線ＷＬ１〜ＷＬｍはいずれも選択されていない状
態であり、ドレイン電圧供給回路１００の出力端子ＳＬ
Ｔには出力電位は現れない。また、書込回路７００にお
いては、図４（ｇ）に示すようにビット線プルアップ信
号ＢＬ−ＰＵＬＬが“Ｌ”レベルとなっているのでＮＭ
ＯＳトランジスタ２１４は非導通状態となっている。ま
た、第１のプログラム信号ＰＧＭＹＢが“Ｈ”レベルと
なっているのでＮＭＯＳトランジスタ２０５が非導通状
態となっており、それに伴ってノードＮ２００が“Ｌ”
レベルとなるので、ＮＭＯＳトランジスタ２１５も非導
通状態となる。従って、書込回路７００の出力端子ＢＬ
Ｔには出力電位が現れない。

【００４０】次に、図４（ａ）及び図４（ｂ）に示すよ
うに、第１及び第２のプログラム信号ＰＧＭＹＢ及びＰ
ＧＭＸＢが“Ｈ”レベルから“Ｌ”レベルに変化し、メ
モリセルＭＣ２２に対する“１”データの書込み動作が
開始される場合のＲＯＭ回路の動作について説明する。

【００４１】まず、第２のプログラム信号ＰＧＭＸＢが
“Ｈ”レベルから“Ｌ”レベルに変化すると、図４
（ｈ）に示すように、第１の実施の形態の場合と同様、
メモリセルＭＣ２２のコントロールゲート電極に接続さ
れたワード線ＷＬ２における電位が“Ｌ”レベル（４
Ｖ）から“Ｈ” レベル（８Ｖ）へと上昇していき、メ
モリセルＭＣ２２のドレイン電極に接続されたセレクト
線ＳＬ２におけるセレクト線選択トランジスタ６０２が
導通状態となる。ここで、第１のプログラム信号ＰＧＭ
ＹＢも“Ｈ”レベルから“Ｌ”レベルに変化するので、
第１の実施の形態の場合と同様、図２（ｉ）に示すよう
に、セレクト線ＳＬ２における電位、つまり、“１”デ
ータを書き込む対象となっているメモリセルＭＣ２２の
ドレイン電極における電位が４．５Ｖに向けて上昇を開
始する。

【００４２】一方、メモリセルＭＣ２２のソース電極に
接続されたビット線ＢＬ１が、列アドレスデコーダ４０
０から出力されたビット線選択信号ＹＢ１がマルチプレ
クサ５００に入力されることによって選択される。つま
り、書込回路７００の出力端子ＢＬＴとメモリセルＭＣ
２２のソース電極とが電気的に接続可能な状態となる。

【００４３】ここで、書込回路７００における動作につ
いて説明する。書込み動作の開始時において、第４図
（ｂ）に示すように、第１のプログラム信号ＰＧＭＹＢ
が“Ｌ”レベルになると、ＮＭＯＳトランジスタ２０５
が非導通状態になる。また、この時、図４（ｄ）に示す
ように、データ信号ＤＡＴＡは“Ｌ”レベルとなってい
るので、ＮＭＯＳトランジスタ２０７も非導通状態とな
る。従って、ラッチ回路２０１におけるインバータ２１
０の出力端子及びインバータ２１１の入力端子の電位は
“Ｈ”レベル、インバータ２１０の入力端子及びインバ
ータ２１１の出力端子の電位、つまり、ノードＮ２００
における電位は図４（ｅ）に示すように“Ｌ”レベルと
なる。ノードＮ２００における電位が“Ｌ”レベルの
時、ＮＭＯＳトランジスタ２１５は非導通状態となる。

【００４４】また、この時、図４（ｃ）及び図４（ｆ）
に示すように、リセット信号ＲＳＴ及び第３のプログラ
ム信号ＰＧＭＡＢが共に“Ｌ”レベルとなっているた
め、ＮＭＯＳトランジスタ２１３が非導通状態に、ＮＭ
ＯＳトランジスタ２２０、ＰＭＯＳトランジスタ２１６
及び２２１が導通状態となる。ＰＭＯＳトランジスタ２
１６及びＮＭＯＳトランジスタ２２０が導通状態になる
と、ＰＭＯＳトランジスタ２１７のソース電極に対し
て、ドレイン電圧供給回路１００の出力端子ＳＬＴにお
ける出力電圧からＰＭＯＳトランジスタ２１６の閾値電
圧を引いた分の電圧が印加され、一方、ＮＭＯＳトラン
ジスタ２１９のソース電極における電位は接地電位Ｖｓ
ｓとなる。また、ＰＭＯＳトランジスタ２２１が導通状
態になると、ノードＮ７０２において抵抗Ｒ３及びＲ４
によって分圧された電圧が現れ、この電圧がＮＭＯＳト
ランジスタ２１８のゲート電極に印加される。

【００４５】これらの結果、ＰＭＯＳトランジスタ２１
７とＮＭＯＳトランジスタ２１８及び２１９が導通状態
となり、ノードＮ７０１において所望の電圧、つまり、
メモリセルＭＣ２２に“１”データを書き込むために必
要な電圧（例えば、３Ｖ）が現れる。この電圧は、ドレ
イン電圧供給回路１００の出力端子ＳＬＴにおける出力
電圧からＰＭＯＳトランジスタ２１７の閾値電圧を引い
た分の電圧以下であり、また、ＮＭＯＳトランジスタ２
１８〜２２０、抵抗Ｒ１及びＲ２によって制御される電
圧でもある。そして、前述したように、メモリセルに対
して“１”データを書き込む場合には、データ信号ＤＡ
ＴＡが“Ｌ”レベルに、第３のプログラム信号ＰＧＭＡ
Ｂが“Ｌ”レベルになるので、ビット線プルアップ信号
ＢＬ−ＰＵＬＬが“Ｈ”レベルとなり、ＮＭＯＳトラン
ジスタ２１４が導通状態となる。その結果、前述したよ
うなメモリセルＭＣ２２に“１”データを書き込むため
に必要な電圧（３Ｖ）が、書込回路７００の出力端子Ｂ
ＬＴに現れる。すなわち、図４（ｉ）に示すように、セ
レクト線ＳＬ２における電位、つまり、ドレイン電圧供
給回路１００の出力端子ＳＬＴにおける電位が上昇する
と、書込回路７００の出力端子ＢＬＴにおける電位もそ
の変化に追従して上昇していく。よって、メモリセルＭ
Ｃ２２のソース電極における電位が３Ｖに向けて上昇し
始める。

【００４６】以上のように、第１のプログラム信号ＰＧ
ＭＹＢが“Ｈ”レベルから“Ｌ”レベルに変化すると、
図４（ｈ）に示すようにワード線ＷＬ２が８Ｖに向け
て、図４（ｉ）に示すようにセレクト線ＳＬ２（メモリ
セルＭＣ２２のドレイン電極）における電位が４．５Ｖ
に向けて、ビット線ＢＬ１（メモリセルＭＣ２２のソー
ス電極）における電位が３Ｖに向けてそれぞれ上昇し始
め、メモリセルＭＣ２２に対する“１”データの書込み
動作が開始される。この時、上述したようにメモリセル
ＭＣ２２のソース電極（ビット線ＢＬ１）における電位
は、ドレイン電極（セレクト線ＳＬ２）における電位に
追従しながら上昇していくので、図２（ｉ）に示すよう
に、メモリセルＭＣ２２に対する“１”データの書込み
動作中に、メモリセルＭＣ２２のソース電極における電
位がそのドレイン電極における電位よりも大きくなった
り、両者の電位の差が大きくなり過ぎることを抑制する
ことができる。その結果、メモリセルＭＣ２２に対する
書込み動作に要する時間の増大を抑制しながら、メモリ
セルＭＣ２２に対する“１”データ書込動作中における
誤書込みを効果的に抑制することが可能となる。

【００４７】次に、図４（ａ）及び図４（ｂ）に示すよ
うに、第１及び第２のプログラム信号ＰＧＭＹＢ及びＰ
ＧＭＸＢが“Ｌ”レベルから“Ｈ”レベルに変化し、メ
モリセルＭＣ２２に対する“１”データの書込み動作が
終了する場合のＲＯＭ回路の動作について説明する。

【００４８】まず、第２のプログラム信号ＰＧＭＸＢが
“Ｌ”レベルから“Ｈ”レベルに変化すると、図２
（ｈ）に示すように、ワード線ＷＬ２における電位が
“Ｈ”レベル（８Ｖ）から“Ｌ”レベル（４Ｖ）へと下
降し始める。一方で、第１のプログラム信号ＰＧＭＹＢ
が“Ｌ”レベルから“Ｈ”レベルに変化した時のドレイ
ン電圧供給回路１００及び書込回路７００における動作
について以下に説明する。

【００４９】ドレイン電圧供給回路１００においては、
“Ｈ”レベルの第１のプログラム信号ＰＧＭＹＢによっ
てＮＭＯＳトランジスタ１０１が導通状態となる。それ
に伴い、ＮＭＯＳトランジスタ１０３のゲート電極が接
地電位Ｖｓｓとなり、ＮＭＯＳトランジスタ１０３が非
導通状態となる。また、この時、“Ｈ”レベルの第１の
プログラム信号ＰＧＭＹＢによってＮＭＯＳトランジス
タ１０４が導通状態となるので、図２（ｉ）に示すよう
に、４５Ｖの電圧を出力していたドレイン電圧供給回
路１００の出力端子ＳＬＴにおける電位が０Ｖ（接地電
位Ｖｓｓ）、つまり、“Ｌ”レベル（０Ｖ）に向けて下
降を開始する。

【００５０】一方、書込回路７００においては、“Ｈ”
レベルの第１のプログラム信号ＰＧＭＹＢによってラッ
チ回路２０１のＮＭＯＳトランジスタ２０５が導通状態
になり、ラッチ回路２０１の出力端子であるノードＮ２
００における電位は“Ｌ”レベルとなるが、これによっ
てＮＭＯＳトランジスタ２１５は非導通状態となるの
で、ＮＭＯＳトランジスタ２１５を介して書込回路７０
０の出力端子ＢＬＴが接地電位Ｖｓｓとはならない。し
かし、この時、図４（ｃ）に示すように、リセット信号
ＲＳＴは“Ｈ”レベルとなっているので、ＮＭＯＳトラ
ンジスタ２１３が導通状態となる。また、ビット線プル
アップ信号ＢＬ−ＰＵＬＬが図４（ｇ）に示すように
“Ｈ”レベルとなっているので、ＮＭＯＳトランジスタ
２１４も導通状態となる。すなわち、ドレイン電圧供給
回路１００の出力端子ＳＬＴが、書込回路７００の出力
端子ＢＬＴと電気的に接続可能な状態となる。従って、
上述したようにドレイン電圧供給回路１００の出力端子
ＳＬＴ（メモリセルＭＣ２２のドレイン電極）における
電位が“Ｌ”レベルに向けて下降し始めると、図２
（ｉ）に示すように、それに追従して書込回路７００の
出力端子ＢＬＴ（メモリセルＭＣ２２のソース電極）も
“Ｌ”レベルに向けて下降し始める。

【００５１】従って、メモリセルＭＣ２２に対する
“１”データの書込み動作が終了した後において、メモ
リセルＭＣ２２のソース電極における電位がそのドレイ
ン電極における電位よりも大きくなったり、両者の電位
の差が大きくなり過ぎることを抑制することができる。
その結果、メモリセルMC２２に対する“１”データ書込
み動作が終了した後、つまり、メモリセルＭＣ２２に対
してデータが正しく書き込まれているかどうかを確認す
るベリファイ動作に移行する際におけるデータの誤書込
みを効果的に抑制することが可能となる。

【００５２】以上に説明したように、本発明の第２の実
施の形態における半導体記憶回路によれば、データを書
き込む対象となっているメモリセルに接続されたワード
線へ電圧を供給を開始すると共に、ドレイン電圧供給回
路１００の出力端子ＳＬＴを、書込回路７００の出力端
子ＢＬＴに対して、ＰＭＯＳトランジスタ２１６及び２
１７、あるいはＮＭＯＳトランジスタ２１３を介して電
気的に接続させるので、ＲＯＭ回路のメモリセルを構成
するＭＯＳトランジスタのソース電極に供給する電圧
を、そのドレイン電極に供給する電圧に追従して変化さ
せることができる。その結果、メモリセルに対するデー
タ書込み動作に関して、データ書込時間の増大を抑制し
ながら、メモリセルのソース電極に供給される電圧がそ
のドレイン電極に供給される電圧よりも大きくなること
による、あるいは、両者の電位の差が大きくなり過ぎる
ことによるメモリセルに対するデータの誤書込みを効果
的に抑制することができる。

【００５３】

【発明の効果】本発明における半導体集積回路装置によ
れば、ＲＯＭ回路内のメモリセルへのデータ書込み動作
を行う際に、データを書き込む対象となっているメモリ
セルに接続されたワード線に対して所定電圧の供給を開
始すると共に、メモリセルを構成するＭＯＳトランジス
タの第１の電極に対して第１の電圧を供給し、かつＭＯ
Ｓトランジスタの第２の電極に対しては第１の電圧の変
化に追従して変化する第２の電圧を供給するので、メモ
リセルの第２の電極に供給される第２の電圧が第１の電
極に供給される第１の電圧よりも大きくなること、ある
いは、両者の電圧の差が大きくなり過ぎることを抑制す
ることができる。その結果、メモリセルに対するデータ
書込み動作において、データ書込み動作に要する時間の
増大を抑制しながら、データ誤書込みを効果的に抑制す
ることできる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体記憶回
路の構成を示す図である。

【図２】本発明の第１の実施の形態に係る半導体記憶回
路におけるタイミングチャートである。

【図３】本発明の第２の実施の形態に係る半導体記憶回
路における書込回路の構成を示す図である。

【図４】本発明の第２の実施の形態に係る半導体記憶回
路におけるタイミングチャートである。

【符号の説明】

１０：メモリセルアレイ１００：ドレイン電圧供給回路１０１〜１０４，２０２〜２０７，２１３〜２１５，２
１８〜２２０：ＮＭＯＳトランジスタ２００，７００：書込回路２０１：ラッチ回路２０８，２１６，２１７，２２１：ＰＭＯＳトランジス
タ２０９〜２１２：インバータ３００：行アドレスデコーダ４００：列アドレスデコーダ５００：マルチプレクサ６０１，６０２，…：セレクト線選択トランジスタ（Ｎ
ＭＯＳトランジスタ）ＰＧＭＹＢ：第１のプログラム信号ＰＧＭＸＢ：第２のプログラム信号ＰＧＭＡＢ：第３のプログラム信号ＲＳＴ：リセット信号ＤＡＴＡ：データ信号

Claims

【特許請求の範囲】

【請求項１】交互に配置された複数のセレクト線及び
ビット線と、前記セレクト線及び前記ビット線にほぼ直交して配置さ
れた複数のワード線と、前記セレクト線に接続された第１の電極と、前記ビット
線に接続された第２の電極と、前記ワード線に接続され
た制御電極を有した、メモリセルを構成する複数のＭＯ
Ｓトランジスタと、前記第１の電極に対して第１の電圧を供給し、前記セレ
クト線に接続された第１の電圧供給回路と、前記第２の電極に対して前記第１の電圧の変化に追従し
て変化する第２の電圧を供給し、前記ビット線及び前記
セレクト線に接続された第２の電圧供給回路とを有する
ことを特徴とする半導体記憶回路。
【請求項２】請求項１記載の半導体記憶回路におい
て、前記第１の電圧供給回路は、第１のＭＯＳトランジスタ
を介して前記第２の電圧供給回路に接続されていること
を特徴とする半導体記憶回路。
【請求項３】請求項２記載の半導体記憶回路は、前記第１の電圧供給回路と前記第２の電圧供給回路との
間に、前記第１のＭＯＳトランジスタに並列に接続され
た第２のＭＯＳトランジスタを有することを特徴とする
半導体記憶回路。
【請求項４】請求項３記載の半導体記憶回路におい
て、前記第１のＭＯＳトランジスタは前記メモリセルに対し
てデータの書込み動作の場合に導通状態となり、前記第
２のＭＯＳトランジスタは前記メモリセルに対する前記
データの書込み動作が終了した後に導通状態となること
を特徴とする半導体記憶回路。
【請求項５】請求項３記載の半導体記憶回路におい
て、前記第１及び第２の電極における電位を上昇させる場合
には前記第１のＭＯＳトランジスタが導通状態となり、
前記第１及び第２の電極における電位を下降させる場合
には前記第２のＭＯＳトランジスタが導通状態となるこ
とを特徴とする半導体記憶回路。