KR20150105175A

KR20150105175A - 반도체 기억장치

Info

Publication number: KR20150105175A
Application number: KR1020140138589A
Authority: KR
Inventors: 히로키 무라카미
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2014-03-06
Filing date: 2014-10-14
Publication date: 2015-09-16
Also published as: KR101632427B1; JP2015170374A; JP5855150B2; US20150254132A1; US9501354B2

Abstract

본 발명의 과제는 데이터의 신뢰성의 유지를 도모하면서, 데이터의 입출력 시간의 단축을 도모할 수 있는 반도체 기억장치를 제공하는데 있다. 이러한 과제를 해결하기 위하여, 본 발명의 플래시 메모리는, 메모리 어레이(100)와, 메모리 어레이로부터 독출된 데이터를 유지하거나, 또는 메모리 어레이에 기입하는 데이터를 유지하는 페이지 버퍼(170)와, 외부 입출력 단자(200)와, 페이지 버퍼(170)에 접속되어, 페이지 버퍼(170)에 입력되는 데이터 또는 거기에서 출력되는 데이터의 오류 검출 및 정정을 행하는 ECC 회로(120)와, ECC 회로(120)와 외부 입출력 단자(200) 사이에 접속되어, 데이터의 압축 및 신장을 행하는 압축부(130)를 구비한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 반도체 기억장치에 관한 것으로, 특히, 입출력되는 데이터의 압축 신장 및 오류 정정에 관한 것이다.

플래시 메모리, DRAM 등의 반도체 메모리에서는, 집적도가 해마다 증가하고, 불량 또는 결함이 없는 기억 소자를 제조하는 것은 어렵다. 이 때문에, 메모리 칩 상에는, 제조 공정 중에 발생하는 기억 소자의 물리적인 결함을 외견상 구제하기 위한 용장 스킴이 이용된다. 예를 들어, 어떤 용장 스킴에서는, 용장 메모리를 설치함으로써, 물리적인 결함이 있는 기억 소자를 구제하고 있다. 또한, 반도체 메모리에는, 용장 메모리에 의한 물리적인 구제 이외에, 소프트 에러 대책으로서 오류 검출 정정 회로(ECC: Error Checking Correction)가 있다.

NAND형 플래시 메모리에서는, 반복 데이터의 프로그램이나 소거를 반복함으로써, 터널 절연막의 열화에 의한 전하 유지 특성이 악화되거나, 터널 절연막에 포획한 전하에 의해 역치 변동이 생겨, 비트 에러를 야기한다. 특허문헌 1에서는, 이러한 비트 에러 대책으로서, 오류 검출 정정 회로를 탑재하고 있다. 특히, 블록 선택 트랜지스터에 가까운 셀에서는, 리소그라피에 의한 패턴의 편차, 확산층 형성 시의 이온 주입의 편차에 의해서, 비트 에러율이 높아지는 경향이 있고, 이것을 보다 많이 구제 가능하게 하기 위하여 ECC 코드를 격납시키고 있다.

또한, NAND형 플래시 메모리에 입력되는 데이터 및 거기에서 출력되는 데이터에 대해서 ECC 처리를 행하는 ECC부를 구비한 반도체 장치가 특허문헌 2에 개시되어 있다. 이 반도체 장치는, NAND형 플래시 메모리와 ECC부의 접속을 전환 가능하게 함으로써 회로 면적의 저감을 도모하고 있다.

JP

2010-152989

A

JP

2011-197819

A

ECC 회로를 온칩(on-chip)으로 탑재하는 NAND형 플래시 메모리에서는, 독출 및 프로그램되는 모든 비트 데이터에 대해서 오류 검출 정정을 행하면, 그 연산에 대단히 시간이 걸린다. 특히, NAND형 플래시 메모리에서는, 페이지 단위로 독출 및 프로그램이 행해지므로, 고집적화에 따른 1페이지 당의 비트수가 증가하면, 거기에 비례해서 ECC 회로의 연산 시간이 증가되어 버린다. 이것은 독출 시간 및 프로그램 시간 단축의 장해로 될 수 있다.

본 발명은, 상기 종래의 과제를 해결하는 것으로, 데이터의 신뢰성 유지를 도모하면서, 데이터의 입출력 시간의 단축을 도모할 수 있는 반도체 기억장치를 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 기억장치는, 메모리 어레이와, 상기 메모리 어레이로부터 독출된 데이터를 유지하거나, 또는 상기 메모리 어레이에 기입하는 데이터를 유지하는 데이터 유지 수단과, 외부 입출력 단자와, 상기 데이터 유지 수단에 접속되어, 상기 데이터 유지 수단에 입력되는 데이터 또는 상기 데이터 유지 수단으로부터 출력되는 데이터의 오류 검출 및 정정을 행하는 오류 검출 정정 수단과, 상기 외부 입출력 단자와 상기 오류 검출 정정 수단 사이에 접속되어, 데이터의 압축 및 신장을 행하는 압축 수단을 포함하되, 상기 압축 수단은, 상기 외부 입출력 단자로부터 제공된 데이터를 압축하고, 압축한 데이터를 상기 오류 정정 수단에 제공하며, 상기 오류 정정 수단으로부터 제공된 데이터를 신장시키고, 신장된 데이터를 상기 외부 입출력 단자에 제공한다.

바람직하게는, 반도체 기억장치는 상기 외부 입출력 단자와 상기 압축 수단 사이에 입출력 버퍼를 더 포함한다. 바람직하게는, 상기 압축 수단은 입력된 데이터를 논리 압축한다. 바람직하게는, 상기 압축 수단은, 입력된 데이터를, 데이터 패턴과 해당 데이터 패턴의 일치 횟수를 포함하는 데이터로 압축한다. 바람직하게는, 상기 압축 수단은, 입력된 데이터와 패턴 데이터를 비교하는 비교부와, 입력된 데이터와 패턴 데이터의 일치 횟수를 카운트하는 카운터를 포함한다. 바람직하게는, 상기 압축 수단은, N바이트의 데이터 패턴을 발생하는 데이터 패턴 발생부와, 상기 비교부의 비교 결과로부터 얻어진 데이터 패턴이 이전의 비교부에서 비교된 데이터 패턴과 일치하는지의 여부를 판정하는 판정부와, 압축된 데이터를 생성하는 압축 데이터 생성부를 더 포함하되, 상기 판정부에 의해 일치하지 않는다고 판정되었을 때, 상기 압축 데이터 생성부는 패턴 데이터와 해당 패턴 데이터의 일치 횟수를 포함하는 압축 데이터를 생성한다. 바람직하게는, 상기 압축 수단은, 패턴 데이터와 해당 패턴 데이터의 일치 횟수를 포함하는 압축된 데이터를 원래의 데이터로 신장시키는 신장부를 포함한다. 바람직하게는, 상기 압축 수단은 압축된 데이터에 포함되는 일치 횟수를 감산하는 카운터와, 카운터의 카운트값이 소정값에 도달한 것인가 아닌가를 판정하는 판정부를 더 포함하고, 상기 판정부에 의해 소정값에 도달했다고 판정될 때까지, 상기 신장부는, 패턴 데이터의 연결을 생성한다. 바람직하게는, 상기 오류 검출 정정 수단은, 압축된 데이터에 논리가 모두 0 또는 1인 더미 데이터(dummy data)를 부가한다.

본 발명에 따르면, 외부 입출력 단자와 오류 검출 정정 수단 사이에 데이터의 압축 및 신장가능한 압축 수단을 설치함으로써, 오류 검출 정정 수단에 의한 연산 시간의 단축을 도모할 수 있다. 그 때문에, 데이터의 입출력 시간을 단축시킬 수 있다.

도 1은 본 발명의 실시예에 따른 NAND형 플래시 메모리의 전체의 개략 구성을 나타낸 도면;
도 2는 본 발명의 실시예에 따른 메모리 셀 어레이의 NAND 스트링의 구성을 나타낸 회로도;
도 3은 본 실시예에 따른 플래시 메모리의 프로그램 시에 각 부에 인가되는 전압의 일례를 나타낸 도면;
도 4는 본 발명의 실시예에 따른 플래시 메모리에 데이터가 입력될 때의 압축 동작을 설명하는 도면;
도 5(A) 및 도 5(B)는 데이터의 논리 압축의 일례를 나타낸 도면;
도 6은 본 발명의 실시예에 따른 플래시 메모리로부터 데이터가 출력될 때의 신장 동작을 설명하는 도면;
도 7(A) 및 도 7(B)는 압축된 데이터의 신장의 일례를 나타낸 도면;
도 8(A) 내지 도 8(C)는 본 발명의 실시예에 따른 플래시 메모리에 데이터가 입력될 때의 처리 시간의 일례를 나타낸 도면;
도 9(A) 내지 도 9(C)는 본 발명의 실시예에 따른 플래시 메모리로부터 데이터가 출력될 때의 처리 시간의 일례를 나타낸 도면;
도 10은 본 발명의 제2실시예에 따른 플래시 메모리를 설명하는 도면.

다음에, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 본 발명은, 각종 유형의 기억 구조를 지니는 불휘발성 메모리에 적용할 수 있지만, 여기에서는, 바람직한 형태로서 NAND형의 플래시 메모리를 예시한다. 또, 도면은, 이해하기 쉽게 하기 위하여 각 부를 강조해서 나타내고 있는 바, 실제의 디바이스의 규모와는 다른 것에 유의해야 한다.

실시예

본 발명의 실시예에 따른 플래시 메모리의 전형적인 구성을 도 1에 나타낸다. 단, 여기에 나타낸 플래시 메모리는 예시로서, 본 발명은, 반드시 이러한 구성으로 한정되는 것은 아니다. 본 실시예의 플래시 메모리(10)는, 복수의 메모리 셀이 행렬 형상으로 배열된 메모리 어레이(100)와, 외부 입출력 단자(I/O)에 접속되어 입출력 데이터를 유지하는 입출력 버퍼(110)와, 독출된 비트 데이터 및 프로그램해야 할 비트 데이터의 오류 검출·정정을 행하는 ECC 회로(120)와, 입출력 버퍼(110)와 ECC 회로(120) 사이에 접속되어 데이터의 압축·신장을 행하는 압축부(130)와, 입출력 버퍼(110)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(140)와, 입출력 버퍼(110)로부터의 커맨드 데이터나 외부로부터의 제어 신호를 수취하고, 각 부를 제어하는 제어부(150)와, 어드레스 레지스터(140)로부터 행 어드레스 정보(Ax)를 수취하며, 행 어드레스 정보(Ax)를 디코딩하고, 디코딩 결과에 의거해서 블록의 선택 및 워드선의 선택 등을 행하는 워드선 선택회로(160)와, 워드선 선택회로(160)에 의해서 선택된 페이지로부터 독출된 데이터를 유지하거나, 선택된 페이지에의 기입 데이터를 유지하는 페이지 버퍼(170)와, 어드레스 레지스터(140)로부터 열 어드레스 정보(Ay)를 수취하고, 열 어드레스 정보(Ay)를 디코딩하여, 해당 디코딩 결과에 의거해서 페이지 버퍼(170) 내의 데이터의 선택 등을 행하는 열 선택회로(180)와, 데이터의 독출, 프로그램 및 소거 등을 위하여 필요한 각종 전압(기입 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부전압 발생회로(190)를 포함해서 구성된다.

메모리 어레이(100)는, 열방향으로 배치된 m개의 메모리 블록 BLK(0), BLK(1), …, BLK(m-1)을 지닌다. 블록 BLK(0)에 근접해서, 페이지 버퍼(170)가 배치된다. 이러한 구성 이외에도, 페이지 버퍼(170)는, 블록의 다른 쪽 단부, 혹은 양쪽의 단부에 배치되는 것이어도 된다.

1개의 메모리 블록에는, 도 2에 나타낸 바와 같이, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유닛(NU)이 복수 형성되고, 1개의 메모리 블록 내에 n+1개의 스트링 유닛(NU)이 행방향으로 배열되어 있다. 셀 유닛(NU)은, 직렬로 접속된 복수의 메모리 셀(MCi)(i= 0, 1, …, 31)과, 한쪽 단부인 메모리 셀(MC31)의 드레인 측에 접속된 선택 트랜지스터(TD)와, 다른 쪽 단부인 메모리 셀(MC0)의 소스 측에 접속된 선택 트랜지스터(TS)를 포함하되, 선택 트랜지스터(TD)의 드레인은 대응하는 1개의 비트선(GBL)에 접속되고, 선택 트랜지스터(TS)의 소스는 공통의 소스선(SL)에 접속된다.

메모리 셀(MCi)의 컨트롤 게이트는, 워드선(WLi)에 접속되고, 선택 트랜지스터(TD), (TS)의 게이트는 워드선(WL)과 병행되는 선택 게이트선(SGD), (SGS)에 접속된다. 워드선 선택회로(160)는, 행 어드레스(Ax) 또는 변환된 어드레스에 의거해서 블록을 선택할 때, 블록의 선택 게이트 신호(SGS), (SGD)를 개재해서 선택 트랜지스터(TD), (TS)를 선택적으로 구동한다. 도 2는 전형적인 셀 유닛의 구성을 나타내고 있지만, 셀 유닛은 NAND 스트링 내에 1개 또는 복수의 더미 셀을 포함하는 것이어도 된다.

메모리 셀은, 전형적으로, P웰 내에 형성된 N형의 확산 영역인 소스/드레인과, 소스/드레인 간의 채널 상에 형성된 터널 산화막과, 터널 산화막 상에 형성된 플로팅 게이트(floating gate)(전하축적층)와, 플로팅 게이트 상에 유전체막을 개재해서 형성된 컨트롤 게이트를 포함하는 MOS 구조를 지닌다. 플로팅 게이트에 전하가 축적되어 있지 않을 때, 즉, 데이터 「1」이 기입되어 있을 때, 역치는 음의 상태에 있고, 메모리 셀은 통상 온 상태이다. 플로팅 게이트에 전자가 축적되었을 때, 즉, 데이터 「0」이 기입되어 있을 때, 역치는 포지티브(正)로 시프트하고, 메모리 셀은 통상 온 상태이다. 단, 메모리 셀은, 1비트(2치 데이터)를 기억하는 SLC 타입이어도 되고, 다수 비트를 기억하는 MLC 타입이어도 된다.

도 3은 플래시 메모리의 각 동작 시 인가되는 바이어스 전압의 일례를 나타낸 표이다. 독출 동작에서는, 비트선에 소정의 포지티브 전압을 인가하고, 선택된 워드선에 소정 전압(예를 들면 0V)을 인가하며, 비선택 워드선에 패스 전압(Vpass)(예를 들면 4.5V)을 인가하고, 선택 게이트선(SGD), (SGS)에 포지티브 전압(예를 들면 4.5V)을 인가하며, 비트선 선택 트랜지스터(TD), 소스선 선택 트랜지스터(TS)를 온하고, 공통 소스선에 0V를 인가한다. 프로그램(기입) 동작에서는, 선택된 워드선에 고전압의 프로그램 전압(Vprog)(15 내지 20V)을 인가하고, 비선택의 워드선에 중간전위(예를 들면 10V)를 인가하며, 비트선 선택 트랜지스터(TD)를 온(on)시키고, 소스선 선택 트랜지스터(TS)를 오프시키며, 「0」 또는 「1」의 데이터에 응한 전위를 비트선(GBL)에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드선에 0V를 인가하고, P웰에 고전압(예를 들면 20V)을 인가하고, 플로팅 게이트의 전자를 기판에 방출함으로써, 블록 단위로 데이터를 소거한다.

압축부(130)는, 입출력 버퍼(110)와 ECC 회로(120) 사이에 배치되어, 입출력 버퍼(110)로부터 입력된 데이터를 논리 압축하고, 논리 압축된 데이터를 ECC 회로(120)에 출력한다. 또한, 압축부(130)는, ECC 회로(120)로부터의 압축된 데이터를 신장시키고, 신장된 데이터를 입출력 버퍼(110)에 출력한다.

ECC 회로(120)는, 플래시 메모리(10)에 입력되는 모든 비트 데이터에 대해서 오류 검출·정정의 연산을 행하고, 또한, 플래시 메모리로부터 출력되는 모든 비트 데이터에 대해서 오류 검출·정정의 연산을 행한다. 보다 구체적으로는, 프로그램 동작 시, 입출력 버퍼(110)로부터의 프로그램 데이터는 압축부(130)에 의해서 논리 압축되고, 압축된 프로그램 데이터가 ECC 회로(120)에 의해서 ECC 처리되며, ECC 처리된 데이터가 페이지 버퍼(170)에 전송된다. ECC 처리된 프로그램 데이터에는 오류 정정 부호가 포함된다. 그리고, 메모리 어레이(100)의 선택된 페이지에 프로그램 데이터가 기입된다. 독출 동작 시, 메모리 어레이(100)로부터 독출된 데이터가 페이지 버퍼(170)에 전송되고, 페이지 버퍼(170)로부터 전송된 데이터가 ECC 회로(120)에 의해서 ECC 처리되며, ECC 처리된 데이터가 압축부(130)에 의해서 신장되고, 신장된 데이터가 입출력 버퍼에 제공된다.

도 4는 플래시 메모리에 데이터가 입력될 때의 압축부(130)의 구성 및 동작을 설명하는 도면이다. 플래시 메모리(10)의 외부 입출력 단자(200)에 인가된 데이터는, 입출력 버퍼(110)에 축적되고, 이어서, 입출력 버퍼(110)로부터 압축부(130)에 제공된다. 압축부(130)는, 도 4에 나타낸 바와 같이, N바이트의 데이터 패턴(N은, 1 이상의 정수)을 발생하는 데이터 패턴 발생부(210), 입출력 버퍼(110)로부터 입력된 데이터(Di)와 데이터 패턴 발생부(210)에서 발생된 N바이트의 데이터 패턴(Dp)을 비교하는 비교부(220), 비교부(220)의 비교 결과에 의거해서 일치한 데이터 패턴(Dp)이 전회의 비교부(220)의 비교 결과인 데이터 패턴(Dp-n)과 일치하는지의 여부를 판정하는 판정부(230), 판정부(230)에 의해서 전회의 데이터 패턴(Dp-n)과 일치한다고 판정되었을 때, 그 일치 횟수를 카운트하는 카운터(240), 입력된 데이터(Di)에 관한 압축된 데이터(Dc)를 생성하는 압축 데이터 생성부(250)를 구비한다.

데이터 패턴 발생부(210)는, 바람직하게는, N바이트의 데이터 패턴을 발생시킨다. 소정의 바람직한 양상에서는, 데이터 패턴 발생부(210)는, 복수종의 데이터 패턴을 격납하는 캐시 메모리일 수 있다. 다른 바람직한 양상에서는, 데이터 패턴 발생부(210)는 미리 결정된 알고리즘에 따라서 복수종의 데이터 패턴을 발생시킬 수 있다. 발생되는 데이터 패턴은, 고정 길이이어도 되고, 가변 길이이어도 된다. 소정의 양상에서는, 데이터 패턴 발생부(210)는 제어부(150)로부터의 제어 신호(S)에 의거해서 고정 길이의 패턴 데이터 또는 가변 길이의 데이터 패턴 중 어느 것인가를 발생시킬 수 있다. 제어부(150)는, 예를 들어, 외부의 컨트롤러로부터의 커맨드에 의거해서 고정 길이의 데이터 패턴 또는 가변 길이의 데이터 패턴의 설정을 할 수 있다. 만약 보다 높은 압축률이 요구되면, 제어부(150)는, 가변 길이의 데이터 패턴에 의한 압축을 선택하고, 낮은 압축률이 요구되면, 고정 길이의 데이터 패턴에 의한 압축을 선택한다.

비교부(220)는, 입력된 데이터(Di)와 데이터 패턴(Dp)의 비교를 행한다. 바람직하게는, 비교부(220)는 데이터(Di) 및/또는 데이터 패턴(Dp)을 격납하기 위한 레지스터 등을 구비한다. 비교부(220)는, 데이터 패턴(Dp)이 N바이트의 고정 길이이면, 입력된 데이터(Di)의 N바이트의 데이터와 N바이트의 데이터 패턴(Dp)을 비교한다. 또, 데이터 패턴(Dp)이 가변 길이이면, 비교부(220)는, 적어도 가변 길이의 최대 크기의 데이터를 레지스터 등에 격납하고, 가변 길이의 데이터 패턴(Dp)과의 비교를 행한다. 비교부(220)는, 데이터(Di)와 데이터 패턴(Dp)을 비교하고, 비교 결과로서, 데이터(Di)와 일치한 데이터 패턴(Dp)을 판정부(230)에 제공한다.

판정부(230)는, 전회에 일치한 데이터 패턴(Dp-n)을 유지하고, 비교부(220)에서 일치된 데이터 패턴(Dp)이 전회의 데이터 패턴(Dp-n)과 일치하는지의 여부를 판정한다. Dp=Dp-n이라고 판정되었을 때, 카운터(240)는, 카운트값을 +1만큼 증분(increment)시키고, 이 카운트값을 유지한다. 비교부(220)는, 카운터(240)에 의해 카운트의 종료가 통지되면, 다음 데이터(Di)와 패턴 데이터(Dp)를 비교한다. 또한, 판정부(230)는, Dp≠Dp-n이라고 판정했을 때, Dp-n의 내용을 초기화하고, 또한, 그 판정 결과를 압축 데이터 생성부(250)에 통지한다. 데이터 생성부(250)는 이 통지에 응답해서 압축 데이터를 생성한다.

다음에, 압축부의 압축 동작의 일례에 대해서 설명한다. 여기에서는, N바이트의 고정 길이의 데이터 패턴에 의한 압축이 행해지는 것으로 하여, 입력되는 데이터(Di)는, 도 5(A)에 나타낸 바와 같이, N바이트의 "패턴 A"가 연속해서 6회 반복되는 데이터(Di-1), (Di-2), (Di-3), (Di-4), (Di-5), (Di-6)가 입력되고, 그 후, "패턴 B"의 데이터(Di-7)가 입력된다고 가정한다.

비교부(220)는, N바이트의 데이터(Di-1)와 데이터 패턴 발생부(210)에서 발생되는, 또는 거기에 기억되는 N바이트의 데이터 패턴(Dp)을 비교하여, 일치하는 데이터 패턴을 검색한다. 여기에서는, 비교부(220)는, 데이터(Di-1)가 데이터 패턴 "패턴 A"와 일치하는 비교 결과를 판정부(230)에 제공한다. 판정부(230)는, (Dp-n)이 초기화되어 있기 때문에, 이 경우, 두 데이터 패턴이 일치하는 판정 결과를 카운터(240)에 통지하고, 또한 데이터 패턴(Dp-n) = "패턴 A"를 유지한다. 이것에 응답하여, 카운터(240)는 카운트값=1을 유지한다.

다음에, 비교부(220)는, 데이터(Di-2)와 데이터 패턴(Dp)을 비교하고, 비교 결과로서 데이터 패턴(Dp) = "패턴 A"가 판정부(230)에 제공된다. 판정부(230)는, Dp=Dp-n이라고 판정하고, 그 판정 결과를 카운터(240)에 통지한다. 이것에 응답하여, 카운터(240)는 카운트값 = 2를 유지한다. 마찬가지의 처리가 데이터(Di-6)까지 반복되었을 때, 카운터(240)에는 카운트값 = 6이 유지된다.

다음에, 비교부(220)는, 데이터(Di-7)와 데이터 패턴(Dp)을 비교하고, 비교 결과로서 데이터 패턴(Dp) = "패턴 B"가 판정부(230)에 제공된다. 판정부(230)는, Dp≠Dp-n이라고 판정하여, 그 판정 결과를 압축 데이터 생성부(250)에 통지하고, 또한 Dp-n을 초기화한다.

압축 데이터 생성부(250)는, 판정부(230)에 의한 불일치의 판정 결과를 수취하면, 데이터(Di-1) 내지 (Di-6)에 관한 압축 데이터(Dc)를 생성한다. 압축 데이터 생성부(250)는, 일치된 데이터 패턴(Dp)이 몇번 반복되었는가를 식별할 수 있는 정보를 압축 데이터로서 생성한다. 구체적으로는, 압축 데이터 생성부(250)는, 데이터(Di-1) 내지 (Di-6)가 압축된 것을 식별하는 정보 "Comp Yes"(252)와, 패턴 데이터의 일치 횟수 또는 반복된 횟수(상기 예에서는, 6회)를 식별하는 정보(254)와, 패턴 데이터 "패턴 A"를 식별하는 정보(256)를 포함하는 압축 데이터(Dc)를 생성한다. 압축 데이터 생성부(250)는, 미리 결정된 알고리즘에 따라서, 식별 정보(250), (252), (254)의 배열, 데이터 크기를 결정하여, 압축 데이터(Dc)를 구성한다.

도 5(A)는, "패턴 B"가 연속해서 반복되고 있지 않은 예를 나타내고 있고, 그 때문에, 식별 정보(252)는 "Comp No", 일치 횟수를 식별하는 정보(254)는 "1회", 패턴 데이터를 식별하는 정보(256)는 "패턴 B"가 된다. 또한, 도 5(B)는 패턴 데이터(Dp)의 가변 길이일 때의 예이며, 이 경우에도, 고정 길이일 때와 마찬가지의 압축이 행해지지만, 고정 길이일 때보다도 큰 압축률을 기대할 수 있다.

다음에, 플래시 메모리로부터 데이터가 출력될 때의 압축부(130)의 구성 및 동작을 도 6에 나타낸다. 메인 메모리(100)로부터 독출된 페이지 데이터는, 페이지 버퍼(170)에 전송되고, 이어서, ECC 회로(120)에 의해 ECC 처리되며, ECC 처리된 데이터가 압축부(130)에 입력된다. 압축부(130)는, 도 6에 나타낸 바와 같이, 압축된 데이터(Dc)를 수취하고, 압축 데이터(Dc)에 포함되는 식별 정보(252), (254), (256)를 해석하는 해석부(300)와, 해석부(300)에 의해서 해석된 식별 정보(256)에 의거해서 데이터 패턴(Dp)을 유지하는 데이터 패턴 유지부(310), 해석부(300)에 의해 해석된 식별 정보(254)에 의거해서 데이터 패턴의 일치 횟수를 유지하는 데이터 신장부(320), 데이터 패턴 유지부(310)에 유지된 데이터 패턴을 데이터 신장부(320)의 카운트값의 일치 횟수만큼 반복함으로써 원래의 데이터(Di)를 신장시키는 카운터(330), 카운터(330)가 데이터 패턴을 1개 결합할 때마다 데이터 신장부(320)의 카운트값을 -1 감분(decrement)시켜, 카운트값이 0에 도달했는지의 여부를 판정하는 판정부(340)를 구비하고 있다. 판정부(340)에 의해서 카운트값=0이라고 판정되었을 때, 해석부(300)는, 다음의 압축 데이터를 수취하여, 압축 데이터의 신장을 행한다.

다음에, 압축부(130)의 신장 동작에 대해서 도 7을 참조해서 설명한다. 여기에서는, 도 5(A)에 나타낸 압축이 행해졌을 때의 신장을 설명한다. 해석부(300)는, 도 7(A)에 나타낸 바와 같이, 압축 데이터(Dc)를 수취하면, 거기에 포함되는 식별 정보(252), (254), (256)를 추출한다. 해석부(300)는, 식별 정보(252)에 의거해서 데이터가 압축되어 있다고 판정하면, 식별 정보(254)로부터 일치 횟수를 추출하고, 식별 정보(256)로부터 데이터 패턴을 식별한다. 다음에, 해석부(300)는, 데이터 패턴으로서 "패턴 A"를 데이터 패턴 유지부(310)에 제공하고, 패턴 데이터 "패턴 A"의 일치 횟수(이 예에서는 6회)를 데이터 신장부(320)에 제공한다. 다음에, 카운터(330)는, 데이터 패턴 유지부(310)로부터의 패턴 데이터에 의거해서, 데이터(Di-1)를 생성한다. 데이터(Di-1)가 생성되면, 판정부(340)는 카운트값이 0인지의 여부를 판정한다. 카운트값은 0이 아니므로, 데이터 신장부(320)는 카운트값을 -1 한다. 이 예에서는, 데이터 신장부(320)의 카운트값은 5가 된다. 데이터 신장부(320)가 감분되면, 카운터(330)는 또한 데이터 패턴에 의거해서 데이터(Di-2)를 생성한다. 마찬가지 처리는, 데이터 신장부(320)의 카운트값이 1이 될 때까지 반복된다. 최종적으로, 카운터(330)는 데이터(Di-1) 내지 (Di-6)의 데이터를 생성한다.

또한, 마찬가지 처리에 의해 다음의 압축 데이터(Dc)의 신장이 행해져서, "패턴 B"의 데이터(Di-7)가 신장된다. 도 7(B)의 가변 길이의 신장예는, 도 5(B)의 가변 길이의 압축예에 대응한다.

다음에, 본 실시예의 플래시 메모리의 데이터가 입력될 때의 처리 시간의 일례를 도 8에 나타낸다. 도 8(A)는 본 실시예와 같은 압축부를 가지지 않는 플래시 메모리의 예이다. 예를 들어, 1페이지가 20KB이며, 클록 주파수가 104㎒라고 했을 때, 외부 입출력 단자로부터 ECC 회로(120)에 데이터를 입력하는 시간은 약 20㎲이다. 또한, 20KB의 데이터를 ECC 회로(120)에서 연산하는 시간과, ECC 회로로부터 페이지 버퍼(170)까지 전송하는 시간 및 페이지 버퍼(170)로부터 선택된 페이지에 데이터를 전송하는 시간의 합계는 약 30㎲이다. 따라서, 외부 입출력 단자로부터 선택 페이지에 도달할 때까지의 소요시간은 전체로 약 50㎲이다.

도 8(B)는 본 실시예와 같이 외부 입출력 단자(200) 또는 입출력 버퍼(110)와 ECC 회로(120) 사이에 직렬로 압축부(130)를 설치한 경우의 예이다. 압축부(130)에 의한 지연 시간 Tc = 270㎱(약, 0.3㎲)이며, 전체의 소요시간은 약 50.3㎲이다. 단, 이 예에서는, 압축부(130)의 압축률을 무시하고 있다.

도 8(C)는 압축부(130)의 압축률을 평균 80%로 상정했을 때의 소요시간을 나타내고 있다. 압축부(130)에 의한 압축률이 80%일 때, 1페이지의 20KB의 데이터는, 약 1.6KB로 압축된다. 따라서, ECC 회로(120)에 의한 연산 시간은 30㎲×0.8=24㎲가 되어, 전체의 소요시간을 약 44.3㎲로 단축시킬 수 있다.

도 9는 플래시 메모리로부터 데이터가 출력될 때의 처리 시간의 일례이다. 도 9(A)는 본 실시예와 같이 압축부를 가지지 않는 플래시 메모리의 예이며, 이 경우에는, 도 8(A)일 때와 마찬가지로, 선택 페이지로부터 외부 입출력 단자에 출력될 때까지의 소요시간이나 약 50㎲이다. 도 9(B) 및 도 9(C)는, 도 8(B) 및 도 8(C)에 각각 대응하고, 압축부(130)에 의한 압축률이 80%일 때, 데이터가 출력될 때까지의 소요시간을 약 44.3㎲까지 단축시킬 수 있다.

이와 같이 본 실시예에 따르면, 입출력되는 모든 비트 데이터에 대해서 ECC 처리를 플래시 메모리에 있어서, ECC 회로(120)와 외부 입출력 단자 또는 입출력 버퍼(110) 사이에 압축부(130)를 설치함으로써 데이터를 압축하도록 했으므로, ECC 회로(120)에 의한 연산 시간이 단축되어, 플래시 메모리에의 데이터의 입출력 시간의 단축을 도모할 수 있다. 또한, 압축부(130)에 의한 압축률을 일정 이상으로 함으로써, 메모리 어레이의 면적을 압축률에 따라서 감소시키는 것이 가능해진다.

다음에, 본 발명의 제2실시예에 대해서 설명한다. 상기 실시예에서는, ECC 회로(120)는, 압축된 데이터(Dc)의 ECC 처리를 행하는 것이며, 만일, 압축률이 80%이면, ECC 회로(120)로부터 페이지 버퍼(170)에 전송되는 데이터는 1페이지 데이터×0.8이다. 이것에 대해서, 제2실시예에서는 페이지 버퍼(170)에의 데이터의 입출력을 1페이지 단위로 행하는 것이다.

도 10에 나타낸 바와 같이, 압축부(130)에 입력된 페이지 데이터(P-Di)는, 압축된 페이지 데이터(P-Dc)로서 ECC 회로(120)에 출력된다. ECC 회로(120)는, 압축된 페이지 데이터(P-Dc)의 ECC 처리를 행하고, 그래서, 압축률에 따른 더미 데이터(DD)를 부가하여, 1페이지의 데이터 크기를 복원한다. 이때, 더미 데이터(DD)는, 모두 "0"이거나 모두 "1"로 설정되고, 보다 바람직하게는, ECC 회로(120)는, 더미 데이터가 부가되어 있는 것을 식별하기 위한 플래그 정보도 함께 추가한다. 이와 같이 해서, ECC 회로(120)로부터 페이지 버퍼(170)에 물리적으로 1페이지 크기의 데이터가 전송되어, 메모리 어레이의 선택된 페이지 프로그램된다.

한편, 메모리 어레이의 선택된 페이지로부터 독출된 데이터가 페이지 버퍼(170)에 전송되고, 또한 그 1페이지 데이터가 ECC 회로(120)에 입력된다. ECC 회로(120)는, 부가된 플래그 정보를 참조하여, 압축된 페이지 데이터(P-Dc)에 더미 데이터(DD)가 부가되어 있는 것을 판별한다. ECC 회로(120)는, 더미 데이터(DD)를 모두 소거하여, 그 이외의 압축된 페이지 데이터만을 ECC 처리하고, ECC 처리한 데이터를 압축부(130)에 제공한다. 압축부(130)는, 압축된 페이지 데이터(P-Dc)를 원래의 페이지 데이터(P-Di)로 신장시킨다. 이것에 의해, 플래시 메모리 내부에서는, 압축부(130)가 존재하지 않을 때와 마찬가지로, 페이지 단위로 데이터의 전송 제어를 행할 수 있다.

본 발명의 바람직한 실시형태에 대해서 상세히 설명했지만, 본 발명은, 특정 실시형태로 한정되는 것은 아니고, 특허청구의 범위에 기재된 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.

상기 실시예에서는, 도 4 및 도 6에 나타낸 바와 같은 압축 및 신장의 예를 나타내었지만, 이들은 일례이며, 본 발명은, 이것으로 한정되는 일 없이, 다른 각종 알고리즘 혹은 구성의 압축 및 신장 수단을 이용할 수 있다. 또한 상기 실시예에서는, 압축부는 ECC 회로와 입출력 버퍼 사이에 설치되었지만, 이것으로 한정되지 않고, 압축부에서 압축된 데이터가 ECC 회로로 입력되고, ECC 회로로부터 출력된 데이터가 압축부에서 신장되는 관계에 있으면, 압축부의 배치하는 위치 또는 접속 관계는 특별히 제한되지 않는다.

10: 플래시 메모리 100: 메모리 어레이
110: 입출력 버퍼 120: ECC 회로
130: 압축부 140: 어드레스 레지스터
150: 제어부 160: 워드선 선택회로
170: 페이지 버퍼 180: 열 선택회로
190: 내부전압 발생회로 210: 데이터 패턴 발생부
220: 비교부 230: 판정부
240: 카운터 250: 압축 데이터 생성부
252, 254, 256: 식별 정보 300: 해석부
310: 데이터 패턴 유지부 320: 데이터 신장부
330: 카운터 340: 판정부

Claims

메모리 어레이;
상기 메모리 어레이로부터 독출된 데이터를 유지하거나, 또는 상기 메모리 어레이에 기입하는 데이터를 유지하는 데이터 유지 수단;
외부 입출력 단자;
상기 데이터 유지 수단에 접속되어, 상기 데이터 유지 수단에 입력되는 데이터 또는 상기 데이터 유지 수단으로부터 출력되는 데이터의 오류 검출 및 정정을 행하는 오류 검출 정정 수단; 및
상기 외부 입출력 단자와 상기 오류 검출 정정 수단 사이에 접속되어, 데이터의 압축 및 신장을 행하는 압축 수단을 포함하되,
상기 압축 수단은, 상기 외부 입출력 단자로부터 제공된 데이터를 압축하고, 압축한 데이터를 상기 오류 정정 수단에 제공하며, 상기 오류 정정 수단으로부터 제공된 데이터를 신장시키고, 신장된 데이터를 상기 외부 입출력 단자에 제공하는 것인 반도체 기억장치.
제1항에 있어서, 반도체 기억장치는 상기 외부 입출력 단자와 상기 압축 수단 사이에 입출력 버퍼를 더 포함하는, 반도체 기억장치.
제1항에 있어서, 상기 압축 수단은 입력된 데이터를 논리 압축하는 것인 반도체 기억장치.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 압축 수단은, 입력된 데이터를, 데이터 패턴과 해당 데이터 패턴의 일치 횟수를 포함하는 데이터로 압축하는 것인 반도체 기억장치.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 압축 수단은, 입력된 데이터와 패턴 데이터를 비교하는 비교부와, 입력된 데이터와 패턴 데이터와의 일치 횟수를 카운트하는 카운터를 포함하는 것인 반도체 기억장치.
제5항에 있어서, 상기 압축 수단은, N바이트의 데이터 패턴을 발생하는 데이터 패턴 발생부와, 상기 비교부의 비교 결과로부터 얻어진 데이터 패턴이 이전의 비교부에서 비교된 데이터 패턴과 일치하는지의 여부를 판정하는 판정부와, 압축된 데이터를 생성하는 압축 데이터 생성부를 더 포함하되, 상기 판정부에 의해 일치하지 않는다고 판정되었을 때, 상기 압축 데이터 생성부는, 패턴 데이터와 해당 패턴 데이터의 일치 횟수를 포함하는 압축 데이터를 생성하는 것인 반도체 기억장치.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 압축 수단은, 패턴 데이터와 해당 패턴 데이터의 일치 횟수를 포함하는 압축된 데이터를 원래의 데이터로 신장시키는 신장부를 포함하는 것인 반도체 기억장치.
제7항에 있어서, 상기 압축 수단은, 압축된 데이터에 포함되는 일치 횟수를 감산하는 카운터와, 카운터의 카운트값이 소정값에 도달했는지의 여부를 판정하는 판정부를 더 포함하되, 상기 판정부에 의해 소정값에 도달했다고 판정될 때까지, 상기 신장부는 패턴 데이터의 연결을 생성하는 것인 반도체 기억장치.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 오류 검출 정정 수단은, 압축된 데이터에 논리가 모두 0 또는 1인 더미 데이터를 부가하는 것인 반도체 기억장치.
제1항 내지 제3항 중 어느 한 항에 있어서, 패턴 데이터는 가변 길이인 것인 반도체 기억장치.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 메모리 어레이는 NAND형 메모리 어레이인 것인 반도체 기억장치.